JP2841456B2

JP2841456B2 - データ転送方法及びデータバッファ装置

Info

Publication number: JP2841456B2
Application number: JP1098224A
Authority: JP
Inventors: 克幸金子; 諭五木田; 幸治材木
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1988-04-18
Filing date: 1989-04-18
Publication date: 1998-12-24
Anticipated expiration: 2013-12-24
Also published as: US5056005A; JPH0256048A

Description

【発明の詳細な説明】産業上の利用分野本発明はバスに接続されるデータの一時記憶装置（バ
ッファメモリ）に関し、特にデータの入出力が複数語を
転送単位として行なわれるデータ転送方法及びデータバ
ッファ装置に関する。

従来の技術従来、バス上の装置がアクセスされる場合、第８図に
示すように読み出しストローブ信号或いは書き込みスト
ローブ信号に対して装置指定信号（一般にはアドレス信
号，装置選択信号など）は、一定のセットアップ時間と
ホールド時間とを保障しなければならない。このため、
アクセスの対象をアドレスａの装置Ａから他のアドレス
ｂの装置Ｂへ移した場合、アドレスａにおけるアクセス
が終了した後アドレスをｂに変化させ、充分に装置指定
信号が安定した後に装置Ｂへのアクセスを開始する必要
があった。このためアクセスを装置間で移動する場合、
セットアップ時間とホールド時間の和以上の時間を開け
る必要があるため、連続的なデータの転送ができずバス
の使用効率が低下していた。さらに装置Ｂへのアクセス
が装置Ｂの状態によって許可されるような場合には、装
置Ｂへのアクセスに先立って装置Ｂの状態を確認する必
要があり、一層のバス効率低下になっていた。

このような欠点を解決するためにバスの使用手順をパ
イプライン化してバス効率を高める方法が知られてい
る。すなわち、装置指定信号の送出，指定装置の使用許
可確認，データ転送の３つのステージの時間をずらすこ
とによって、データ転送のためにバスを使用する時間を
前もって割りつけることにより、無駄なくバスを使用す
ることができる。

発明が解決しようとする課題しかしながら、従来のパイプラインを用いる方法にお
いては、各装置が比較的複雑なバス制御装置を持つ必要
があること、及び指定装置が不許可である場合にはパイ
プライン段数相当の無駄時間が生ずる等の欠点があっ
た。

本発明は上述の課題に鑑みてなされたもので、簡易な
構成でバスの使用効率を高めることができるデータ転送
方法及びデータバッファ装置を提供することを目的とす
る。

課題を解決するための手段本発明は上述の課題を解決するため、順次転送される
Ｎ語（Ｎ≧２）が転送単位となっているバスに接続され
た複数の各装置が、前記各装置に供給されている装置選
択信号を前記Ｎ語の転送終了以前にラッチし前記Ｎ語の
転送終了まで保持し、このラッチされた値に基づいて転
送処理を行うことによって、前記装置選択信号がラッチ
された時点以降に次のデータ転送に係わる装置選択信号
を供給し、この装置選択信号によって選択された装置が
次のデータ転送に係わる状態信号を出力するものであ
る。

作用本発明は上述した構成により、装置選択信号がラッチ
された後はこのラッチされた信号を参照することによっ
て転送データを残さず読み出し或は書き込むことができ
る。また、このデータ転送の間に装置選択信号を次の転
送先にして装置の状態信号すなわち次の転送の可否を検
査することができるため、データの転送を間断なく連続
して行なうことができる。

実施例（実施例１）第１図は本発明のデータ転送方法の一実施例を示すブ
ロック図である。データバス１上に複数の装置２〜４が
接続されている。これらの各装置２〜４にはバス１上の
データを読み出し、或は書き込むためのストローブ信号
線５及びリセット信号線６、状態信号線17が接続されて
いる。一方アドレスバス７の信号はアドレスデコーダ８
によってデコードされ、その出力は装置選択信号線９を
経て各装置２〜４に供給されている。各装置とも同一の
構成であり、例えば装置２の内部では、ストローブ信号
線５からのストローブ信号がカウンタ10によって計数さ
れ、このカウント値が予め定められた値になったときラ
ッチ信号線11上にパルスが出力される。このパルスによ
って装置２へ供給されている装置選択信号線９上の信号
がラッチ12の保持される。記憶装置14のデータバス１へ
の入出力は、ラッチ12の出力である内部装置選択信号線
13上の信号によって行われる。記憶装置14は現在行われ
ているデータの入出力が終了した後の記憶装置14の状態
を状態出力線15に出力している。この状態出力線15は出
力制御回路16の入力に接続されている。この出力制御回
路16は装置選択信号線９によって状態信号線17への出力
を制御されている。第１図におけるデータ転送の方式で
第２図を用いて説明する。第２図において、（ａ）〜
（ｇ）は各々信号線５上のストローブ信号、カウンタ10
の計数値、信号線11上のラッチ信号、信号線９上の装置
選択信号、信号線13上の内部選択信号、データバス１上
のデータ、状態信号線17上の信号である。本実施例では
データバス１上のデータは４個が１転送単位になってお
り、カウンタ10がストローブ信号を計数することにより
現在のデータバス１上のデータが４個の内の何番目のデ
ータかを検知している。ラッチ信号はカウンタ10の計数
値“0"に対応した信号であり、このラッチ信号によって
外部から与えられる装置選択信号が保持される。このた
めに装置選択信号が１転送単位の途中で変化するにもか
かわらず、内部装置選択信号は転送単位の終了まで保持
される。このようにして装置選択信号を対応するデータ
転送の終了まで保持する必要がなく、次のデータ転送に
係る装置選択信号に変化させることができる。

また、装置選択信号を次のデータ転送に係る装置選択
信号に変化させることによって、この装置の状態を実際
のデータ転送に先だって調べることができる。すなわ
ち、データ転送元の装置は、ある装置（例えば装置２）
へのデータ転送と次にデータ転送を行う装置（例えば装
置３）の状態の検査を同時に行うことができ、バスの使
用効率を著しく向上させることができる。

第１図の実施例において、ラッチ信号はカウンタ10が
ストローブ信号線５上のパルスを計数することによって
得ていたが、データバス１のバスマスタ（図示はしてい
ない。）によって計数され、この計数値が各装置２〜４
に通知されてもよく、またバスマスタによって直接ラッ
チ信号が生成され、このラッチ信号が各装置２〜４に供
給されてもよい。

（実施例２）第３図は本発明のバッファメモリの一実施例を示すブ
ロック図である。本実施例は、実施例１に示したデータ
転送方法を用いたバッファメモリであり、このバッファ
メモリは第１図に示す各装置２〜４に対応する。第３図
において21は８語を入出力の単位として動作するFIFOメ
モリであり、このFIFOメモリ21の入出力は入出力回路22
を介してデータ入出力線23から行なわれる。FIFOメモリ
21にはストローブ信号線24,リセット信号線25,入出力制
御信号線26が入力されている。またFIFOメモリ21の状態
表示信号として満状態を示すFLフラグ出力線27,空状態
を示すEPフラグ出力線28が設けられている。これらのフ
ラグ信号は８語の入出力の終了以前にこの入出力の終了
後のフラグを出力するようになっている。このような技
術は、例えば日本国特許（特願昭62−144648号公報）な
どに示されている。これらのフラグ（状態信号）は論理
ゲート29によって、FIFOメモリ21にデータを書き込む場
合はFLフラグとして、読み出す場合にはEPフラグとして
出力回路30に出力される。出力回路30の出力はフラグ出
力線31に出力される。この出力回路30はチップ（装置）
選択入力信号線32によって制御されている。この信号線
32はラッチ33の入力にもなっており、出力はチップ選択
出力線34に接続されている。ラッチ33のラッチ信号は制
御回路35によって生成される。FIFOメモリ21及び入出力
回路22の動作はチップ選択出力線34によって制御されて
いる。

制御回路35はストローブ信号線24上の信号を計数して
ラッチ33に対して一連の８語の入出力の途中でチップ選
択入力線32上の信号をラッチし、入出力の終了まで保持
するような信号を生成している。第４図は制御回路35の
転送単位Ｎ＝８の場合の具体的な構成を示す図である。
フリップフロップ40〜42及びゲート43〜46によって８進
カウンタが形成されていて、ストローブ信号線47上の信
号の降下エッジ数を計数している。カウンタの値はゲー
ト48によって監視されておりその値が“0"及び“7"の時
のみフリップフロップ49のクロック入力にパルスが送ら
れる。フリップフロップ49はそれ自身が２進カウンタに
なるように接続されている。その結果フリップフロップ
49の出力線50には０番目のストローブ信号の降下エッジ
で降下し、７番目のストローブ信号の降下エッジで立ち
上るような信号が生成される。このような信号が第３図
に示すラッチ33に印加されることによって、チップ選択
入力線32上の信号は１語目のデータに対応したストロー
ブ信号の降下エッジ（以下、１語目のデータの終りと略
す）に同期してラッチ33に蓄えられ８語目のデータの終
り、即ち１転送単位の終了まで保持される。FIFOメモリ
21及び入出力回路22は、ラッチ33の出力によって制御さ
れているため、この結果、１語目のデータ転送が行なわ
れた時に選択されていたバッファメモリに以降７語が転
送されることになる。これに対してフラグ出力回路30は
チップ選択入力線32上の信号に直接制御されているた
め、第１語目のデータ転送以降はバッファメモリ21の入
出力に関係なく出力が制御される。

このようにデータの入出力制御とフラグの出力制御が
別の信号によってなされ、チップ選択入力線32上の信号
を保持することによって、バッファメモリをアクセスし
ている機器はデータの入出力を行ないながら、（１）現
在の転送を行なっているバッファメモリ中のFIFOメモリ
の次の転送に係るフラグを検知することができる。また
（２）図示はしていないが、データバス出力線23上に接
続されている他のバッファメモリのチップ選択入力線32
を活性化することによって、次の転送するべきバッファ
メモリ中のフラグを検知することができる。第５図にこ
のような動作を行なった場合の波形図を示す。同図にお
いて51〜56は、各々リセット信号線25上の信号，ストロ
ーブ信号線24上の信号，カウンタの計数値、制御回路35
からラッチ33へ入力される信号，チップ選択入力信号線
32上の信号，チップ選択出力線34上の信号である。リセ
ット信号51によって制御回路35内のカウンタが初期化さ
れ、これ以降に入力されるストローブ信号52を計数す
る。ラッチ信号54はこのカウンタの状態53“0"に対応し
た信号であり、チップ選択入力信号55はこの信号54によ
ってラッチ33にとり込まれる。この結果、チップ選択出
力信号56は第５図に示すように、ラッチ信号54の降下時
のチップ選択入力信号55を、次のカウンタの値が“0"に
なるまで保持する。このような波形56を得ることによっ
て、カウンタの状態53が“1"以降にチップ選択入力信号
55が変化しても該当するチップが選択されることにな
る。

（実施例３）第６図は、第３図に示したバッファメモリを複数個集
積させてバッファメモリのブロックを構成した場合のブ
ロック図である。第６図において、60〜63は第３図に示
したバッファメモリであり、64〜69は第３図の23,31,3
2,34,25,24と同じく、各々データ入出力線，フラグ出力
線，チップ選択入力線，チップ選択出力線，リセット信
号線，ストローブ信号線である。データ入出力線64はバ
スインターフェース回路70を介して外部のデータバス線
71に接続されている。また、フラグ出力線65はフラグイ
ンターフェース回路72を介して外部フラグ線73に接続さ
れている。バッファメモリ60〜63を１ブロックとして、
このブロックの選択／非選択を示すブロック選択入力線
74及びブロック内のバッファメモリを特定するアドレス
入力線75はデコード回路76において各バッファメモリ60
〜63のチップ選択入力線66に変換されている。各バッフ
ァメモリ60〜63からのチップ選択出力線67は論理回路77
に入力されている。論理回路77は各チップ選択出力線67
上の信号の論理和をバスインターフェース回路70に出力
している。バスインターフェース回路70はこの信号線上
の信号によってデータバス線71とブロック内部のデータ
入出力線64を接続する。一方フラグインターフェース回
路72はブロック選択入力線74上の信号によってフラグ出
力線65を外部フラグ線73に接続する。このように、第６
図の点線で囲まれた部分を外部インターフェース回路78
とすると、第６図において示されたバッファメモリブロ
ックは、複数の第３図に示したバッファメモリ60〜63と
外部インターフェース回路78によって構成されることに
なる。同図の構成から明らかであるが、バスインターフ
ェース回路70の制御が各バッファメモリ60〜63のチップ
選択出力信号の論理和によって行なわれ、またフラグイ
ンターフェース回路72の制御がブロック選択入力線74に
よって行なわれることから、ブロック選択入力線74及び
アドレス入力線75によって選択されたバッファメモリに
対するデータ転送は、かかる選択信号が選択されたバッ
ファメモリによって８語目のデータの終りまで保持さ
れ、この保持信号によってバスインターフェース回路70
は８語目のデータの終りまでデータの入出力を行なう。
かかるデータ転送の間、１語目のデータの終り以降ブロ
ック選択入力線74及びアドレス入力線75上の信号はその
値を変え、同じブロック内の別のバッファメモリまたは
別のブロックを指示することができ、この指示に応じた
バッファメモリのフラグ出力線65上の信号を出力するこ
とができる。

このように、複数のバッファメモリと外部インターフ
ェース回路を第６図のように組み合せることによって、
このバッファメモリブロックをアクセスしている機器は
データの入力を行ないながら、（１）ブロック選択入力
線74上の信号及びアドレス入力線75上の信号を保持する
ことによって現在の転送を行なっているバッファメモリ
の次の転送に係るバッファメモリのフラグを検知するこ
とができる。また（２）他のバッファメモリブロックの
ブロック選択入力線74を活性化することによって、或い
は同じバッファメモリブロックのアドレス入力線75を変
化させることによって、次の転送を行なうバッファメモ
リのフラグを検知することができる。

（実施例４）第６図においては、バッファメモリは一次元的に配置
されているが、バッファメモリに若干のハードウェアを
付加することによって二次元的なバッファメモリのアレ
イを作ることができる。第７図は、Ｘ方向,Y方向それぞ
れに第６図に示すバッファメモリブロックを二次元的に
配置されたバッファメモリアレイの構成図である。第７
図において、80〜83は夫々Ｘ方向データバス線（以下Ｘ
方向を単にＸと、またＹ方向をＹと略す）、Ｘ外部フラ
グ線,Xブロック選択入力線,Xアドレス入力線であり、84
はＸストローブ信号線である。これらはＸ外部インター
フェース回路85に接続されている。Ｘ外部インターフェ
ース回路85の実体は第６図における外部インターフェー
ス回路78と同じである。同様にして、Ｙデータバス線8
6,Y外部フラグ線87,Yブロック選択入力線88,Yアドレス
入力線89,Yストローブ信号線90がＹ外部インターフェー
ス回路91に接続されている。Ｙ外部インターフェース回
路91もまた第６図における外部インターフェース回路78
と同じである。二次元的に配列された16個のバッファメ
モリ92は第６図におけるバッファメモリ60〜63と同じで
あり、これらのバッファメモリ各々にはセレクタ93が接
続されている。Ｘ外部インターフェース回路85及びＹ外
部インターフェース回路91からはセレクタ93に対して第
６図に示したような複数の信号線が入出力している。セ
レクタ93は、これら２つの外部インターフェース回路か
らの対応する信号線を、バッファメモリをアクセスする
方向に切替えている。

このように、二次元的に配置したバッファメモリ92と
セレクタ93及び外部インターフェース85,91を第７図の
ように組み合せることによって、このバッファメモリア
レイをアクセスしている機器はデータの入出力を行ない
ながら、次のデータ転送に係るバッファメモリのフラグ
を検知することができる。さらに第７図に示すバッファ
メモリアレイを二次元アレイ状に配置することによって
任意の広がりの二次元メモリアレイを構成することがで
きる。このような構成は、クロスバタイプのネットワー
クに有用であり、広い応用分野を持っている。このよう
な構成によれば、これにアクセスしている機器は、指定
したバッファメモリに対してデータの入出力を行ないな
がら次のデータ転送に係る同一バッファメモリアレイ内
のバッファメモリ或いは他のバッファメモリアレイ内の
バッファメモリのフラグを検出することができる。この
ような機能によってデータ転送と、フラグの検出をパイ
プライン化することが可能になりデータ転送を高速に行
なうことができる。

本発明の本質は、チップ選択信号をデータ転送中の一
定のタイミングでバッファメモリ内部に格納し、それ以
降のデータ転送は格納された値に基づいて行ない、さら
にデータの転送に先だって転送主体が検知すべきフラグ
の出力はチップ選択信号そのものによって制御され、外
部へ直接知らされるようにすることにある。このように
構成することによってデータの転送とフラグの状態の検
索が独立にできるようになり、データの転送を切れ目な
く効率良く行なうことができる。

発明の効果以上述べてきたように、本発明によれば、バス上の転
送単位Ｎ（Ｎ≧１）語に対して、Ｎ語の入出力の終了以
前に装置の装置選択信号をラッチして、この信号によっ
てＮ語のデータの入出力の終了まで保持することによっ
てデータの転送を切れ目なく行うことができ、さらにラ
ッチ前の装置選択信号によって装置の状態信号によっ
て、装置選択信号を保持してデータの入出力を行ってい
る期間に他の装置の状態を検索することができ、係るバ
スのデータ転送効率を著しく高めることができる。

さらに、実施例に示したようにバッファメモリを配列
し、バスインターフェース回路を配したバッファメモリ
アレイにおいて各バッファメモリからのラッチ後のチッ
プ選択信号と論理和によってバスインターフェース回路
のデータ入出力を制御することによって上記した本発明
の効果を損なうことなく、階層的なバッファメモリアレ
イを構成することができる。このような利点は大規模な
クロスバー型のネットワークを構成する場合に有利であ
るばかりでなくバッファを介したネットワークに等しく
利用され得るものである。

【図面の簡単な説明】

第１図は本発明の第１の実施例におけるデータバッファ
装置を示す構成図、第２図は第１図に示す構成の動作を
示す波形図、第３図は本発明の第２の実施例におけるデ
ータバッファ装置を示す構成図、第４図は第３図におけ
る制御回路の具体的な構成図、第５図は第４図に示す構
成の動作を示す波形図、第６図は本発明の第３の実施例
における一次元的に配置されたデータバッファアレイ装
置の構成図、第７図は本発明の第４の実施例における二
次元的に配置されたデータバッファアレイ装置の構成
図、第８図は従来のデータ転送における波形図である。９……装置選択信号線、11……ラッチ信号線、12、33…
…ラッチ、13……内部装置選択信号線、32……チップ選
択入力線、34……チップ選択出力線、35……制御回路、
60〜63……バッファメモリ、70……バスインターフェー
ス回路、72……フラグインターフェース回路、76……デ
コード回路、77……論理回路、78……外部インターフェ
ース回路。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭63−4485（ＪＰ，Ａ) 特開昭62−168246（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 12/00 560 G06F 13/36 520

Claims

(57)【特許請求の範囲】

【請求項１】順次転送されるＮ語（Ｎ≧２）が転送単位
となっているバスに接続された複数の各装置が、前記各
装置に供給されている装置選択信号を前記Ｎ語の転送終
了以前にラッチし前記Ｎ語の転送終了まで保持し、この
ラッチされた値に基づいて転送処理を行なうことによっ
て、前記装置選択信号がラッチされた時点以降に次のデ
ータ転送に係わる装置選択信号を供給し、この装置選択
信号によって選択された装置が次のデータ転送に係わる
状態信号を出力することを特徴としたデータ転送方法。
【請求項２】Ｎ（Ｎ≧２）語を入出力の単位とし、デー
タ入出力線、フラグ出力線、チップ選択入力線、チップ
選択出力線とを外部インターフェースとして備え、前記
Ｎ語の入出力の終了以前に該入出力終了後のフラグを出
力する記憶装置と、前記データ入出力線に接続され、前
記チップ選択出力線上の信号によって入出力が制御され
た前記記憶装置の入出力回路と、前記フラグ出力線に接
続され、前記チップ選択入力線によって出力が制御され
た前記記憶装置のフラグ出力回路と、前記チップ選択入
力線を入力して前記チップ選択出力線を出力する保持回
路と、前記Ｎ語の入出力を監視し、前記保持回路に対し
て該入出力の終了以前に前記チップ選択入力線上の信号
をラッチし該入出力の終了まで保持させる制御信号を生
成する制御回路とを備えたデータバッファ装置。
【請求項３】記憶装置がFIFOメモリであることを特徴と
した特許請求の範囲第２項記載のデータバッファ装置。
【請求項４】データバス線、ブロック選択入力線、チッ
プアドレス入力線、ブロックフラグ出力線を備えたバッ
ファメモリアレイであって、特許請求の範囲第３項記載
のデータバッファ装置を複数個有し、前記各データバッ
ファ装置のデータ入出力線が接続された内部データバス
線と前記データバス線とのバスインターフェース回路
と、前記各データバッファ装置のフラグ出力線が接続さ
れた内部フラグ線上の信号を前記ブロックフラグ線に出
力するブロックフラグ出力回路と、前記チップアドレス
入力線及びブロック選択入力線上の信号から前記データ
バッファ装置の各々のチップ選択信号を生成し該データ
バッファ装置の各々のチップ選択入力線に印加するデコ
ード回路と、前記データバッファ装置の各々のチップ選
択出力線上の信号の論理和を生成する論理回路とを備
え、前記ブロック選択入力線上の信号が前記ブロックフ
ラグ出力回路の出力を制御し、前記論理回路の出力が前
記バスインターフェース回路の入出力を制御することを
特徴とするデータバッファアレイ装置。