KR970003231B1 - 클럭 동기형 반도체 기억 장치 및 그 액세스 방법 - Google Patents

Abstract

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Description

클럭 동기형 반도체 기억 장치 및 그 액세스 방법

제1도는 본 발명의 클럭 동기형 반도체 기억 장치의 블록도.

제2도는 종래의 클럭 동기형 반도체 기억 장치의 행어드레스 설정과 출력 데이터와의 관계를 도시한 타이밍도.

제3도는 종래의 클럭 동기형 반도체 기억 장치의 블록도.

제4도는 종래의 클럭 동기형 반도체 기억 장치의 열어드레스 설정과 출력 데이터와의 관계를 도시한 타이밍도.

제5도는 제1도에 도시한 클럭 동기형 반도체 기억 장치에 있어서, 행어드레스에 대한 동작을 설명하는 타이밍도.

제6도는 본 발명의 클럭 동기형 반도체 기억 장치의 데이터 출력 방식을 상세히 설명하는 블록도.

제7도는 제6도에 도시한 열어드레스에 대한 동작을 설명하는 타이밍도.

제8도는 제6도에 도시한 스크램블러 회로(scrambler circuit)의 구체적인 회로 구성도.

제9도는 본 발명의 클럭 동기형 반도체 기억 장치의 데이터 출력 동작 및 특징을 도시한 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

1 : 스크램블러 제어 회로 2a∼2d : 스크램블 회로

3 : 판독 레지스터 4 : 기록 레지스터

5 : 출력 버퍼 6 : 입력 버퍼

8 : RWD선

본 발명은 반도체 기억 장치에 관한 것으로서, 특히 데이터를 고속으로 입출력할 수 있는 클럭 동기형 반도체 장치 및 그 액세스 방법에 관한 것이다.

이전에 본 출원인은 시스템에 공급되는 기본 클럭에 동기하여 그 기본 클럭의 특정번째의 사이클에서 어드레스를 취입하고, 또한 그 사이클로부터 세어서 일정수의 사이클후에 데이터의 입출력을 개시하는 반도체 기억 장치를 제안했었다(특허 출원 평3-255354). 그 반도체 기억 장치의 동작에서의 행어드레스를 부여하고 나서 데이터가 출력되기까지의 데이터의 출력을 하지 않는 사이클이 존재하고 있었다. 따라서 클럭에 동기하여 데이터 출력을 하고 있는 도중에, 예를 들어 행어드레스를 바꾸면 데이터가 출력되지 않는 사이클이 생겨 버리게 된다. 또, 열어드레스의 경우에도 빈번하게 열어드레스를 변화시켜 랜덤 액세스(random access)성을 갖게 하기에는 적합하지 않다 이 점에 대해 이하에 상세히 설명한다.

반도체 메모리의 메모리셀 어레이(memory cell array)의 구성은 복수의 메모리 셀이 규칙적으로 배열된 행과 열로 이루어지는 매트릭스 구조를 하고 있다. 일반적으로는 행어드레스에 의해 워드(word)선에 속하는 일련의 셀이 선택되고, 열어드레스에 의해 선택된 워드선내의 1개의 셀데이터가 선택된다. 이 때문에 행어드레스의 확정으로부터 데이터의 출력까지에 걸리는 시간은 열어드레스의 확정으로부터 데이터 출력까지에 걸리는 시간보다 긴 시간을 필요로 한다. 이 때문에 일련의 클럭 동기 데이터 출력중에 새로운 행어드레스가 설정되면, 새로운 행어드레스 이 행을 액세스하기 위한 시간이 필요해지기 때문에, 클럭 동기의 데이터 출력이 끊기게 된다.

이것이 데이터가 출력되지 않는 사이클이라고 불리운다. 특히, DRAM에서는 새로운 행어드레스의 액세스 전에는 반드시 프리차지(precharge) 시간이 필요하기 때문에, 개개의 데이터의 출력이 끊기는 시간은 길어진다. 제2도는 상기한 데이터가 출력되지 않는 사이클을 구체적으로 도시한 도면이다. 동일 도면에 있어서 먼저 메모리의 액세스는 /RE가 "L"의 사이클일 때 행어드레스를 부여하고(CLK 1), 예를 들어 그 사이클로부터 2사이클 후에 /CE가 "L"의 사이클일 때(CL K3) 행어드레스를 부여함으로써 메모리셀군의 소정 열의 액세스가 개시된다.

이 데이터는 출력되기까지 몇 사이클을 거친 후, 예를 들어 열어드레스를 부여한 후 4사이클째(CLK 7)에서 외부 회로와의 데이터의 교환이 가능해진다. 다음에, 정해진 순서에 따라 사이클마다 데이터가 출력된다. 행어드레스가 주어진 후에 일련의 지정되는 셀 데이터는 모드 최초에 주어진 행어드레스에 속해 있다. 이것은 DRAM에 있어서는, 행어드레스로부터의 액세스는 셀 데이터를 센스하여 센스 앰프(sense-amp)에 유지하는데 시간이 걸리지만, 열어드레스에 대한 액세스는 이 센스 앰프에 유지된 데이터를 판독해 오는 것만으로 비교적 적은 시간으로 판독할 수 있기 때문이다.

그런데 /RE를 "L"로 하여 새로운 행어드레스를 설정했을 경우, 지금까지 센스앰프에 유지하고 있던 데이터를 리세트하고, 새로운 행데이터의 센스를 행하기 위해 센스계의 프리 차지가 필요하다. 이 프리 차지를 행한 후에 센스 동작을 하여 새로운 열데이터를 센스 앰프에 유지한다. 이와 같이 새로 지정된 행을 위한 프리 차지의 기간중, 이전의 행어드레스에 속하는 데이터는 출력 레지스터에 함께 판독된 분량에 대해서는 계속해서 출력할 수 있지만, 그 분량의 출력 완료후에는 출력해야 할 데이터가 아직 준비되어 있지 않기 때문에 출력 동작은 정지한다.

동도면에서는 새로운 행어드레스가 설정된 사이클(CLK 12)로부터 3 사이클(CLK 15)후까지 데이터 출력을 지속할 수 있다. 이 예에서는 새로운 행어드레스의 데이터 출력에는 최저 6 사이클이 걸리기 때문에 2 사이클의 데이터 출력의 간격이 생긴다.

이상 설명한 바와 같이 종래의 클럭 동기형 반도체 장치에서는 행어드레스의 지정을 변화시키면 클럭에 동기한 데이터 출력이 끊겨, 클럭 동기형 메모리로서의 기능을 완전히 발휘할 수 없다고 하는 문제가 있었다.

또 열어드레스의 변화에 대한 데이터 출력이지만 제3도에 도시한 것처럼, 본건 출원인이 제안된 반도체 기억장치에 있어서는 (제4도 참조), 기억셀군(32)으로부터 시리얼 레지스터(serial register)(37)에 일괄해서 일렬분의 데이터가 전송되므로, 시리얼 레지스터(37)의 길이분의 데이터를 출력하는데 필요한 사이클내에서는 열어드레스를 임의로 변경할 수 없다. 예컨대 이 경우, 메모리 셀의 고속 액세스를 위해 시리얼 레지스터(37)의 액세스는 항상 일정한 순서로 행해지고, 이 레지스터(37)로의 데이터 일괄 전송 직전에만 그 레지스터(37)의 액세스 선두를 결정할 수 있기 때문이다. 따라서 이 예에서는 시리얼 레지스터(37)의 비트가 많으면 많을수록 그 랜덤 액세스성의 특징이 없어지게 된다.

그래서 본 발명은 상기 종래의 과제를 해결하기 위해 이루어진 것이며, 그 목적으로 하는 바는 종래의 클럭 동기형 액세스 방식에 있어서 행어드레스를 변경함으로써 클럭 사이클에 동기한 데이터 출력이 행해지지 않는 사이클의 발생을 없애고, 열어드레스에 대해서도 출력용의 시리얼 레지스터의 길이에 의존하지 않고 메모리 셀 내부에서의 데이터 전송에 필요한 시간만으로 결정되는 사이클로, 새로운 열어드레스로 변경하는 클럭 동기형의 액세스가 가능한 시스템을 제공하는데 있다.

상기한 종래의 과제를 해결하기 위해 본 발명의 청구항 1에 기재한 클럭 동기형 반도체 기억 장치의 액세스 방법에서는, 행렬 모양으로 배치된 복수의 메모리셀로 구성되고, 상기 메모리셀은 최소한 2개 이상의 블록으로 분할되어 있으며, 상기 블록내의 메모리셀의 액세스는 외부로부터 입력되는 어드레스 데이터에 의해 지정되고, 상기 메모리셀과의 액세스는 외부로부터 공급되는 클럭 신호에 동기해서 실행되는 클럭 동기형 반도체 기억장치의 액세스 방법에 있어서, 한쪽 블록이 액세스 동작 상태일 때, 다른쪽 블록은 액세스 동작 준비 상태(액세스 대기 상태)로 설정하는 단계와; 특정 블록이 상기 어드레스 데이터에 의해 액세스 동작을 위해 지정되었을 때 그 블록이 액세스 동작 상태이면 액세스 동작 준비 상태를 거쳐 액세스 동작 상태로 설정하는 단계와; 상기 특정 블록이 상기 어드레스 데이터에 의해 액세스 동작을 위해 지정되었을 때 그 블록이 액세스 동작 준비 상태(액세스 동작 대기 상태)이면 바로 액세스 동작 상태로 설정하는 단계를 포함하고, 액세스 대상이 되는 상기 블록내의 메모리셀의 지정은 반도체 기억장치의 외부로부터 입력되는 블록을 지정하는 어드레스 데이터를 사용하여 설정되는 것을 특징으로 하고 있다.

또, 본 발명의 청구항 5에 기재한 클럭 동기형 반도체 기억 장치에서는, 행렬 모양으로 배치된 복수의 메모리 셀로 구성되고, 상기 메모리셀은 복수의 블록으로 분할된 구성을 갖는 메모리 수단과; 상기 메모리 수단과 외부장치와의 사이에 데이터 액세스를 실행하기 위해 액세스되는 데이터의 일부를 일시적으로 저장하는 복수의 레지스터와; 상기 액세스 데이터의 저장을 위해 사용되는 상기 레지스터중 어느 한 레지스터를 선택하여 액세스되는 데이터를 저장하는 스크램블 수단과; 클럭 신호의 각 사이클 마다 상기 스크램블 수단으로 상기 레지스터의 각각에 소정의 순서로 순차적으로 상기 액세스 데이터를 저장하는 제어를 실행하는 스크램블러 제어수단과; 상기 레지스터 및 외부장치와의 데이터의 상호 교환을 실행하는 출력수단을 구비하고, 상기 스크램블러 제어수단은 데이터 액세스 개시를 위한 선두 어드레스가 주어질 때마다 상기 스크램블 수단의 선택 순위를 소정의 순서로 설정하는 것을 특징으로 하고 있다.

또한 본 발명의 청구항 8에 기재한 클럭 동기형 반도체 기억 장치의 액세스 방법에 있어서는, 행렬 모양으로 배치된 복수의 메모리셀로 구성되고, 상기 메모리셀과 데이터의 액세스는 외부로부터 공급되는 클럭 신호에 동기해서 실행되며, 상기 메모리셀은 최소한 2개 이상의 블록으로 분할되는 클럭 동기형 반도체 기억장치의 액세스 방법에 있어서, 외부로부터 입력되는 행어드레스 데이터 및 열어드레스 데이터에 의해 액세스될 상기 메모리셀을 지정하는 단계와; 한쪽 블록이 액세스 동작 상태일 때, 다른쪽 블록은 액세스 동작 준비 상태(액세스 동작 대기 상태)로 설정하는 단계와; 특정 블록이 상기 어드레스 데이터에 의해 액세스 동작을 위해 지정되었을 때 그 블록이 액세스 동작 상태이면 액세스 동작 준비 상태를 거쳐 액세스 동작 상태로 설정하는 단계와; 상기 특정 블록이 상기 어드레스 데이터에 의해 액세스 동작을 위해 지정되었을 때 그 블록이 액세스 동작 준비 상태 또는 액세스 동작 대기 상태이면 바로 액세스 동작 상태로 설정하는 단계와; 반도체 기억장치의 외부로부터 입력되는 블록을 지정하는 어드레스 데이터의 소정의 비트를 사용함으로써 액세스될 블록내에 메모리셀을 지정하는 단계와; 상기 메모리셀과 외부장치와의 사이에 데이터 액세스를 실행하기 위해 일그룹의 액세스 데이터를 복수의 레지스터내에 저장하는 단계와; 상기 레지스터내에 저장될 액세스 데이터를 스크램블수단에 의해 선택하는 단계와; 스크램블러 제어 회로에 의해 상기 클럭 신호의 각 사이클마다 상기 스크램블수단으로 상기 각각의 레지스터에 소정의 순서로 순차적으로 상기 액세스 데이터의 저장을 제어하는 단계와; 출력수단 및 입력수단에 의해 상기 레지스터와 외부장치와의 사이에 데이터의 상호 교환을 입출력하는 단계를 포함하고, 상기 스크램블러 제어수단은 데이터 액세스를 위한 개시 어드레스가 주어지며 상기 스크램블 수단의 동작 순위를 소정의 순서를 설정하는 것을 특징으로 하고 있다.

상기한 클럭 동기형 반도체 기억 장치 및 그 액세스 방법에 있어서는 블록을 지정하는 어드레스 데이터로서의 행어드레스의 일부 비트가 변화할 때마다 액티브가 되는 메모리셀 블록을 바꾸어 앞의 액티브인 메모리셀 블록으로부터의 데이터가 시리얼 레지스터에서 출력되고 있는 동안에 새로 액티브로 되는 메모리셀 블록을 액세스하여 행어드레스로부터 데이터 출력까지의 새로운 데이터가 출력되지 않는 사이클을 없애도록 하고 있다. 또, 메모리셀 블록에서 출력용의 시리얼 레지스터에 데이터를 격납할 때 레지스터의 구성 요소의 일부 마다에 데이터를 격납하고, 그 때 주어진 열어드레스에 따라 결정된 데이터 순서에 따라서 상기 레지스터로 격납해 감으로써 시리얼 레지스터의 액세스 순서는 항상 일정하게 한 채 고속 동작을 하고, 또한 빈번한 열어드레스의 변경에도 충분히 대처할 수 있게 하고 있다.

이하, 본 발명의 실시예를 도면에 의거하여 설명한다.

제1도는 본 발명에 의한 클럭 동기형 반도체 기억 장치의 블록도이다. 동도면에 있어서, 메모리셀부는 2개의 블록 부분 A 및 B로 나뉘며, 이 블록 부분의 선택은 예를 들어 블록을 지정하는 어드레스 데이터로서 행어드레스의 최하위 비트의 값을 변화시켜서 한다. 이 블록셀군(A, B)은 행어드레스가 주어지면 그 어드레스의 최하위 비트 값에 대응한 블록셀군이 액세스 동작을 개시하고, 또 한쪽의 블록셀군이 액세스 동작 대기 상태에 있지 않으면 그 블록셀군을 액세스 동작 대기 상태로시켜 동작한다. 예를 들면 DRAM의 셀을 사용했을 경우에는 액세스 동작전에는 반드시 셀 어레이(cell array)의 프리 차지가 필요하지만, 지금까지 프리 차지 상태에 있던 셀군의 액세스가 개시되면 다른 쪽의 셀군에서는 프리 차지를 개시하여 다음의 액세스에 대비한다. 또 액세스에 대해서 대기 상태에 있지 않게 셀군이 선택되면, 그 셀군의 액세스 동작은 먼저 프리 차지를 개시하여 액세스 동작 대기 상태를 거쳐 액세스 동작을 개시한다.

이 셀군의 동작 상황을 나타내고 있는 것이 제5도이다. 동도면에서는 체크(check) 무늬의 사이클이 액세스 동작의 준비 대기 기간을 나타내고 있다. 제5도에는 /RE가 "L"의 사이클마다(CLK 1, 7, 13, 23) 셀군이 A, B, B, A의 순서로 액세스된다고 하고 있다. A가 액세스 상태로 되는 사이클(CLK 1)로부터 2사이클 후 (CLK 3)에, B는 다음 액세스 동작의 대기 상태(체크 무늬 51)로 들어간다. 다음에 B가 액세스 상태로 들어가면 (CLK 7), 2 사이클 후 (CLK 9)에 A는 액세스 동작 대기 상태(체크 무늬 52)로 된다. 다음에 다시 B가 액세스 (CLK 13)되면, B는 즉시 액세스 대기 상태(체크 무늬 53)로 들어가고, 액세스 동작의 준비를 한 다음에 액세스 동작 상태로 된다. 이하, 같은 동작이 행어드레스와 셀군의 액세스 상태에 의해 반복된다.

제1도로 되돌아가서, 액세스 상태에 들어간 셀군으로부터 주어진 열어드레스를 포함하는 예를 들어 4비트의 데이터가 판독되고, 4개의 RWD선에, 데이터 전송선 DLN을 통해 판독된다. 이들 데이터는 2 비트씩 판독되어 레지스터에 전송되어 간다. 그러나 어느 2비트를 전송하는가는 2사이클마다 갱신 가능한 열어드레스의 하위 2비트의 상태와 판독 레지스터(R0∼R3)의 데이터 출력 상태에 의해 스크램블러 제어 회로(1)로부터 출력된 제어 신호에 의거하여 스크램블러(2a∼2d)가 행한다. 레지스터(R0∼R3)로부터의 데이터 출력은 레지스터(R0∼R3)를 항상 일정한 순서로 스캔(scan)함으로써 고속의 데이터 출력을 실현한다. 이 레지스터(R0∼R3)의 액세스 순서는 항상 일정하며, 새로운 열어드레스에 대응한 액세스는 레지스터(R0∼R3)로의 데이터 전송으로 데이터를 스크램블하여 임의의 어드레스로부터 데이터 액세스를 개시할 수 있게 하고 있다.

이 때문에 고속화와, 셀군(A, B)으로부터의 데이터 전송 시간만으로 결정되는 사이클(이 경우는 2사이클)로 선두 어드레스를 변경할 수 있는 랜덤성을 실현할 수 있게 되었다. 그리고 이 예에서는 셀군(A, B)으로부터 출력된 데이터는 4비트 단위로 전송되기 때문에 시리얼 액세스의 드레스 변화는 열어드레스의 하위 2비트가 그 선두 어드레스로부터 4개의 모든 상태를 일순하는 변화를 한다. 예를 들면 0, 1, 2, 3; 1, 2, 3, 0; 2, 3, 0, 1; 3, 0, 1, 2등.기록 동작에 관해서는 데이터 출력의 거의 역의 순서로 생각하면 되며, 기록 레지스터로 항상 일정한 순서로 데이터를 기록하고, 2비트씩 스크램블러를 통해 셀군에 데이터를 전송해 가는 것이다. 이 때 셀군(A, B)으로의 액세스 가능셀은 4비트씩의 덩어리로 되어 있는 것은 판독 동작의 경우와 같다.

다음에 제6도에 의거하여 판독 동작의 경우의 데이터 전송 방식을 더욱 상세히 설명한다. 최하위 2비트를 제외한 열어드레스에 의해 동시에 지정되는 4컬럼(column)(예를 들면 A1)으로부터 판독되는 데이터는 병렬로 전송되어 4개의 RWD 선(8)에, 다음의 데이터가 전송되어 오기까지 유지된다. 이 데이터 유지 기간에 현재 액세스되어 있는 레지스터(R0∼R3)나 선두 어드레스의 정보 등에 의해 결정되는 스크램블에 따라 스크램블러 제어 회로(1)로부터 발생된 신호에 의해 제어된 스크램블러 회로를 통해 2비트씩의 데이터가 레지스터(RG1, RG2)로 전송된다. 레지스터(R0∼R3)로부터의 데이터 출력은 일정한 순서로 레지스터(R0∼R3)를 액세스 함으로써 간단하게 행해진다. 도면에 따르면 항상 R0→R1→R2→R3→R0→…의 순서로 순차적으로 레지스터로부터 데이터가 외부로 출력된다. 이 순차적으로 액세스 되고 있는 레지스터(R0∼R3)에 스크램블러 회로(2a, 2b)를 통해 데이터가 격납되어 있는 것이지만, 2개의 레지스터마다에 데이터가 격납되므로 이 격납시마다 순차액세스의 선두 어드레스 변경을 할 수 있다. 또한, 레지스터의 길이나 몇비트씩 묶어서 데이터를 격납하는 등의 설정은 RWD 선(8)에 새로운 데이터가 전송되기까지에 몇 개의 레지스터가 액세스 되느냐 하는 것으로 결정할 수 있다. 본 실시예에서는 레지스터(R0∼R3)의 액세스의 2사이클로 임의의 4컬럼 데이터가 셀블록(cell block)으로부터 RWD 선(8)에 전송되는 것으로 하고 있다. 그런데 제6도에서는 제4컬럼의 묶음(A1∼A5)을 5개밖에 도시하고 있지 않지만 이것은 메모리의 크기에 따라 몇 개라도 좋은 것은 물론이다. 스크램블러 회로(2a∼2d)의 구체적인 구성과 RWD 선(8)과 레지스터(R0∼R3)와의 접속 관계 등은 후술하겠지만, 먼저 데이터의 흐름을 타이밍도를 사용하여 설명한다.

제7도는 기본 클럭(CLK)의 사이클 마다 제6도에 도시한 레지스터(R0∼R3)의 각 부분에 데이터가 전송되어가는 흐름을 도시한 것이다. 기본 클럭의 상승시 마다 레지스터(R0∼R3)는 항상 일정한 순서로 액세스 되어 간다. 레지스터(R1, R3)의 액세스 개시 사이클(예를 들면 CLK 1, CLK 3)에 있어서 액세스의 선두 어드레스의 변경이 가능해진다. 제7도에 도시한 것처럼 이 사이클에 있어서 /CE를 "L"로 하여 열어드레스를 취입하고, 새로운 선두 어드레스로 하고 있다. RWD 상태로서 도시하고 있는 0으로부터 3의 RWD선에 데이터가 래치(latch)되고 있는 기간을 도시하고 있다. 새로운 어드레스가 설정된 사이클(CLK 1)로부터 거의 2사이클(CLK 3)에 걸쳐서 새로운 데이터는 RWD선으로 전송되어 RWD선의 상태를 변화시킨다.

새로운 어드레스의 설정이 없을 경우(예를 들면 CLK 7)는 RED 선은 그대로 데이터 유지 상태를 유지해도 된다. 또, 최후의 어드레스 설정으로부터 4 사이클마다 칩(chip)내부의 카운터가 자동적으로 어드레스를 발생시켜 자동적으로 어드레스의 증가(increment)를 행하도록 해도 된다.

레지스터 전송 기간이라고 도시되어 있는 것은 각각 2개의 레지스터로 구성되는 레지스터군(RG1, RG2)으로의 데이터 전송 기간을 도시하고 있고, "H"일 때 RG1으로, "L"일 때 RG2로의 데이터 로드(load)기간이다. 레지스터 전송기간의 아래에는 스크램블러 상태를 도시하고 있다. 새로운 어드레스의 설정이 없는 한 스크램블러의 설정은 유지된다. 또한 내부 카운터에서의 어드레스 증가를 할 경우에는, 스크램블러의 상태 변화가 생기지 않는다. 즉 RED 선으로 전송되는 데이터가 다음의 4컬럼, 다음의 4컬럼이라고 하는 식으로 변화하여 레지스터로부터 데이터 출력의 4비트내의 순서 변경은 없기 때문이다. 레지스터(RG1/RG2)의 상태로서 도시한 것은 굵은 선이 RG1, 가는 선이 RG2의 상태를 도시하고 있고, "L"일때에 레지스터에 데이터가 취입되고, "H"일때에 데이터가 유지되어 있다. 이 유지된 데이터가 각 사이클로 순차적으로 레지스터를 액세스 함으로써 출력 데이터로서 외부에 출력된다.

제8도는 스크램블러(2a∼2d)의 구체적인 구성도이다. 이것을 사용하여 스크램블러의 구체적인 동작에 대해 다음에 도시한다. 제8도는 4개의 RWD 선(8)과 1개의 레지스터로의 데이터 전송 경로를 나타내고 있다. 실제로는 같은 회로가 레지스터 수만큼 있게 된다(제1도, 제6도에는 생략되어 있다). 각 회로에서는 클럭인버터(clocked inverter)에 입력하는 신호가 다르다.

이하에 도시한 표1은 클럭 인버터에 입력하는 제어 신호의 표이다. 이 신호가 "H"일때에 클럭 인버터가 인버터로서 기능한다.

[표1]

상기한 표1에서, 예를 들어 R2의 레지스터의 경우는 α＝c, β＝d, γ＝a, δ＝b로 한 신호 입력으로 된다. 이 클럭 인버터를 선택하는 신호 a, b, c, d는 선두 어드레스가 새롭게 설정된 사이클에서 RG1과 RG2의 어느 레지스터군이 액세스를 받고 있는지, 열어드레스의 최하위의 2비트가 무엇인가에 따라 결정된다. 이것이 스크램블러 제어 회로의 출력이다. 스크램블러 제어 회로의 출력의 논리표를 다음 표2에 도시한다.

[표2]

상기한, 표2에서 예를 들어 /CE를 "L"로 하여 열어드레스를 취입할 때에 레지스터군(RG2)이 액세스 되어 있는 사이클이면, 그 열어드레스의 최하위 2비트(A1, A0)가 (0, 1)이면 b만이 "H"로 되고, 이 스크램블 신호는 이 스크램블을 결정한 어드레스의 데이터가 레지스터로 취입될 때에 스크램블러에 설정된다. 지금의 예에서는 R0는 RWD1에, R1은 RWD2에, R2은 RWD3에, R3은 RWD0에 접속되게 된다.

본 실시예의 시스템 구성을 갖는 클럭 동기형 기억 장치에 있어서의 효과로서, 전체 구성도인 제1도 및 그 동작 타이밍도인 제9도를 사용하여 이하에 설명한다. 즉, 행과 열어드레스의 변화에 대해 데이터 출력의 간격이 전혀 없고, 사이클마다의 데이터 출력을 할 수 있는 모양을 설명한다. 제9도에 도시한 타이밍도에서는 편의상 셀군 A와 셀군 B와의 데이터 출력(Aout, Bout)을 나누어서 도시했지만, 실제로는 동일한 출력 버퍼로부터 데이터가 출력되므로 데이터 출력은 각 사이클에서 연속으로 출력되고 있다. 또한, /RE가 "L"인 사이클(CLK 1, 9, 15, 21)에서 A, B, A, B의 순으로 행어드레스가 설정되는 것으로 한다.

그리고 선두의 열어드레스도 2사이클마다 갱신되는 것으로 한다. 즉 열어드레스의 랜덤성을 가능한 한 도입한 경우를 상정한다. 먼저, A의 행어드레스가 설정되는 사이클(CKL 1)로부터 2사이클째(CLK 3)에서, 지금까지 액세스 상태에 있던 셀군 B는 프리차지 동작을 개시한다. 이 때문에 셀군 B로부터의 데이터 전송선 DLNb의 데이터 상태는 불확정으로 된다. 이 모양을 도면에서는 해칭(hatching)(91)으로 도시했다. 그리고 RWD 선(8)에는 DLNa 또는 DLNb로 확정하고 있는 데이터가 유지되는 것으로 된다.

이 RWD 선(8)에 유지되어 있는 데이터가 레지스터에 전송되지만, 이 전송되는 데이터는 제9도에서 도시되는 것과 같이 DLNa 또는 DLNb로 확정한 데이터와 같다.

제9도 중의 레지스터(RG 1/2)상태인 곳에서 굵은 선을 사용하여 도시한 것은 레지스터군 RG1의 상태이며, 가는 선으로 도시한 것은 레지스터군 RG2의 상태이다. 어느 것이나 "H"의 상태가 레지스터로의 데이터 전송기간이다. 따라서, 셀군 B가 프리차지에 들어가기까지 DLNb의 데이터는 레지스터군 RG1과 RG2로 전송된다.

이들 데이터가 출력되고 있는 동안에 셀군 A로부터의 데이터가 DLNa에 판독되어 확정된다. 이 데이터는 출력이 끝난 레지스터 RG1에 전송된다. 2사이클이 경과하면 다음의 열어드레스에 의해 결정되는 칼럼으로부터의 데이터가 DLNa로 확정되고, 이 데이터는 데이터 출력이 끝난 레지스터군 RG2에 전송된다. 이하 마찬가지로 레지스터로의 전송이 계속되어 간단하게 데이터가 출력된다. 또한 레지스터로의 데이터 전송시에는 이전에 설명한 바와 같이, 열어드레스에 따라 스크램블러 제어회로(1)가 동작하여 소정의 순서로 데이터가 레지스터군으로 출력되도록 하여 레지스터에 데이터가 격납된다. 상기한 바와 같이 본 발명의 시스템에 의하면 간단하게 데이터의 전송과, 가능한한 빈번한 랜섬 액세스성을 고속 사이클 동작의 메모리로 실현할 수 있다.

그리고 본 청구범위의 각 구성요건에 병기한 도면의 참조 부호는 본원 발명의 이해를 용이하게 하기 위한 것이며, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정시키는 의도로 병기한 것은 아니다.

이상 설명한 바와 같이, 본 발명에 의하면 행어드레스의 일부의 비트가 다를 때마다, 액티브로 되는 메모리셀 블록을 변경하고, 사전에 액티브된 메모리셀 블록으로부터의 데이터가 시리얼 레지스터로부터 출력되고 있는 동안에, 새로운 메모리셀 블록을 액세스하는 것에 의해 행어드레스로부터 데이터 출력까지의 새로운 데이터가 출력되지 않는 사이클을 없앨 수 있다. 또한 메모리셀 블록으로부터 출력용의 시리얼 레지스터에 데이터를 격납할 때 레지스터의 일부마다에 데이터를 격납하고, 그때 주어진 열어드레스에 따라 결정된 데이터 순서로 격납해 감으로써 시리얼 레지스터의 액세스 순서는 항상 일정하게 한 채 고속이고 빈번한 열어드레스의 변경에도 대처할 수 있는 클럭 동기형 액세스 방식의 반도체 기억 장치 및 그 액세스 방법을 제공 할 수 있다.

Claims (9)

1. 행렬 모양으로 배치된 복수의 메모리셀로 구성되고, 상기 메모리셀은 최소한 2개 이상의 블록으로 분할되어 있으며, 상기 블록내의 메모리셀의 액세스는 외부로부터 입력되는 어드레스 데이터에 의해 지정되고, 상기 메모리셀과의 액세스는 외부로부터 공급되는 클럭 신호에 동기해서 실행되는 클럭 동기형 반도체 기억 장치의 액세스 방법에 있어서, 한쪽 블록이 액세스 동작 상태일 때, 다른쪽 블록은 액세스 동작 준비 상태(액세스 동작 대기 상태)로 설정하는 단계와; 특정 블록이 상기 어드레스 데이터에 의해 액세스 동작을 위해 지정되었을 때 그 블록이 액세스 동작 상태이면 액세스 동작 준비 상태를 거쳐 액세스 동작 상태로 설정하는 단계와; 상기 특정 블록이 상기 어드레스 데이터에 의해 액세스 동작을 위해 지정되었을 때 그 블록이 액세스 동작 준비 상태(액세스 동작 대기 상태)이면 바로 액세스 동작 상태로 설정하는 단계를 포함하고, 액세스 대상이 되는 상기 블록내의 메모리셀의 지정은 반도체 기억장치의 외부로부터 입력되는 블록을 지정하는 어드레스 데이터를 사용하여 설정되는 것을 특징으로 하는 클럭 동기형 반도체 기억장치의 액세스 방법.
2. 행렬 모양으로 배치된 복수의 메모리셀로 구성되고, 상기 메모리셀은 최소한 2개 이상의 블록으로 분할되어 있으며, 상기 블록내의 메모리셀의 액세스는 외부로부터 입력되는 어드레스 데이터에 의해 지정되고, 상기 메모리셀과의 액세스는 외부로부터 공급되는 클럭 신호에 동기해서 실행되는 클럭 동기형 반도체 기억장치의 액세스 방법에 있어서, 한쪽 블록이 액세스 동작 상태일 때, 다른쪽 블록은 반도체 기억장치의 외부에서 표시하는 액세스 동작 준비 상태(액세스 동작 대기 상태)로 설정하는 단계와; 특정 블록이 상기 어드레스 데이터에 의해 액세스 동작을 위해 지정되었을 때 그 블록이 액세스 동작 준비 상태(액세스 동작 대기 상태)이면 바로 액세스 동작 상태로 설정하는 단계를 포함하고, 액세스 대상이 되는 상기 블록내의 메모리셀의 지정은 반도체 기억장치의 외부로부터 입력되는 블록을 지정하는 어드레스 데이터를 사용하여 설정되는 것을 특징으로 하는 클럭 동기형 반도체 기억장치의 액세스 방법.
3. 행렬 모양으로 배치된 복수의 메모리셀로 구성되고, 상기 메모리셀은 최소한 2개 이상의 블록으로 분할되어 있으며, 상기 블록내의 메모리셀의 액세스는 외부로부터 입력되는 어드레스 데이터에 의해 지정되고, 상기 메모리셀과의 액세스는 외부로부터 공급되는 클럭 신호에 동기해서 실행되는 클럭 동기형 반도체 기억장치의 액세스 방법에 있어서, 한쪽 블록이 액세스 동작 상태일 때, 다른쪽 블록은 프리차지중 또는 프리차지된 상태로 설정하는 단계와; 특정 블록이 상기 어드레스 데이터에 의해 액세스 지정되었을 때 그 블록이 지금까지 액세스 상태이면 프리차지가 실행된 이후에 액세스 상태로 설정하는 단계와; 상기 특정 블록이 상기 어드레스 데이터에 의해 액세스 지정되었을 때 그 블록이 프리차지된 상태이면 바로 액세스 상태로 설정하는 단계와; 한쪽 블록이 새로 액세스 상태로 설정되었을 때 지금까지 액세스 상태였던 다른쪽 블록의 프리차지를 개시하는 단계를 포함하고, 액세스 대상이 되는 상기 메모리셀은 상기 어드레스 데이터의 일부를 사용하여 선택되는 것을 특징으로 하는 클럭 동기형 반도체 기억장치의 액세스 방법.
4. 행렬 모양으로 배치된 복수의 메모리셀로 구성되고, 상기 메모리셀은 최소한 2개 이상의 블록으로 분할되어 있으며, 상기 블록내의 메모리셀의 액세스는 외부 소스로부터 입력되는 어드레스 데이터에 의해 지정되고, 상기 메모리셀과의 액세스는 외부로부터 공급되는 클럭 신호에 동기해서 실행되는 클럭 동기형 반도체 기억장치의 액세스 방법에 있어서, 한쪽 블록이 액세스 동작 상태일 때, 다른쪽 블록은 반도체 기억장치의 외부에서 표시하는 프리차지중 또는 프리차지된 상태로 설정하는 단계와; 특정 블록이 상기 어드레스 데이터에 의해 액세스 지정되었을 때 그 블록이 지금까지 프리차지된 상태이면 바로 액세스 상태로 설정하는 단계를 포함하고, 액세스 대상이 되는 블록의 지정은 반도체 기억장치의 외부로부터 입력되는 블록을 지정하느 어드레스 데이터를 사용하여 설정되는 것을 특징으로 하는 클럭 동기형 반도체 기억장치의 액세스 방법.
5. 클럭 동기형 반도체 기억장치에 있어서, 행렬 모양으로 배치된 복수의 메모리셀로 구성되고, 상기 메모리 셀은 복수의 블록으로 분할된 구성을 갖는 메모리 수단과; 상기 메모리 수단과 외부장치와의 사이에 데이터 액세스를 실행하기 위해 액세스되는 데이터의 일부를 일시적으로 저장하는 복수의 레지스터와; 상기 액세스 데이터의 저장을 위해 사용되는 상기 레지스터중 어느 한 레지스터를 선택하여 액세스되는 데이터를 저장하는 스크램블 수단과; 클럭 신호의 각 사이클 마다 상기 스크램블 수단으로 상기 레지스터의 각각에 소정의 순서로 순차적으로 상기 액세스 데이터를 저장하는 제어를 실행하는 스크램블러 제어수단과; 상기 레지스터 및 외부장치와의 데이터의 상호 교환을 실행하는 출력수단을 구비하고, 상기 스크램블러 제어수단은 데이터 액세스 개시를 위한 선두 어드레스가 주어질 때마다 상기 스크램블 수단의 선택 순위를 소정의 순서로 설정하는 것을 특징으로 하는 클럭 동기형 반도체 기억장치.
6. 제5항에 있어서, 상기 레지스터는 복수의 입력용 레지스터와 복수의 출력용 레지스터로 구성되고, 상기 출력용의 레지스터는 각각 "a"개의 레지스터로 이루어진 "m"그룹의 레지스터 블록으로 분할되어 있으며, n=a×m(m, n은 양의 정수)은 상기 레지스터 블록으로부터 데이터 액세스를 위해 전송되는 데이터수와 동일하게 상기 레지스터내에 저장되며, 각 데이터의 저장시 마다 상기 스크램블러 제어 회로는 상기 스크램블 수단의 상태를 변경하는 것을 특징으로 하는 클럭 동기형 반도체 기억장치.
7. 제6항에 있어서, 상기 클럭 신호의 최소 단위의 사이클에 소요되는 시간(T×"a")은 상기 액세스 데이터를 상기 블록으로부터 상기 레지스터에 저장하기 위해 필요한 시간과 동일한 값으로 설정되는 것을 특징으로 하는 클럭 동기형 반도체 기억장치.
8. 행렬 모양으로 배치된 복수의 메모리셀로 구성되고, 상기 메모리셀과의 데이터의 액세스는 외부로부터 공급되는 클럭 신호에 동기해서 실행되며, 상기 메모리셀은 최소한 2개 이상의 블록으로 분할되는 클럭 동기형 반도체 기억장치의 액세스 방법에 있어서, 외부로부터 입력되는 행어드레스 데이터 및 열어드레스 데이터에 의해 액세스될 상기 메모리셀을 지정하는 단계와; 한쪽 블록이 액세스 동작 상태일 때, 다른쪽 블록은 액세스 동작 준비 상태(액세스 동작 대기 상태)로 설정하는 단계와; 특정 블록이 상기 어드레스 데이터에 의해 액세스 동작을 위해 지정되었을 때 그 블록이 액세스 동작 상태이면 액세스 동작 준비 상태를 거쳐 액세스 동작 상태로 설정하는 단계와; 상기 특정 블록이 상기 어드레스 데이터에 의해 액세스 동작을 위해 지정되었을 때 그 블록이 액세스 동작 준비 상태(액세스 동작 대기 상태)이면 바로 액세스 동작 상태로 설정하는 단계와; 반도체 기억장치의 외부로부터 입력되는 블록을 지정하는 어드레스 데이터의 소정의 비트를 사용함으로써 액세스될 블록내에 메모리셀을 지정하는 단계와; 상기 메모리셀과 외부장치와의 사이에 데이터 액세스를 실행하기 위해 일그룹의 액세스 데이터를 복수의 레지스터내에 저장하는 단계와; 상기 레지스터내에 저장될 액세스 데이터를 스크램블 수단에 의해 선택하는 단계와; 스크램블러 제어 회로에 의해 상기 클럭 신호의 각 사이클마다 상기 스크램블 수단으로 상기 각각의 레지스터에 소정의 순서로 순차적으로 상기 액세스 데이터의 저장을 제어하는 단계와; 출력수단 및 입력수단에 의해 상기 레지스터와 외부장치와의 사이에 데이터의 상호 교환을 입출력하는 단계를 포함하고, 상기 스크램블러 제어수단은 데이터 액세스를 위한 개시 어드레스가 주어지면 상기 스크램블 수단의 동작 순위를 소정의 순서로 설정하는 것을 특징으로 하는 클럭 동기형 반도체 기억장치의 액세스 방법.
9. 행렬 모양으로 배치된 복수의 메모리셀로 구성되고, 상기 메모리셀은 최소한 2개 이상의 블록으로 분할되어 있으며, 상기 블록내의 메모리셀의 액세스는 외부로부터 입력되는 어드레스 데이터에 의해 지정되고, 상기 메모리셀과의 액세스는 외부로부터 공급되는 클럭 신호에 동기해서 실행되는 클럭 동기형 반도체 기억장치의 액세스 방법에 있어서, 한쪽 블록이 액세스 동작 상태일 때, 다른쪽 블록은 반도체 기억장치의 외부에서 표시하는 액세스 동작 준비 상태(액세스 동작 대기 상태)로 설정하는 단계와; 특정 블록이 상기 어드레스 데이터에 의해 액세스 동작을 위해 지정되었을 때 그 블록이 액세스 동작 상태(액세스 동작 대기 상태)이면 바로 액세스 동작 상태로 설정하고, 반도체 기억장치의 외부로부터 입력되는 블록을 지정하는 어드레스 데이터를 사용하여 액세스될 블록내의 메모리셀의 지정을 설정하는 단계와; 상기 메모리셀과 외부장치와의 사이에 데이터 액세스를 실행하기 위해 일그룹의 액세스 데이터를 복수의 레지스터내에 일시적으로 저장하는 단계와; 액세스 데이터를 저장하는 레지스터를 스크램블 수단에 의해 선택하는 단계와; 스크램블러 제어 회로에 의해 상기 클럭 신호의 각 사이클마다 상기 스크램블 수단으로 상기 각각의 레지스터에 소정의 순서로 순차적으로 상기 액세스 데이터의 저장을 제어하는 단계와; 출력수단 및 입력수단에 의해 상기 레지스터와 외부장치와의 사이에 데이터의 상호 교환을 입출력하는 단계를 포함하고, 상기 스크램블러 제어수단은 데이터 액세스를 위한 개시 어드레스가 주어지면 상기 스크램블 수단의 동작 순위를 소정의 순서로 설정하는 것을 특징으로 하는 클럭 동기형 반도체 기억장치의 액세스 방법.