JPH01258296A - メモリ装置 - Google Patents
メモリ装置Info
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- JPH01258296A JPH01258296A JP63086417A JP8641788A JPH01258296A JP H01258296 A JPH01258296 A JP H01258296A JP 63086417 A JP63086417 A JP 63086417A JP 8641788 A JP8641788 A JP 8641788A JP H01258296 A JPH01258296 A JP H01258296A
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- memory device
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- 230000009977 dual effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 7
- 238000009125 cardiac resynchronization therapy Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 101000860173 Myxococcus xanthus C-factor Proteins 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ装置に関し、特にデュアルボート動作の
制御方式のメモリ装置に関する。
制御方式のメモリ装置に関する。
従来、この種のメモリ装置は、既に特願昭５９−１４１
８０２によりデュアルボート機能を有するＤＲＡＭが提
案されており、これによれば行アドレス信号で選択され
る複数のワード縁と列アドレス信号で選択される複数の
ピッ）７９との交点に、メモリセルがマトリクス状に配
置されるメモリセルアレイ部と、該メモリセルアレイ部
に対してランダムに書き込みと読み出しができるランダ
ムアクセス部と、上記ピッ）４９に対応して設けられる
レジスタ、ならびに、核レジスタのアクセス位置全指定
するカウンタを含むシリアル部と、上記ビット線のデー
タを該レジスタに転送するデータ転送部と、上記列アド
レスを上記カウンタに印加するスイッチング手段とを有
することを特徴とするデュアルボートメモリが実現され
た。
８０２によりデュアルボート機能を有するＤＲＡＭが提
案されており、これによれば行アドレス信号で選択され
る複数のワード縁と列アドレス信号で選択される複数の
ピッ）７９との交点に、メモリセルがマトリクス状に配
置されるメモリセルアレイ部と、該メモリセルアレイ部
に対してランダムに書き込みと読み出しができるランダ
ムアクセス部と、上記ピッ）４９に対応して設けられる
レジスタ、ならびに、核レジスタのアクセス位置全指定
するカウンタを含むシリアル部と、上記ビット線のデー
タを該レジスタに転送するデータ転送部と、上記列アド
レスを上記カウンタに印加するスイッチング手段とを有
することを特徴とするデュアルボートメモリが実現され
た。
さらに、紋メモリは前記メモリセルアレイ部から前記レ
ジスタにデータ転送を行った後のシリアル部の読み出し
開始番地を前記列アドレス信号を入力としてラッチした
後、前記ビットａから前記レジスタへの書き込み、なら
びに、上記ラッチされた読み出し開始番地のアドレスデ
ータの前記カウンタへの転送を行ない、前記シリアル部
からの読出しを連続的に行なうことも特徴とした。
ジスタにデータ転送を行った後のシリアル部の読み出し
開始番地を前記列アドレス信号を入力としてラッチした
後、前記ビットａから前記レジスタへの書き込み、なら
びに、上記ラッチされた読み出し開始番地のアドレスデ
ータの前記カウンタへの転送を行ない、前記シリアル部
からの読出しを連続的に行なうことも特徴とした。
上述した従来のメモリ装置は、主な用途として、ＣＲＴ
デイスプレィの表示データ保持用が掲けられ、特に大容
量、かつ、高速のシリアルアクセスを要求するグラフィ
、りＣＲＴデイスプレィ装置の表示データ保持用として
の基本性能を満たすものである。
デイスプレィの表示データ保持用が掲けられ、特に大容
量、かつ、高速のシリアルアクセスを要求するグラフィ
、りＣＲＴデイスプレィ装置の表示データ保持用として
の基本性能を満たすものである。
第３図に、上記用途において、デュアルホード構成のメ
モリ装置を適用した場合の基本構成図を示す。
モリ装置を適用した場合の基本構成図を示す。
第３図において、データ処理装置３０１は上記メモリ装
置３０２０ランダムアクセス部３０３を介して、グラフ
ィ、クデータを上記メモリ装置３０２との間で転送し、
グラフィックデータの加工等を行う。また、第３図にお
いてＣＢ’Ｔデイスプレィ装置３０５は、上記メモリ装
置３０２のシリアルアクセス部３０４を介して得られ九
グラフィ、クデータの表示を行う。
置３０２０ランダムアクセス部３０３を介して、グラフ
ィ、クデータを上記メモリ装置３０２との間で転送し、
グラフィックデータの加工等を行う。また、第３図にお
いてＣＢ’Ｔデイスプレィ装置３０５は、上記メモリ装
置３０２のシリアルアクセス部３０４を介して得られ九
グラフィ、クデータの表示を行う。
メモリ装置制御回路３０６は、上記メモリ装置３０２０
制御信号（メモリサイクル）を発生する。
制御信号（メモリサイクル）を発生する。
肢メモリ装置制御回路３０６が発生するメモリサイクル
は、データ処−装置３０１とメモリ装置３０２との間の
データ転送（ランダム・リード／ライト・サイクル）、
メモリ装置３０２のランダムアクセス部３０３とシリア
ルアクセス部３０４との間のデータ転送（データ転送サ
イクル）、メモリ装置３０２のシリアルアクセス部３０
４とＣＲＴデイスプレィ装置３０５との間のデータ転送
（シリアル・リードサイクル）があり、さらに、メモリ
装置３０２０ランダムアクセス部３０３にはＤＲＡＭ特
有のリフレッシュ動作（す７レツシーサイクル）が加わ
って計４種が必要である。本基本構成におけるメモリ装
置制御回路３０６のサイクル発生のタイミングを第４図
に示す。
は、データ処−装置３０１とメモリ装置３０２との間の
データ転送（ランダム・リード／ライト・サイクル）、
メモリ装置３０２のランダムアクセス部３０３とシリア
ルアクセス部３０４との間のデータ転送（データ転送サ
イクル）、メモリ装置３０２のシリアルアクセス部３０
４とＣＲＴデイスプレィ装置３０５との間のデータ転送
（シリアル・リードサイクル）があり、さらに、メモリ
装置３０２０ランダムアクセス部３０３にはＤＲＡＭ特
有のリフレッシュ動作（す７レツシーサイクル）が加わ
って計４種が必要である。本基本構成におけるメモリ装
置制御回路３０６のサイクル発生のタイミングを第４図
に示す。
第４図にオイテ、Ｒ／Ｗ 、 ＳＥＮ 、 ｌ）’ｌ”
、 ＲＥＦはそれぞれランダム・リード／ライト・サ
イクル（Ｒ／Ｗ ） 、シリアル・リードサイクル（８
ＥＮ）、データ転送サイクル（ＤＴ）、リフレッシュサ
イクル（１−ＬＥＦ）の要求信号で、メモリ装置制御回
路３０６により調停される前の信号である。
、 ＲＥＦはそれぞれランダム・リード／ライト・サ
イクル（Ｒ／Ｗ ） 、シリアル・リードサイクル（８
ＥＮ）、データ転送サイクル（ＤＴ）、リフレッシュサ
イクル（１−ＬＥＦ）の要求信号で、メモリ装置制御回
路３０６により調停される前の信号である。
ここで、１（Ｉ／Ｗ信号にデータ処胤装置３０１よシ任
意の時刻に発生するが、ＳＥＮ信号はＣＩｔ Ｔデイス
プレィ装置３０５の表示期間に同期し、その表示期間中
の一定時間ごとにＤ″ｒｒ信号生する。
意の時刻に発生するが、ＳＥＮ信号はＣＩｔ Ｔデイス
プレィ装置３０５の表示期間に同期し、その表示期間中
の一定時間ごとにＤ″ｒｒ信号生する。
また、ルｍｙ＠号は一定時間間隔で発生する。
メモリ装置制御回路３０６は、これら４つのメモリサイ
クルの調停を行う必要があるため、複雑になり、さらに
、メモリ装置３０２のランダムアクセス部３０３とシリ
アルアクセス部３０４ｔ；ｌｔ−般的に非同期に、しか
も、同時に動作するに４１＠わらず、データ転送サイク
ルにおいて、ランダムアクセス部３０３とシリアルアク
セス部３０４の動作を同期させる必要があり、メモリ装
置制御回路３０６をより一層複雑にするという欠点があ
った。
クルの調停を行う必要があるため、複雑になり、さらに
、メモリ装置３０２のランダムアクセス部３０３とシリ
アルアクセス部３０４ｔ；ｌｔ−般的に非同期に、しか
も、同時に動作するに４１＠わらず、データ転送サイク
ルにおいて、ランダムアクセス部３０３とシリアルアク
セス部３０４の動作を同期させる必要があり、メモリ装
置制御回路３０６をより一層複雑にするという欠点があ
った。
本発明のメモリ装置はデータ転送サイクルとりフレウシ
−サイクルの調停回路を内蔵し、メモリ装置が公知のＣ
ＡＳビフォアＲＡ＆リフレッシュサイクルの制御信号を
受けた場合、前記調停回路により適宜ランダムアクセス
部のリフレッシュ動作、もしくはそのランダムアクセス
部とシリアルアクセス部との間のデータ転送動作に切り
換える回路と、メモリセルアレイ部とビット線に対応し
て設けられたレジスタとの間のデータ転送をワード線方
向に２分割してデータ転送を行う回路を有している。
−サイクルの調停回路を内蔵し、メモリ装置が公知のＣ
ＡＳビフォアＲＡ＆リフレッシュサイクルの制御信号を
受けた場合、前記調停回路により適宜ランダムアクセス
部のリフレッシュ動作、もしくはそのランダムアクセス
部とシリアルアクセス部との間のデータ転送動作に切り
換える回路と、メモリセルアレイ部とビット線に対応し
て設けられたレジスタとの間のデータ転送をワード線方
向に２分割してデータ転送を行う回路を有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
説明を簡単にするため、本発明部分のみ言及する。
第１図において、シリアルアドレスカウンタ１０３は、
ＳＣクロック数をカウントし、その出力をセレクタ１１
０および調停回路１１２へ出力する。セレクタ１１０は
シリアルアドレスカウンタ１０３の出力により、レジス
タ１０９の１アドレスを選択し、データをシリアルアク
セス部（図示せず）から出力する。
ＳＣクロック数をカウントし、その出力をセレクタ１１
０および調停回路１１２へ出力する。セレクタ１１０は
シリアルアドレスカウンタ１０３の出力により、レジス
タ１０９の１アドレスを選択し、データをシリアルアク
セス部（図示せず）から出力する。
また、調停回路１１２はシリアルアドレスカウンタの出
力、ならびに、Ｖ８ＹＮＣ信号を常時監視しておシ、ル
Ａ８信号の立ち下がる時限におけるＣＡ８信号のレベル
がロウレベルの場合、タイばングジェネレータ１１１に
対して、通常はリフレッシュ動作用の制御信号を発生す
る様、指示信号を出力する。
力、ならびに、Ｖ８ＹＮＣ信号を常時監視しておシ、ル
Ａ８信号の立ち下がる時限におけるＣＡ８信号のレベル
がロウレベルの場合、タイばングジェネレータ１１１に
対して、通常はリフレッシュ動作用の制御信号を発生す
る様、指示信号を出力する。
また、シリアルアドレスカウンタ１０３の出力がＳＣの
クロックによりカウントアツプされ、レジスタ１０９の
中央に相当するアドレスを通過、もしくは、レジスタ１
０９の最終アドレスを通過した後、あるいは、ｖＳＹＮ
Ｃ信号の立ち下がりエツジを検出した後の最初のＲＡＳ
信号の立ち下がる時限におけるＣＡＳ信号のレベルが口
９レベルとなるサイクルにおいては、調停回路１１２は
タイミングジェネレータ１１１に対してデータ転送用の
制御信号を発生する様、指示信号を出力する。
クロックによりカウントアツプされ、レジスタ１０９の
中央に相当するアドレスを通過、もしくは、レジスタ１
０９の最終アドレスを通過した後、あるいは、ｖＳＹＮ
Ｃ信号の立ち下がりエツジを検出した後の最初のＲＡＳ
信号の立ち下がる時限におけるＣＡＳ信号のレベルが口
９レベルとなるサイクルにおいては、調停回路１１２は
タイミングジェネレータ１１１に対してデータ転送用の
制御信号を発生する様、指示信号を出力する。
リフレッシュアドレスカウンタ１０１はリフレッシュ動
作用の制御信号により、その出力をロウテコーダ１０４
に出力し、カウントアツプする。
作用の制御信号により、その出力をロウテコーダ１０４
に出力し、カウントアツプする。
データ転送カウンタ１０２は、データ転送用の制御信号
を受ける度に、２分割されたそれぞれのデータ転送ケー
トを開く制御信号（ＴｕＬ、ＴＧＬＩ）を交互に出力し
、ＴＧＵ信号の出力によりカウントアツプされる。
を受ける度に、２分割されたそれぞれのデータ転送ケー
トを開く制御信号（ＴｕＬ、ＴＧＬＩ）を交互に出力し
、ＴＧＵ信号の出力によりカウントアツプされる。
また、データ転送カウンタ（１０２）はＶＳＹＮＣ信号
の立ち下が９エツジを検出すると出力をリセットし、そ
の後、最初に受けたデータ転送用の制御信号においては
データ転送ゲートすべ１を開く機制御信号（ＴＧｉ、、
ＴＧＵ同時）を出力する。
の立ち下が９エツジを検出すると出力をリセットし、そ
の後、最初に受けたデータ転送用の制御信号においては
データ転送ゲートすべ１を開く機制御信号（ＴＧｉ、、
ＴＧＵ同時）を出力する。
第２図は、第１図におけるレジスタ１０９のアドレスを
０から２５５までとしたときの、主要信号のタイミング
図である。
０から２５５までとしたときの、主要信号のタイミング
図である。
Ｖ８ＹＮＣ信号が立ち下がる時限ｉｌ後、最初に几Ａ８
信号の立ち上がる時限ｔｌにおいてデータ転送アドレス
カウンタｌｏｚ、１）ｅＴＲはリセットされる。その後
に入力されるＲＡＳ 、ＣＡ８サイクルのうち、最初の
ＣＡＳビフォアＩ（、Ａ８サイクルにおいて、データ転
送動作が行われ、ＴＧＵ 、Ｔ（ｊＬ倍信号よシデータ
転送ゲー）３０８がすべて開く。
信号の立ち上がる時限ｔｌにおいてデータ転送アドレス
カウンタｌｏｚ、１）ｅＴＲはリセットされる。その後
に入力されるＲＡＳ 、ＣＡ８サイクルのうち、最初の
ＣＡＳビフォアＩ（、Ａ８サイクルにおいて、データ転
送動作が行われ、ＴＧＵ 、Ｔ（ｊＬ倍信号よシデータ
転送ゲー）３０８がすべて開く。
Ｖ８ＹＮＣ信号がハイレベルの間にＳＣ信号をクロ、キ
ングする毎に１シリアルアドレスカウンタ１０３がイン
クリメントされ、レジスタ１０９をアドレスＩＩＩＫア
クセスしていく。レジスタのアクセスが中央アドレス、
すなわち、本実施例では、アドレス１２７１に超え友後
、最初のＣＡＢビフォアＲＡＳサイクルｔ６において、
データ転送動作が行われ、’１’ＧＬ信号によりデータ
転送ゲート１０８のうちアドレスＯからアドレス１２７
に対応するケートが開く。
ングする毎に１シリアルアドレスカウンタ１０３がイン
クリメントされ、レジスタ１０９をアドレスＩＩＩＫア
クセスしていく。レジスタのアクセスが中央アドレス、
すなわち、本実施例では、アドレス１２７１に超え友後
、最初のＣＡＢビフォアＲＡＳサイクルｔ６において、
データ転送動作が行われ、’１’ＧＬ信号によりデータ
転送ゲート１０８のうちアドレスＯからアドレス１２７
に対応するケートが開く。
また、レジスタのアクセスが最終アドレス、すなわち、
本実施例ではアドレス２５５を超え、アドレス０にアク
セスが戻った後、最初のＣＡＳビフォアＲＡＳサイクル
ｔ８において、データ転送動作が行われ、ＴＧｔＪ信号
によシデータ転送ケート１０８のうちアドレス１２８か
らアドレス２５５に対応するゲートが開く。
本実施例ではアドレス２５５を超え、アドレス０にアク
セスが戻った後、最初のＣＡＳビフォアＲＡＳサイクル
ｔ８において、データ転送動作が行われ、ＴＧｔＪ信号
によシデータ転送ケート１０８のうちアドレス１２８か
らアドレス２５５に対応するゲートが開く。
さらに、ＴＧＵ信号が動作したサイクル１３，１゜では
サイクル終了時限ｔ４．ｔ・において、データ転送アド
レスカウンタ１０２がインクリメントされる。以上説明
した以外のＣＡＳビフォアＲＡＳサイクル’ｌＩ＊’？
ｓ’ｌｏはすべてリフレッシュ動作とな９、サイクル終
了時はリフレ、シ、アドレスカウンタ１０１がインクリ
メントされる。
サイクル終了時限ｔ４．ｔ・において、データ転送アド
レスカウンタ１０２がインクリメントされる。以上説明
した以外のＣＡＳビフォアＲＡＳサイクル’ｌＩ＊’？
ｓ’ｌｏはすべてリフレッシュ動作とな９、サイクル終
了時はリフレ、シ、アドレスカウンタ１０１がインクリ
メントされる。
以上説明したように本発明は、ｅＡ８ビフォアＲＡＳサ
イクルにおけるメモリ装置の動作が、リフレッシュ動作
、もしくは、メモリセルアレイとレジスタ間でのデータ
転送動作とに適宜切り換えて動作をすることにより、メ
モリ装置制御回路はデータ転送サイクルＤＴの調停が不
要になシ、さら罠、ランダムアクセス部とシリアルアク
セス部との間で同期をとる必要もなくなるため回路を簡
略化できる効果がある。
イクルにおけるメモリ装置の動作が、リフレッシュ動作
、もしくは、メモリセルアレイとレジスタ間でのデータ
転送動作とに適宜切り換えて動作をすることにより、メ
モリ装置制御回路はデータ転送サイクルＤＴの調停が不
要になシ、さら罠、ランダムアクセス部とシリアルアク
セス部との間で同期をとる必要もなくなるため回路を簡
略化できる効果がある。
第１図は本発明の一実施例のメモリ装置のプロ、り図、
第２図は第１図の主要信号のタイミング図、第３図は従
来のメモリ装置の応用例を示すブロック図、第４図は第
３図におけるメモリ装置制御回路に与える要求信号のタ
イずング図である。 １０１・・・・・・リフレッシュアドレスカウンタ、１
０２・・・・・・データ転送アドレスカウンタ、１０３
・・・・・・シリアルアドレスカウンタ、１０４・・・
・°°ロウテコーダ、１０５・・・・・・カラムデコー
ダ、１０６・・・・°゛メモリセルアレイ１０７°“°
°°°センスアンプ、１０８・・・・・・データ転送ゲ
ート、１０９・・・・・・レジスタ、１１０・・・・・
°セレクタ、Ｉｌｌ・°°・・・タイばングジエネレー
タ、１１２・・・・・・調停回路、３０１・・・・・・
データ処理装置、３０２・・・・・・メモリ装置、３０
３・・・・・・メモリ装置３０２０ランダムアクセス部
、３０４・・・・・・メモリ装置３０２のシリアルアク
セス部、３０５・・・・・−ＣＲＴデイスプレィ装置、
３０６・・・・・・メモリ装置制御−路。 代理人 弁理士 内 原 晋 濠 Ｉ ｒＭ ｉ６ ｔ７ｉ３ ノｑ
ｔｍ第 ２ ｒＭ 第 ３ 図 ＄ ４ 凹
第２図は第１図の主要信号のタイミング図、第３図は従
来のメモリ装置の応用例を示すブロック図、第４図は第
３図におけるメモリ装置制御回路に与える要求信号のタ
イずング図である。 １０１・・・・・・リフレッシュアドレスカウンタ、１
０２・・・・・・データ転送アドレスカウンタ、１０３
・・・・・・シリアルアドレスカウンタ、１０４・・・
・°°ロウテコーダ、１０５・・・・・・カラムデコー
ダ、１０６・・・・°゛メモリセルアレイ１０７°“°
°°°センスアンプ、１０８・・・・・・データ転送ゲ
ート、１０９・・・・・・レジスタ、１１０・・・・・
°セレクタ、Ｉｌｌ・°°・・・タイばングジエネレー
タ、１１２・・・・・・調停回路、３０１・・・・・・
データ処理装置、３０２・・・・・・メモリ装置、３０
３・・・・・・メモリ装置３０２０ランダムアクセス部
、３０４・・・・・・メモリ装置３０２のシリアルアク
セス部、３０５・・・・・−ＣＲＴデイスプレィ装置、
３０６・・・・・・メモリ装置制御−路。 代理人 弁理士 内 原 晋 濠 Ｉ ｒＭ ｉ６ ｔ７ｉ３ ノｑ
ｔｍ第 ２ ｒＭ 第 ３ 図 ＄ ４ 凹
Claims (1)
- ＠ＲＡＳ＠（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）
クロックならびに＠ＣＡＳ＠（Ｃｏｌｕｍｎ Ａｄｄｒ
ｅｓｓ Ｓｔｒｏｂｅ）クロックを入力とするマルチア
ドレス形のランダムアクセス用メモリセルアレイ並びに
シリアルアクセス用レジスタを有するデュアルボート構
成のメモリ装置において、＠ＣＡＳ＠ビフォア＠ＲＡＳ
＠サイクルにおけるメモリ装置の動作を、リフレッシュ
動作もしくは前記メモリセルアレイと前記レジスタ間で
のデータ転送動作とに適宜切り換えて動作する事を特徴
とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63086417A JPH01258296A (ja) | 1988-04-07 | 1988-04-07 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63086417A JPH01258296A (ja) | 1988-04-07 | 1988-04-07 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01258296A true JPH01258296A (ja) | 1989-10-16 |
Family
ID=13886303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63086417A Pending JPH01258296A (ja) | 1988-04-07 | 1988-04-07 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01258296A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04119588A (ja) * | 1990-09-07 | 1992-04-21 | Sharp Corp | メモリのリフレッシュ制御回路 |
-
1988
- 1988-04-07 JP JP63086417A patent/JPH01258296A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04119588A (ja) * | 1990-09-07 | 1992-04-21 | Sharp Corp | メモリのリフレッシュ制御回路 |
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