JPS6121540A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 く技術分野〉 本発明は半導体メモリ装置に関する。。

〈従来技術〉 半導体集積回路技術の進歩によって、安価で、大容量の
ＭＯＳダイナミックランダムアクセスメモリ（以下、Ｄ
ＲＡＭと称す。）が大量に市場に出廻り、これまで、大
型コンピュータシステムのメインフレーム用としての需
要の他に、マイクロコンピュータによる小規模な情報処
−装置にも、どしどし採用され、とりわけ、ここ数年の
パーソナルコンピュータシステム（以下、パソコンと称
す。）への導入の度合はめざましい。

ＤＲＡＭは、パソコンのメインメモリとしてのみならず
、ディスプレイ装置（以下、ＣＲＴディスプレイと称す
。）の画像データ記憶用としても採用される。

コンピュータの出力装置としてのＣＲＴディスプレイは
これまで、文字のみを表示するキャラクタディスプレイ
が主であったが、ＤＲＡＭの普及により、グラフイツ゛
クデイスプレイと称する、文字以外の複雑な図形を表示
する機能が付加されて来ている。特に最近ではＤＲＡＭ
価格の低廉さから、１０数万円前後のパソコンにも大量
に採用され、高解像度ディスプレイシステムを実現して
いる。

グラフィックディスプレイシステムにおける従来のＤＲ
ＡＭは、画像情報を蓄積するメモリ、いわゆる画像メモ
リ（以下、ＶＲＡＭと称す）として用いられ、ＶＲＡＭ
内の画像データは、中央処理装置（以下、ＣＰＵと称す
）から′のアクセスによって書き換えられ（描画）、Ｃ
ＰＵとは別のコントロール回路（以下、ＣＲＴＣと称す
）からのアクセスで読み出され、ＣＲＴ表示回路へと転
送される（表示）。

ＶＲＡＭはＣＰＵ側とＣＲＴＣ側との双方からのアクセ
スを受けるが、従来のＤＲＡＭは、この双方か、らの同
時アクセスを受は入れることができないため、いずれか
の側に優先権を持たせ、ＶＲＡＭを７クセスするか、あ
るいはＣＰＵ側とＣＲＴＣ側とのアクセスを時分割し、
交互に行なう方法がこれまでとられてきた。

前者の方法においては、ＣＰＵ側に優先権をつける場合
とＣＲＴＣ側に優先権をつける場合とがある。

ＣＰＵ側に優先権をつけ゛ると、ＶＲＡＭをアクセスを
する際に、ＣＲＴ側への表示動作か一時的に休止するの
で、画面にフラッシュ（ちらつき）が生ずる。

ＣＲＴＣ側に優先権をつけると、ＶＲＡＭは表示期間中
は常にアクセスされ、ちらつきは全く生じないが、帰線
期間にのみＣＰＵがＶＲＡＭをアクセスするので、描画
速度が遅くなるという欠点がある。

後者のＣＰＵとＣＲＴＣとのｖＲＡ￥の交互アクセスい
わゆるサイクルスチール法では、ＣＰＵ最優先ではない
ので、描画速度がさほど向上しない。加えて、ＣＰＵも
ＣＲＴＣ側の表示クロック速度に完全に依存せねばなら
ず、その最高動作速度で動作できないという他の欠点も
生じる。

いずれの方法にしても、ＶＲＡＭに対し、双方からのア
クセスの調停を行ないつつ、　ＶＲＡＭへの画像データ
の書き込＾、読み出しを行なわざるを得ないため、ＣＰ
Ｕの動作効率が低下してしまうという欠点があった。

また、集積回路・技術の進歩ｉとも、にＤＲＡＭの容量
も増大の一途を辿り、現在は２５６にビットのＤＲＡＭ
も市場に出廻っているが、ＣＲＴディスプレイの解像度
と対応させると必ずしも適当ではな０現在のパソコン等
のＣＲＴディスプレイシステムでは６４０　Ｘ　２００
ドツト（ｄｏｔ）　、　６４０　ｘ　４００　ｄｏｔが
主流であり、さらに高解像度を誇るＣＡＤ／ＣＡＭ用の
ＣＲＴディスプレイにおいても１０２４ｘ１０２４　ｄ
ｏｔが主流を占める。

グラフィックディスプレイシステムにおいては、ＣＲＴ
画面上の１　ｄａｔと画像メモリの１ピツ）（ｂｉｔ）
をｌ対ｌ対応させるいわゆるビットマツプ方式がとられ
る。１０２４Ｘ１０２４　ｄｏｔのＣＲＴディスプレイ
を例にとると、画像メモリのｌ１ｉｌｂｉｔ数は１Ｍｂ
ｉｔとなる。２５６ＫｂｉｔのＤＲＡＭなら、４ケで済
むが、ＣＲＴ画面上のｌ　ｄａｔとメモリ１ｂｉｔをｌ
対ｌで対応させることは、その動作速度についても対応
させねばならない。ＤＲＡＭの動作速度は高々２５０〜
８００ｎｓ　である。ドツト当り１０　ｎｓ　前後の高
速性を要求されるＣＲＴディスプレイシステムにおいて
は、この速度ギャップを埋めるべく、よぐ知られたシフ
トレジスタによる並直変換を行なっている。シフトレジ
スタのビット数を８２　ｂｉｔとすれば、システム要求
速度は８２０ｎｓ　となり、充分にＤｎｈｙ速度に対応
できるが、８２ｂｉｔの同時読み出しのため、ＤＲＡＭ
は８２ｍｘ８２ｂｉｔ構成のものが必要となる。ワード
長の大きなりＲＡＭは不要となってしまう。逆に８２　
ｂｉｔものデータを並列に同時に読人出し、直列データ
に変換する場合、データ幅が大きいと、シフトレジスタ
のビット数がそれに合わせ増加することや、プリント板
への実装スペースの増大、さらには、信号線数の増加と
なり、得策でない。このようなりステムに最適の構成を
とることが要求されてくる。

一般にパソコンと呼ばれるシステムではディスプレイデ
ータ幅を、′コシトロールを司どるＣＰＵのビット幅と
あわせることが多い。例えば、１６ｂ口のｑＰＵならば
グラフィックデータバスもＣＰＵ側とあわせることが多
く、１６　ｂｉｔの並直変換レジスタを導入しディスプ
レイシステムを構築している。

１０２４Ｘ１０２４　ｄｃｘｔディスプレイシステムを
、この例にあわせて構成すると、ＤＲＡＭに要求される
ワード長は６４謂となり、現在容易に入手できる６４に
ピッ）　ＤＲＡＭなら１６テツプで済む。２５６薔ｘ１
　ｂｉｔ構成のＤＲＡＭは最早不要となるが、実装密度
を高める上で２５６　Ｋ　ｂｉｔ　ＤＲＡＭの存在は重
要である。このためチップ容量を２５６にビットとした
まま、構成のみをかえた６４１＠Ｘ４ｂｉｔ構成のもの
が望まれる。この構成のＤＲＡＭを用いれば４テツプで
済み、実装密度向上が期待できる。

また、このようなディスプレイシステムにおけるドツト
当りの走査速度は、ｌ　Ｏｎｓ前後となるため、１６　
ｂｉｔの並直変換レジスタを用いても、１６０ｎｓ　で
動作するＤＲＡＭが要求され、現在のＤＲＡＭ性能では
対処しきれないという問題点に遭遇する。

さらに、最近の高度なディスプレイシステムでは、クイ
ンドク、ス、クロールと呼ばれる高い表示機能が出現し
はじめている。この様、な機能実現のためには、表示空
間と１対１対応のメモリ空間の任意位置からのアクセス
が可能であることや、スクロール、特に横方向のスムー
ズスクロール（画素１ビット毎の順次移動）機能の実現
に必須なマスキング処理等の画像データの選択的書き込
みの機能が要求される。選択的書き込みの機能を×４構
成で実現するには、従来の書き退入／読み出し制御信号
の入力端子である宵を、ｂｉｔ数分用意すればよいが、
ビン数の増加を招き、実装効率を損ねてしまう。

いずれにしても、従来のＤＲＡＭでは、１ｂｉｔ構成あ
るいは４　ｂｉｔ　、　８　ｂｉｔ構成のＤＲＡＭでは
、これらの要求を十分満足できる仕様をもちあわせてい
ないという欠点があった。

〈発明の目的〉 本発明の目的は前述の欠点に鑑み、ディスプレイシステ
ム設計、構築にあたり、これまでの問題をすべて容易に
解決できる最適で安価なメモリを提供することにある。

〈発明の構成〉 ディスプレイシステムにおけるＣＰＵ及びＣＲＴＣ双方
からのアク“セスに対し、調停画題を解決する概念とし
て、先入れ先出しくＦＩＦＯ）に代表されるデュアルポ
ート機能がある。Ａ、Ｈの２つのポートからのアクセス
に対し、全く独立にアクセスが可能というもので、主と
してスタティック動作を主とするバイポーラメモリや、
ＭＯＳスタティックメモリ等で実現されたが、メモリ容
量がディスプレイシステムの要求する容量に応じきれる
ＤＲＡＭへの応用が待たれていた。

特願昭５８−４ｓｌｏ９２により、デュアルポート機能
を有するＤＲＡＭが提案された。これによれば、行アド
レス信号で選択される複数のワード線と列アドレス信号
で選択される複数のビット線との交点に、メモリセルが
マトリクス状に配置されるメモリセルアレイ部と、該メ
モリセルアレイ部に対して、ランダムに書き退入と読み
出しができるランダムアクセス部と、上記ビット線に対
応して設ゆられるレジスタならびに、該レジスタのアク
セス位置を指定するカウンタを含むシリアル部と、上記
ビット線のデータを該レジスタに転送するデータ転送部
と、上記列アドレス信号を上記カウンタに印加するスイ
ッチング手段とを有することを特徴とするデュアルポー
トメモリが実現された。

さらに、該メモリは前記メモリセルアレイ部から前記レ
ジスタにデータ転送を一行なった後のシリアル部の読み
出し開始番地を、前記列アドレス信号を入力としてラッ
チした後、前記シリアル部の制御信号と同期しながら、
前記ビット線から前記レジスタへの書き退入、ならびに
上記ラッチされた読み出し開始番地のアドレスデータの
前記カウンタへの転送を行ない、前記シリアル部からの
読出しを連続的に行なうことも特徴とした。

本発明は、 ｔｉｌｌ）ランジメタ１ビット型メモリセルのそれぞれ
が時分割入力により受けつげられた行アドレスで選択さ
れるワード線及び列アドレスで選択されるビット線とに
よってアクセスされるようマトリクス状に配置されたメ
モリセルアレイと、該メモリセルアレイに対してランダ
ムに書き込みと読み出しができるランダムアクセス部と
、前記ピッ４ト線に対応して設けられたレジスタ及び前
記レジスタのアクセス開始位置を指定するカウンタを含
むシリアル部と、ビット線データを該レジスタに転送す
るデータ転送部と、該ランダムアクセス部の列アドレス
部の列アドレス信号をシリアルカウンタに印加するスイ
ッチング手段とを有することを特徴とするメモリ集積回
路、ならびに （２）　　該ランダムアクセス部からレジスタにデータ
転送を行なった後のシリアル部の読み出し開始番地をラ
ンダムアクセス部の列アドレス入力として、内部にラッ
チした後、シリアル部制御信号と同期しながら、ビット
線からレジスタへの書き込み及びラッチされた読み出し
開始番地のアドレスデータのシリアルカウンタへの転送
を行ない、シリアル部からの読み出しを連続的に行なう
ことを特徴とする上記第（１）項記載のメモリ集積回路
、および （３）複数ビット構成のメモリにおいて、メモリサイク
ルの活性化を促がすクロックに同期して、書き込み選択
ビットデータ及び書きこみ／読み出し制御クロックの状
態を内部にラッチし、書き込み時には、該ラッチデータ
に基づき、複数ビットに対し、選択的書き込みを可能と
することを特徴とするへ上記第（１）項記載のメモリ集
積回路である。

〈実施例の説明〉 ６４ＫＩＩＩＸ４ｂｉｔ構成のランダムアクセスメモリ
の基本は、大抵１ｂｉｔであるため、ま伊、１　ｂｉｔ
構成を例にとり説明する。第１図に１　ｂｉｔ構成の基
本回路ブロックを、第２図に基本制御信号タイミングを
示す。ＲＡＭ部（１００）は通常のＲＡＭと全く同一で
ある。行アドレスバッファ（１０１）、行デコーダ（１
０２）により、メモリセルアレイ部（１０６）の任意の
ワード線（ＷＬ　）を行アドレスの入力信号（Ｘｎ　、
Ｘ、　、・・・Ｘｍ）に応じて選択する。所定のワード
線（ＷＬ　）の選択後、該選択ワード線と直交するとツ
）線（ＢＬ）との交点に配置されたメモリセル（１０９
）　が選択され、ビット線（ＢＬ）上にメモリセルの保
持データに応じた差電圧があられれる。

その後、適正時・刻に発生するよう・調整された内部制
御信号により、センス動作が開始し、微小差電圧の増幅
動作が起こる。十分な増幅が行なわれると、予め列アド
レス情報（’ｔｏ〜Ｙｎ）にもとづき作動した列′アド
レスバッファ（１０Ｂ）、列アドレスデ−タタ（１０４
）の出力を受けて、上記の選択ビット線（ＢＬ）とＩ１
０パスライン（１０５）とが結合される。

読み出しモードでは、読み出しデータはＩ１０パスライ
ン（１０５）を経て、出力バッファ（１０７）に伝達さ
れ、出力端子（ＯＵＴ）にデータが出力される。

書き込みモードでは、入力端子（ｉｎ）に印加された書
き込みデータが、入力バッファ（１０８）を介して、Ｉ
１０パスライン（１０５）へ伝達され、以降、所定の動
作が進行する。

シリアル部（ＺＯＯ）は、シリアルアクセス用のレジス
タ（２０１）、シリアルアドレス選択用のカウンタ（２
０４）、該カウンタ出力を受けてレジスタ（２０１）を
選択するシリアルデコーダ（２０８）　、　レジスタ（
２０１）の保持内容を伝達するリードパスライン（２０
９）、シリアル出力専用のバッファ（２０６）で構成さ
れる。なお１列アドレ”スバッファ（１０８）出方は、
カウンタ制御のためにスイッチングゲート（２０５）を
介してカウンタ（２０４）に接続される。

第２図を参照しつつ、シリアル部（２００）の動作を説
明する。

ＲＡＳ　、　ＣＡＳは公知のマルチアドレス型ＤＲＡＭ
の活性化用のクロックであり、肝は、ＲＡＭ部（１００
）からシリアル部（２００）へのデータの転送を促す制
御用のクロックである。クロック（ｉ）はシリアル部（
２００）の活性化用のクロックである。ＲＡＳ　、ＣＡ
Ｓのクロックがそれぞれ、適当な時間間隔をおいてハ（
（Ｈｉｇｈ）レベルからロウ（Ｌｏｗ）レベルへト遷移
し、ＲＡＭ部（１００）が活性化され、いわゆルＲＡＳ
／ＣＡＳ−？イクルが進行し、読み出し／書き込みサイ
クルが実施される。

一方、シリア／Ｉ／部（２ｏｏ）　テ）！　ＲＡＭ部（
１００）が通常サイクル時、クロック（ｉ）がＨｉｇｈ
であれば、外部シリアルクロック（ＳＣ）に同期し、レ
ジスタ（２０１）に蓄積されたデータが、次々と連続的
にシリアル出力バッファ（２０６）を介して出力される
（８０）。

ＲＡＭ部（１００）、からシリアルアクセスタ（２０１
）へのデータ転送は、ＲＡＳ／ＣＡＳのクロックによる
通常サイクルへの移行に先がけ、クロック（ＤＴ）を予
めＬＯＷレベルに設定しておくと（時刻Ａ）、データ転
送サイクルが開始される。クロック（ＲＡＢ）のＬＯＷ
レベルへの移行時に、クロック（ＤＴ）の［レベルを検
知すると、データ転送サイクルのスタートを促がす論理
が内部でとられる。ＲＡＳのクロックによる活性化後、
時間の経過とともに行アドレス（ｘ、１〜Ｘｍ）がラッ
チされ（時刻Ｂ）、行デコーダ（１０ｇ）が選択されて
通常サイクルが進行する。

引き続き−のクロックが函レベルに移行して、列アドレ
ス（Ｙ、ｘＹｎ）がラッチされ（時刻Ｃ）、読み出し動
作が進行していく。

データ転送サイクルであることは、既にＲＡＳのクロッ
クの印加時に内部論理回路により判定しているので、ラ
ッチされた列アドレス情報（ｙｅ〜Ｙｎ）は、シリアル
部（ｚｏｌｏ））内のレジスタ（２０１）の読人出し開
始番地設定用に用いるべく、スイッチングゲート（２０
５）を介して、シリアル部カウンタ（２０４）に外部シ
リアルクロック（ＳＣ）と同期をとりつつ供給される。

なお、この時のＣＡＳ、のクロックによる動作は、列ア
ドレスバッファ（１０ｇ）をとりこみ、シリアル部（２
１００）へのレジスタ読、み出し開始番地情報ヲ与える
のみでもよいため、それ以降の動作を止めることもでき
る。

データ転送サイクル時には、ワード線（ＷＬ、）の選択
、センス動作により、リフレッシュ動作と、シリアル部
（２００）のシリアル読み出しとの並行動作を損なわぬ
よう、次に示す工夫がなされる。

ＲＡＭ　ＩＩ　（１００）のセンスリフレッシュ動作が
完了する時刻（２）で、クロック（ＤＴ）をＨｉｇｈレ
ベルへ遷移させ、クロック（ＳＣ）の立ち下り時刻（樽
までの間に次の動作を行なう。

■　データ転送ゲート（１５０）をオンし、ビット線（
ＢＬ）のデ〒りをレジスタ（２０１）に書き込む。

■　スイッチングゲー）　（２０５）をオンし、列アド
レスバッファ（１０Ｂ）の出力データをカウンタ（２０
４）にセットする。

以上、２つの動作をシリアル制御クロック（ＳＣ）の立
ち上り時刻°までに完ｒさせるヒとにより、データ転送
サイクル直後の１ビット目の読み出しを、支障な〈実施
しすることが可能となり、シリアル出力データの連続性
を保つことができる。

データ転送サイクルを終了すると、ＲＡＭ部（１００）
は再び通常サイクルに移行でき、一方のシリアル部（２
００）はシリアルアクセスを、クロック（ＳＣ）が印加
される限り連続動作を実行する（ＳＯ）。

これまでの説明は基本的な１ビット構成のメモリに言及
したが、実用的には６４ＫＷｘ４ｂｉｔ構成のＤＲＡＭ
が最も適している。この４　ｂｉｔ構成の場合のブロッ
クダイヤグラムを概略的に第８図に示す。

これによれば、第４図の如く、従来ＤＲＡＭの形式を踏
襲するＩ１０コモン出力をもつＲＡＭ部（以下、Ａポー
トと称す。）と、シリアル出力部（以下、Ｂポートと称
す。）とから成るビン構成になる。

第８図を参照し、第１図の基本ブロック図を基に×４構
成とするためｑ工夫を中心に説明する。

入出力ビンが４ビットとなることから、まず、メモリセ
ルアレイ部内に４対のＩ１０バスが配置されデータ入出
力のバッファ（４０６）に接続される。合計２５６にビ
ットのメモリ容量をもつ４つのメモリセルアレイ（８０
６）は、まず２分割され、それぞれに前記のＩ１０バス
が２対ずつ配置される。デュアルポート構成をとるため
に、必須の４つの２５６ビットのデータレジスタ（４０
１）は、２組のメモリセルアレイ（８０６）の両端に配
置され、シリアルデコーダ（４０Ｂ）の出力を受けて、
選択されたレジスタデータが、同時４　ｂｉｔ分、シリ
アルデータ出力のバッファ（４０σ）へと転送される。

以上が、×４構成とするための工夫であり、ＲＡＭ部に
ついては公知の技術であるため、説明は省略する。

この６４１１Ｘ４ｂｉｔ構成のデュアルポートＤＲＡＭ
は、一般的となった２４ビンデユアルインラインパツケ
ージに収容可能である必要最小限のビン構成となるため
余計なビンはない（第４図）。ビン配置についても、　
ＲＡＭ部（Ａボート）とシリアル出力部（Ｂ’ボート）
とを明確に分離できるような配慮がなされでいる。

さらに他の例について説明する。ＣＡＤ／ＣＡＭと呼ば
れる高度なディスプレイシステムにおいては、スムーズ
スクロール、マルチウィンドウ等の機能が備えられてい
る。これまでのＤＲＡＭを利用して、この機能を実現す
る場合、ＤＲＡＭの入出力がチップ毎に分離しているの
で、書き込み／読み出しの制御を独立したグラフィック
データバスのピット数分のクロック（ＷＥ）を選択的に
制御することにより、効率的に実施可能であるが、前述
のデュアルポー）　ＲＡＭの場合、４　ｂｉｔ同時書き
込み／読み出ししかできないので、この様な応用には難
がある。

この問題解決のため、書き込みピットを選択可能とする
機能が要求される。簡単な方法としては、従来のクロッ
ク（ＷＥ　）に代え、４　ｂｉｔを独立に制御可能とす
るため、クロック（ＷＥｏ〜、）を用意すればよいが、
ビン数の増加ともなり、実装密度の低下をきたす。そこ
でビン数を増加することなく、ビンの機能を増やす手法
として、公９Ｂ外マルチプレックス化を導入したデュア
ルポー）　ＲＡＭの実現が期待される。

第５図は、そのマルチプレックス化された書き込み制御
クロックによる動作モードを示すタイミング図である。

これを参照し、動作を説明する。

クロック（ＤＴ７０１：）は、データ転送サイクル及び
ＲＡＭ部の入出力ビン制御用である。クロック（ＷＢ／
ｖＥ）　は、新たに追加された機能で、ＲＡＭ部への選
択的書き込みを制御する。ＲＡＭ部においてクロック（
ＲＡＳ）が印加され、メモリサイクルが進行する。クロ
ック（ＲＡＳ）のＨｉｇｈレベルからＬＯＷレベルへの
遷移時に、クロック（ＤＴｌｏＥ）がＬＯＷであれば、
データ転送サイクルが進行する。第５図の如く、Ｈｉｇ
ｈレベルであれば、通常サイクルに移行するが、同時に
クロック（ＷＢ／ＷＥ　）のレベルを検知し、書き込み
動作モードを選択する。すなわち、クロック（ＲＡＳ）
のＨｉｇｈレベルからＬＯＷレベルへの遷移時に、クロ
ック（ＷＢ／ＡＩＥ）がＨｉｇｈレベルであれば（ａ）
、４　ｂｉｔ同時に書き込みモードとなり、前述の実施
例と、同一となる。クロ、ツク（ＷＢ／％ＶＥ　）がＬ
Ｃ％％’レベルであれば（ｂ）、選択書き込みモードと
なり、同時にＲＡＭ部の入出力データビン（Ｗｉ／Ｉｏ
ｉ）に印加された書き込み選択データに基づき、書き退
入可能となる〔第６図参照〕。

以上の様ム、従来にない全く新しいデュアルポー　トＤ
ＲＡＭは、第６図に示す様なピン配置がとれ、前述の例
と同一ビン数で済むため、実装密度低下をきたさない。

〈応用例〉 第７図は、以上説明した実施例を、グラフィックディス
プレイシステムに応用した場合のブロック図であり、第
８図は、この応用例に基づく、その動作時のシステムタ
イミング図である。

１０２４ｘ１０２４　ｄｏｔのグラフィックディスプレ
イシステムを構築する場合、本ＤＲＡＭならば４テツプ
（＃Ｏ−＃８）で済む。×４構成であるため、計１６ｂ
ｉｔのデータバスが構成できる。（ＤＴｌｏＥ）を含む
Ａポートのデータ、コントロールラインが、図示省略の
ＣＰＵ側に接続される。一方、Ｂボート側では、シリア
ルアクセスが極めて速くなるよう設定することも、回路
設計上可能となるため、外付はノ並直変換レジスタ数の
低減が可能となる。Ｂポート側のみをインターリーブし
、クロック（ＳＯＥ）を時分割入力することで、容易に
実現可能である。

第８図を用いて説明する。図はグラフィックディスプレ
イシステムにおけるあるｌ水平表示期間中のタイミング
を示すものである。クロック（ＤＥ）はブランキング信
号、（ＳＨＬ）は並直変換レジスタのロードクロック、
（ｃｐｃ）はデータ転送サイクル規定用のクロックであ
る。

クロック（ＤＥ）の立ち下がりを基準として、システム
がスタートする。データ転送サイクルをスタートと同時
に設定する。クロック（ｃｐｃ）がＬＯＷレベルの期間
中、データ転送サイクルとするため、クロック（ＣＰＣ
）に基づき、第５図のクロック（ＤＴ／ＤＥ）が生成さ
れる。該クロックの発生後、適当な遅延をとって、ＲＡ
Ｇ／ＣＡＢのクロックが次々に発生し、データ転送サイ
クルが進行する。この間、ＣＲＴＣ側からの表示アドレ
ス（Ａｄｄ）がＶＲＡＭへ供給され、レジスタ内の読人
出しスタートアドレスとしてセットさ、れる。クロック
（ｃｐｃ）はデータ転送サイクルを規定するよう、ＣＲ
ＴＣとＣＰＵ間を調停する外部回路から生成される。

クロック（ｃｐｃ　）が立ち上ると、データ転送サイク
ルは終結し、ＶＲＡＭは、Ａ　、　Ｂポート、が完全に
独立した形で、動作が行なわれる。Ａポート側では、Ｃ
ＰＵ側のアクセスが全くフリーに行なわれ、ＶＲＡＭへ
のデータ書き退入が実行可能となる。一方のＢポート側
では、スタートアドレスの設定されたレジスタのシリア
ル読み出しが可能となる。

インターリーブ接続されるため、まずクロック（８０＆
１）が印加され、４テツプの内の第１番目のチップから
４　ｂｉｔが読みだされ、クロック（８０Ｅｏ）の立ち
上りの直前に加わる外付はレジスタのロードクロック（
ｓｍ、）によって、レジスタへとロードされる。

その後は、クロック（８ＨＬ）の１周期間中４サイクル
分が挿入されるよう設定されたドツトクロッ　　　゛り
（図示せず）Ｋ同期して、１ピツト毎にシフトアクトさ
れる。

クロック（ＳＯＦ＃ｌ）ノ次には（ＳＯＥυが第２．　
）ＶＲＡＭへ印加され、Ｂポートが活性化されて、以上
と同様な動作を繰り返す。よく知られたインターリーブ
方式による駆動方法である。以上のような応用例に示す
ごとく、本発明の実施例の導入の効果は著しく、次の様
な改善点があげられる。

〈発明の効果〉 ■　ＣＰＵ効率がはぼ１００　％となる。

前述のごとく、これまでのＣＰＵとＣＲＴＣの交互アク
セス方法による５０チ時よりも約２倍のＣＰＵ効率が得
られる。

■　ＣＰＵとＣＲＴＣ側のクロック周波数を独自に選定
できる。これまでの従来、ＤＲＡＭによるシステムでは
ドツトクロックをまず第１優先として定葡、これを適宜
分周して、ＣＰＵの動作クロックを定めるため、ＣＰＵ
を動作能力限界で使わないケースが多かった。本発明の
実施例の応用では′　　独立して選べるので、ＣＰＵ動
作最高速度で作動可能であるため、この点での効率向上
も著し０■　部品点数の削減 システム構築上、部品点数の、減少はコストパフォーマ
ンスを高める。実装密度の向上、消費電力の減少等がシ
ステム信頼性の向上に寄与する等２次的効果も大きい。

以上説明したように、本発明の実施例の応用はこれまで
のグラフィックディスプレイシステムの機能向上に大き
な効果をもたらすことは明白である。さらに本ＤＲＡＭ
を専用のディスプレイコントローラと組み合わせること
により、その効率は数１０倍となるなど、その改善効果
は著しい。

【図面の簡単な説明】

第１図はデュアルポー）　ＤＲＡＭの基本ブロック図、
第２図はデュアルボー）　ＤＲＡＭの基本動作タイミン
グ図、第８図は本発明の一実施例を示す概略的なブロッ
ク図、第４図は該実施例のピン接続図、第５図は本発明
の他の実施例のタイミング図。 第６図は第５図に示す実施例のピン接続図、第７図は該
実施例の一応用例、第８図は該応用例のタイミングチャ
ートを示す。 １０９：メモリセル、１０６：メモリセルアレイ部。 １５０：データ転送ゲート・・・データ転送部。 ２０５ニスイツチングゲート・・・スイッチング手段。

Claims (1)

【特許請求の範囲】
1. 　行アドレス信号で選択される複数のワード線と列アド
   レス信号で選択される複数のビット線との交点に、１ビ
   ットのメモリセルがマトリクス状に配置されるメモリセ
   ルアレイ部と、該メモリセルアレイ部に対して、ランダ
   ムに書き込みと読み出しができるランダムアクセス部と
   、上記ビット線に対応して設けられるレジスタならびに
   、該レジスタのアクセス位置を指定するカウンタを含む
   シリアル部と、上記ビット線のデータを該レジスタに転
   送するデータ転送部と、上記列アドレス信号を上記カウ
   ンタに印加するスイッチング手段とを有して、かつ複数
   ビットの構成であるメモリ装置であつて、該メモリ装置
   のメモリサイクルの活性化を促がすクロックに同期して
   、書き込み選択ビットのデータならびに書きこみ制御ク
   ロックの状態をラッチし、書き込み時には、該ラッチさ
   れたデータに基づき、上記の複数ビットに対して選択的
   に書き込みできるようにしたことを特徴とするメモリ装
   置。