JPH06131154A

JPH06131154A - シーケンシャル・メモリ及び該シーケンシャル・メモリとデータを入出力する方法

Info

Publication number: JPH06131154A
Application number: JP3333695A
Authority: JP
Inventors: Morris D Ward; ディー．ウオードモリス; L Williams Kenneth; エル．ウイリアムズケネス
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1990-12-17
Filing date: 1991-12-17
Publication date: 1994-05-13
Also published as: EP0495217A2; KR920013452A; TW198116B; EP0495217A3; DE69126514D1; US5594700A; EP0495217B1; DE69126514T2; KR100275182B1

Abstract

(57)【要約】【目的】シーケンシャル・メモリ（１０）が関連の複
数の出力バッファ（２２ａ，２２ｂ）によりインタリー
ブされたメモリを用いて高いデータ速度を達成する。【構成】データ・アクセス制御回路（１８）及びバン
ク選択回路（２０）がメモリ・バンク（１２ａ，１２
ｂ）を書き込み、かつ読み出す順序を制御する。複数の
出力バッファ制御回路（２２ａ，２２ｂ）は、シーケン
シャル・メモリ（１０）にデータ・ワードを書き込んだ
直後に、このデータ・ワードを読み出せるようにする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、概して電子回路及びそ
の動作方法に関し、特にシーケンシャル・メモリ及び該
シーケンシャル・メモリとデータを入出力する方法に関
する。

【０００２】

【従来の技術】ＦＩＦＯ及びＬＩＦＯのようなシーケン
シャル・メモリは、２つの回路間のバッファとしてしば
しば用いられる。それらのメモリは、データを入力した
順序に対応する所定のシーケンスによりこのデータを出
力するので、“シーケンシャル”と呼ばれる。シーケン
シャル・メモリは、異なる入出力速度で動作している装
置が互いに通信可能にする。初期のシーケンシャル・メ
モリは、所望の速度で入力データ・ユニットを直列的に
記憶し、記憶したデータを異なる速度で読み出すシフト
・レジスタから構成されていた。一般的に、シーケンシ
ャル・メモリをシフト・レジスタにより実現したもの
は、限定されたメモリのものであって、許容できない遅
延時間があるので、多くの動作に適していない。最近、
ポインタを用いてファースト・イン、ファースト・アウ
ト、又はラスト・イン、ラスト・アウト・シーケンスを
実現するランダム・アクセス・メモリが開発された。

【０００３】ＣＭＯＳＳＲＡＭの実施は広く採用され
ているが、一個のシーケンシャル・メモリが動作可能な
データ速度を増加させることは望ましいことである。Ｃ
ＭＯＳＳＲＡＭにおいて、メモリの書き込みには、３
つの特徴的な動作が含まれている。第１は、書き込みの
ビットラインが電圧レールのうちの一つ（通常はＶｃ
ｃ）に予備充電され、その後に予備充電がディセーブル
される。２つのビットライン（Ｃ及び反転Ｄ）はメモリ
に書き込むべき値に従って、Ｖｃｃ及び接地に、又はそ
の逆に接続される。最後に、書き込まれるべきセルのワ
ードライン及び行選択がパルス駆動されて選択されたセ
ルに対する書き込み動作が完了する。

【０００４】重要なことは、全ての書き込みビットライ
ンが書き込みの間で予備充電されることである。従っ
て、ビットラインを予備充電することは、電力を消費す
る動作となる。更に、書き込み中のセルと共に、共通の
ワードラインを有するあらゆるセルが選択されることで
ある。これらセルに記憶されるデータは、重ね書きされ
ることはないが、そのビットラインは行選択により選択
されないので、依然として電源電圧になっている。ビッ
トラインを予備充電すると、パルス駆動されている多数
のセルのために、大電流状態が形成される。メモリから
読み出すための動作は、メモリに書き込む動作とよく類
似しており、従ってＣＭＯＳＲＡＭセルの性質のため
に同じような電力損失を示す。

【０００５】電力消費の問題を減少させるために、設計
者は、通常、ブロック選択構造に依存してビットライン
長を減少させ（典型的にはアクセス時間を改善する）、
かつワードライン長を減少させる。従って、ＳＲＡＭは
２又はそれ以上の別個のアレーに分割される。即ち、第
１のアレーがフルとなると、書き込みが第２のアレーか
ら開始され、以下同様となる。当然、ブロック数とブロ
ックを一緒に結合するために必要な多重化レベルとの間
には、妥協点が存在する。

【０００６】それにもかかわらず、メモリ・セルの読み
出し又は書き込みに必要な３つの動作のために、シーケ
ンシャル・メモリのデータ速度が制限される。書き込み
動作は書き込みを実行するために、及び書き込みから復
帰するために（即ち、書き込みビットラインを電源電圧
のうちの一つに予備充電して次の書き込みに備えるため
に）は、典型的に約１０ナノ秒を必要とする。従って、
シーケンシャル・メモリの速度の改善は、ＣＭＯＳＳ
ＲＡＭアレーの速度に行った改善に多かれ少なかれ関連
される。

【０００７】

【発明が解決しようとする課題】従って、利用可能な技
術を用いて高いデータ速度を有するシーケンシャル・メ
モリを得る必要がある。

【０００８】

【課題を解決するための手段】本発明によれば、従来の
シーケンシャル・メモリに関連した欠点及び問題点をほ
ぼ除去又は回避するシーケンシャル・メモリ装置及びこ
の装置とデータを入出力する方法が提供される。本発明
のシーケンシャル・メモリは、それぞれデータ・ユニッ
トを格納するように動作可能な複数のメモリを備えてい
る。入力されるワードを連続的なメモリに書き込むため
の書き込み制御回路が備えられる。所定のシーケンスに
より連続メモリからデータ・ユニットを読み出すための
読み出し制御回路が備えられている。そのメモリにおけ
る次の読み出し動作により入力データ・ユニットのアク
セスが可能ならば、それぞれのメモリに関連した複数の
高速ラッチがそのメモリに記憶されるべき入力データ・
ユニットをラッチする。

【０００９】

【作用】本発明は従来の技術に対していくつかの利点を
備えている。読み出し動作及び書き込み動作の実効転送
速度は、連続的なメモリのインタリーブ構造のために、
大幅に増加している。更に、それぞれのメモリから読み
出される次のデータ・ユニットが関連するラッチに格納
されるので、連続的なメモリがこのデータ・ユニットを
受け取ると直ちに、データ・ユニットの読み出しが可能
となる。

【００１０】本発明及びその利点を更によく理解するた
めに、ここで、添付する図面に関連させて以下の説明の
ために参照する。

【００１１】

【実施例】本発明の好ましい実施例及びその効果は図面
の図１〜図３を参照することにより最もよく理解される
ものであり、種々の図面の同一部分及び対応する部分に
は同一番号が用いられている。

【００１２】図１は連続メモリの好ましい実施例のブロ
ック図を示す。シーケンシャル・メモリ１０はメモリ・
バンク１２を備えており、個別的にメモリ・バンク１２
ａ，１２ｂとして表わされている。各メモリ・バンク１
２はＮメモリ・セルを備えている。各メモリ・セルは、
データ・ユニットを格納するように動作可能である。こ
の実施例において、各メモリ・セルは１ビット用のメモ
リを備えているものと仮定するが、当該技術分野に習熟
する者に知られているように、多数ビットのデータ・ユ
ニットを備えることもできる。各メモリ・バンク１２
は、個別的に読み出しポインタ回路１４ａ，１４ｂとし
て示す読み出しポインタ回路１４と、個別的に書き込み
ポインタ回路１６ａ，１６ｂとして示す書き込みポイタ
ン回路１６とに関連されている。読み出しポインタ回路
１４は関連するメモリから読み出すべき次のメモリ・セ
ルを指示するポインタを保持しており、また書き込みポ
インタ回路１６は入力データを格納するために利用可能
な次のセルを指示するポインタを保持している。更に、
読み出しポインタ回路１４ａ，１４ｂ、書き込みポイン
タ回路１６ａ及び１６ｂは、メモリ・バンク１２内の適
当なアドレスに対してデータ・イン（ＤＩＮ）上に存在
する値の読み出すための信号、書き込むための信号、及
び出力すべき次のワードを読み出すための信号を発生す
る回路を備えている。

【００１３】データ・アクセス制御回路１８（１８ａ，
１８ｂとして個別的に参照される）は、シーケンシャル
・メモリ１０に入力される制御信号に応答する制御信
号、更に内部的に発生した制御信号に応答する制御信号
を発生する。各データ・アクセス制御回路１８はシーケ
ンシャル・メモリ１０に対する読み出しクロック信号、
書き込みクロック信号、及びリセット信号を入力してい
る。データ・アクセス制御回路１８ａは以下で説明する
バンク選択回路２０からＲＥＮ１信号及びＷＥＮ１信号
を入力している。データ・アクセス制御回路１８ｂはバ
ンク選択回路２０からＲＥＮ２信号及びＷＥＮ２信号を
入力している。フラグ発生回路（図示なし）はデータ・
アクセス制御回路１８ａに対してＥＰＴＹ１信号、ＦＵ
ＬＬ１信号及びＮＥＰ１１信号、またデータ・アクセス
制御回路１８ｂに対してＥＰＴＹ２信号、ＦＵＬＬ２信
号及びＮＥＰ１２信号を発生する。ＥＰＴＹ１信号は、
メモリ・バンク１２ａが空であることを表わし、ＦＵＬ
Ｌ１信号はメモリ・バンク１２ａがフルであることを表
わしている。ＮＥＰ１１信号（空き＋１ではない）は、
読み出しが可能な少なくとも２つの位置を有する。ＥＰ
ＴＹ２信号、ＦＵＬＬ２信号及びＮＥＰ１２信号は、メ
モリ・バンク１２ｂについて同様の状態を表わしてい
る。

【００１４】データ・アクセス制御回路１８ａは読み出
しパルス信号ＲＰ１及び書き込みパルス信号ＷＰ１を発
生する。書き込みパルス信号ＷＰ１は書き込みポインタ
回路１６ａに入力され、読み出しパルス信号ＲＰ１はフ
ラグ発生回路に入力される。書き込みパルス信号ＷＰ１
及び読み出しパルス信号ＲＰ１は、それぞれ書き込み及
び読み出しに応答して発生するパルスである。更に、デ
ータ・アクセス制御回路１８ａは、読み出しポインタ回
路１４ａに対して読み出しクロック信号（ＲＣＫ１）、
読み出しポインタ回路１４ａに対してＲＢ１信号、かつ
出力バッファ制御回路２２ａに対してＦＡＬＬ１信号及
びＰ１信号を発生する。同様に、データ・アクセス制御
回路１８ｂは、書き込みポインタ回路１６ｂに対してＷ
Ｐ２信号、フラグ発生回路に対してＲＰ２信号、読み出
しポインタ回路１４ｂに対してＲＣＫ２信号、読み出し
ポインタ回路１４ｂに対してＲＢ２信号、出力バッファ
制御回路２２ｂに対してＦＡＬＬ２及びＰ２信号を発生
する。ＤＩＮはメモリ・バンク１２ａ，１２ｂ、出力バ
ッファ制御回路２２ａ、及び２２ｂに対する入力であ
る。データ出力信号（ＤＯＵＴ１）はメモリ・バンク１
２ａから出力され、かつ出力バッファ制御回路２２ａに
入力される。

【００１５】ＲＣＫ１信号は読み出し信号に応答して発
生するパルスであり、かつ読み出しポインタ回路１４ａ
に記憶されたポインタを増加させるために用いられる。
ＲＢ１信号は、メモリ・バンク１２ａから出力バッファ
制御回路２２ａにデータを読みだすときにのみ、読み出
しクロック信号に応答して発生するパルスである。この
ような本発明の特徴は、以下で更に詳細に説明される。
ＦＡＬＬ信号は、「フォール・スルー」をエネーブルす
るために、即ち出力バッファ制御回路２２ａにおいてＤ
ＩＮ上の値をラッチするために発生するパルスである。
更に、このような本発明の特徴は、以下で更に詳細に説
明される。Ｐ１信号はＲＢ１信号を遅延したものであ
り、データがメモリ・バンク１２ａから出力バッファ制
御回路２２ａに読み出されるときに、フォール・スルー
を防止するために用いられる。ＷＰ２、ＲＰ２、ＲＣＫ
２、ＲＢ２、ＦＡＬＬ２及びＰ２信号は、メモリ・バン
ク１２ｂ及び出力バッファ制御回路２２ｂに関して同一
機能を有する。データ・アクセス制御装置は、ここで、
引用により関連され、「データ・アクセス制御装置及び
方法（ＤａｔａＡｃｃｅｓｓＣｏｎｔｒｏｌｌｅｒ
ａｎｄＭｅｔｈｏｄ）」と題し、１９８９年１１月
２８日に出願されたタイ（Ｔａｉ）ほかに対する米国特
許出願第４４，１００号に関連して更に詳細に説明され
る。

【００１６】バンク選択回路２０はデータ・アクセス制
御回路１８ａ，１８ｂからＷＰ１、ＷＰ２、ＲＰ１及び
ＲＰ２信号を入力している。バンク選択回路２０はＷＥ
Ｎ１、ＷＥＮ２、ＲＥＮ１及びＲＥＮ２信号を出力して
いる。これらの信号はデータ・アクセス制御回路１８
ａ、１８ｂ及び出力制御回路２４に供給される。

【００１７】出力バッファ制御回路２２ａはＮＡＮＤゲ
ート２６を備えており、ＮＡＮＤゲート２６はＦＡＬＬ
１信号及びＰ１信号を入力している。ＮＡＮＤゲート２
６の出力はインバータ２８の入力及びトランスミション
・ゲート３０の反転制御入力に接続されている。インバ
ータ２８の出力はトランスミション・ゲート３０の非反
転制御入力に接続されている。ＤＩＮ信号はトランスミ
ション・ゲート３０の入力に供給されている。インバー
タ３４及び３６を備えているラッチ３２は、トランスミ
ション・ゲート３０の出力に接続されている。第２のト
ランスミション・ゲート３８はその反転制御入力がパル
ス発生器４０の出力に接続されており、パルス発生器４
０は制御信号ＲＢ１を入力し、これに応答してＤＯＵＴ
１信号をラッチ３２にラッチさせるパルスを発生してい
る。更に、パルス発生器４０の出力はインバータ４２に
も接続されており、インバータ４２はその出力をトラン
スミション・ゲート３８の非反転制御入力に接続されて
いる。ＤＯＵＴ１信号はトランスミション・ゲート３８
の入力に接続されている。トランスミション・ゲート３
８の出力はラッチ３２に接続されている。ラッチ３２の
出力は出力制御回路２４に接続されている。同様に、Ｆ
ＡＬＬ１信号及びＰ２信号はＮＡＮＤゲート４４の入力
に接続されている。ＮＡＮＤゲート４４の出力はインバ
ータ４６の入力及びトランスミション・ゲート４８の反
転制御入力に接続されている。インバータ４６の出力は
トランスミション・ゲート４８の非反転制御入力に接続
されている。ＤＩＮはトランスミション・ゲート４８の
入力に接続されており、トランスミション・ゲート４８
の出力はインバータ５２及び５４からなるラッチ５０に
接続されている。ラッチ５０に対する入力は、出力トラ
ンスミション・ゲート５６に接続されており、出力トラ
ンスミション・ゲート５６はインバータ５８の出力に接
続された非反転制御入力、及びパルス発生器６０の出力
に接続された反転入力を有する。ＤＯＵＴ２信号は出力
トランスミション・ゲート５６の入力に接続されてい
る。パルス発生器６０はＲＢ２信号を入力し、かつイン
バータ５８の入力に出力している。ラッチ５０の出力は
出力制御回路２４に接続されている。出力制御回路２４
は２つのＡＮＤゲート６２及び６４を備えており、それ
らの出力はＯＲゲート６６に接続されている。ＡＮＤゲ
ート６２はＲＥＮ１信号及びラッチ３２の出力をその入
力に接続しており、またアンド・ゲート６４はその入力
にＲＥＮ２信号及びラッチ５０の出力を接続している。
ＯＲゲート６６の出力はメモリ１０の出力（ＱＯＵＴ）
をなす。

【００１８】バンク選択回路２０はＮＡＮＤゲート６
８，７０，７２及び７４を備えている。ＮＡＮＤゲート
６８はＷＰ１信号及びＮＡＮＤゲート７０の出力を入力
している。ＮＡＮＤゲート７０は、ＮＡＮＤゲート６８
の出力、ＷＰ２信号、リセット信号を入力している。Ｎ
ＡＮＤゲート７２はＰＲ１信号及びＮＡＮＤゲート７４
の出力を入力している。ＮＡＮＤゲート７４は、ＲＰ２
信号、ＮＡＮＤゲート７２の出力、リセット信号を入力
している。ＮＡＮＤゲート６８の出力はＷＥＮ２信号を
発生し、ＮＡＮＤゲート７０の出力はＷＥＮ１信号を発
生し、ＮＡＮＤゲート７２の出力はＲＥＮ２信号を発生
し、ＮＡＮＤゲート７４の出力はＲＥＮ１信号を発生す
る。

【００１９】多くの応用において、書き込み信号及び読
み出し信号は同期している。書き込み信号の活性なエッ
ジにおいて（説明のために、書き込み信号の立ち上がり
端は活性なエッジであると仮定することにする。）、Ｄ
ＩＮ信号により表わされた値は、メモリ・バンク１２が
フルでない限り、次に利用可能なメモリ位置に書き込ま
れる。読み出し信号の活性なエッジ（これも立ち上がり
であると仮定する。）において、読み出されるべき次の
位置は、ＤＯＵＴ１信号及びＤＯＵＴ２信号に基づき適
当なメモリ・バンク１２ａ又は１２ｂから出力される。

【００２０】ＥＰＴＹ１信号、ＦＵＬＬ１信号、ＥＰＴ
Ｙ２信号及びＦＵＬＬ２信号はフラグ発生回路により発
生され、それぞれのメモリ・バンク１２ａ，１２ｂの空
き又はフルを表わしている。フラグ発生回路は、「プロ
グラマブル・ステータス・フラグ発生器ＦＩＦＯ（Ｐｒ
ｏｇｒａｍｍａｂｌｅＳｔａｔｕｓＦｌａｇＧｅ
ｎｅｒａｔｏｒＦＩＦＯ））」と題し、１９８９年８
月１４日に出願され、ウイリアム（Ｋ．Ｌ．Ｗｉｌｌａ
ｍｓ）他に対する米国特許出願第３９３，４４０号（代
理人文書番号第ＴＩ−１４０７５号）に関連して説明さ
れており、ここでは引用により関連される。リセット信
号が論理ローのときは、データ・アクセス制御回路１８
が初期化され、バンク選択回路２０が初期状態にセット
されると共に、ＷＥＮ１信号及びＲＥＮ１信号がハイで
あり、かつＷＥＮ２信号及びＲＥＮ２信号がローであ
る。

【００２１】ＷＥＮ１信号及びＷＥＮ２信号は、どのメ
モリが活性であるのか（即ち、どのメモリが次の入力デ
ータ・ユニットを記憶することになるのか）を表わす。
ＷＥＮ１信号がハイのときは、メモリ・バンク１２ａが
活性となり、またＷＥＮ２信号がハイのときは、メモリ
・バンク１２ｂが活性となる。ＮＡＮＤゲート６８及び
７０はＳＲ（セット−リセット）フリップ・フロップを
形成している。ＷＥＮ１信号がハイ、かつＷＥＮ２信号
がローのときは、ＮＡＮＤゲート６８及び７０の出力
は、ＷＰ１信号がローにパルス駆動されるまで、この状
態を保持する。同様に、ＷＥＮ２信号が論理ハイ、かつ
ＷＥＮ１信号が論理ローときに、ＮＡＮＤゲート６８及
び７０の出力は、ＷＰ２信号がローにパルス駆動される
まで、変化しないままである。従って、メモリ・バンク
１２ａに対する書き込みの後、ＷＰ１信号はデータ・ア
クセス制御回路１８ａによりローにパルス駆動され、従
ってＷＥＮ２信号をハイにし、かつＷＥＮ１信号をロー
にする。メモリ・バンク１２ｂに対する書き込みの後、
データ・アクセス制御回路１８はＷＰ２信号をローにパ
ルス駆動させ、従ってＷＥＮ１信号をハイにし、かつＷ
ＥＮ２信号をローにする。ＮＡＮＤゲート７２及び７４
の動作はＮＡＮＤゲート６８及び７０の動作と同一であ
る。メモリ・バンク１２ａからの読み出しの後、ＲＰ１
信号はローにパルス駆動され、またメモリ・バンク１２
ｂからの読み出しの後、ＲＰ２はローにパルス駆動され
る。

【００２２】シーケンシャル・メモリ１０の動作は、こ
れに対する書き込み動作用のクロック信号を示している
図２に関連して、最もよく説明される。書き込み信号の
各活性なエッジ７６において、ＤＩＮ信号の値がＷＥＮ
１信号及びＷＥＮ２信号により表わされたメモリに書き
込まれることになる。従って、ｔ₁のときに、書き込み
信号はハイに遷移し、ＷＰ１信号をローに遷移させる。
ＷＥＮ１信号はｔ₁でハイであるので、ＤＩＮ信号のデ
ータ値がメモリ・バンク１２ａに書き込まれる。ＷＰ１
信号がローにパルス駆動された後に、ＷＥＮ１信号はロ
ーに遷移し、かつＷＥＮ２信号はハイに遷移して次の書
き込みの準備をする。シーケンシャル・メモリ１０は、
メモリ・バンク１２ａが時刻ｔ₃まで他の書き込み動作
の準備をしていなくとも、時刻ｔ₂で更に多くのデータ
を受け取るように動作することができる。この時刻ｔ₂
で、書き込み信号がハイに遷移すると、ＷＰ２信号をロ
ーにパルス駆動する。従って、時刻ｔ₂でＤＩＮにおけ
るデータ値がメモリ・バンク１２ｂに書き込まれる。Ｗ
Ｐ２信号がローにパルス駆動されると、ＷＥＮ１信号が
ハイに遷移し、かつＷＥＮ２信号がローに遷移して次の
メモリ・バンク１２ａに対する書き込みの準備をする。

【００２３】説明から理解されるように、シーケンシャ
ル・メモリ１０は、非インタリーブのメモリ構造で可能
とする速度の２倍の速度でデータ・ユニットを格納する
ことができる。データ速度は付加的なメモリ・バンクを
インタリーブすることにより、更に増加することも可能
される。例えば、４つのメモリ・バンク１２が利用可能
ならば、単独のメモリ・バンクがデータ・ユニットを格
納し、かつ読み出すために必要とする時間内に４つの書
き込み動作を実行することができる。

【００２４】前述の書き込み動作と同様に、書き込み動
作は、非インタリーブのメモリのデータ速度の２倍のデ
ータ速度で第１図のシーケンシャル・メモリ１０による
実行可能である。データ転送速度は、付加的なメモリ・
バンク１２により、更に増加することもできる。データ
出力速度の増加に適応するために、出力バッファ制御回
路２２ａ，２２ｂ及び出力制御回路２４からなる入出力
回路が設けられている。

【００２５】図１、図３ａ及び図３ｂを参照すると、出
力バッファ制御回路２２ａ，２２ｂ及び出力制御回路２
４の動作が説明されている。図３ａ、図３ｂは、データ
を出力バッファ制御回路２２にロードして出力制御回路
２４を介して出力する方法を概略的に示されている。メ
モリ・バンク１２ａ，１２ｂが空きのときは、これらの
メモリに転送された新しいデータが、メモリ・バンク１
２ａ又は１２ｂと、関連した出力バッファ制御回路２２
ａ（Ｐ１信号及びＦＡＬＬ１信号に応答して）又は２２
ｂ（Ｐ２信号及びＦＵＬＬ２信号に応答して）とに格納
される。従って、最初はメモリ・バンク１２ａ，１２ｂ
が空きであると仮定すると、最初の入力データ・ユニッ
トはメモリ・バンク１２ａ及び出力バッファ制御回路２
２ａの両方に書き込まれ、また第２のデータ・ユニット
はメモリ・バンク１２ｂ及び出力バッファ制御回路２２
ｂの両方に書き込まれることになる。

【００２６】出力バッファ制御回路２２は非常に高速度
なので、データが関連したメモリ・バンク１２に格納さ
れるかなり前に、データがラッチされることになる。読
み出し動作の前に、第３のデータ・ユニットがシーケン
シャル・メモリ１０に書き込まれれば、第３のデータ・
ユニットがメモリ・バンク１２ａに書き込まれることに
なる（シーケンシャル・メモリ１０がＦＩＦＯであると
仮定する）。出力回路は、ＲＥＮ１信号及びＲＥＮ２信
号に応答して出力バッファ制御回路２２ａ，２２ｂのう
ちから選択したものより読み出す。

【００２７】図３ｂに示すように、読み出し動作の後に
３つの書き込み動作が発生すると、出力バッファ制御回
路２２ａから出力バッファ制御回路２２ｂに切り換わる
と同時に、第３のデータ・ユニットがＤＯＵＴ１信号を
介してメモリ・バンク１２ａから読み出され、出力バッ
ファ制御回路２２ａに格納され（ＲＢ１信号に応答し
て）、次の読み出しの準備をする。従って、次の読み出
しのために、出力バッファ制御回路２２ａが出力バッフ
ァ制御回路２２ｂへ切り換われば、これに適正なデータ
・ユニットが格納される。

【００２８】高速の出力バッファ制御回路２２ａ，２２
ｂの効果は、実施例からよく理解される。最初に出力バ
ッファ制御回路２２ａ，２２ｂが空きであると仮定する
と、第１のワードはメモリ・バンク１２ａに格納され、
第２のワードはメモリ・バンク１２ｂに格納される。読
み出し動作及び書き込み動作が本質的に同一速度で実行
されるものとすると、第１のワードについての読み出し
が第２のワードの書き込みの前に発生することになる。
しかし、メモリ・バンク１２ａ上の書き込み動作が完全
に実行されるまでは、第１のワードはメモリ・バンク１
２ａから読み出されない。これは、図２で説明したよう
に、第２の書き込み動作の後、しばらくは発生しない。
同様に、第３の書き込み動作後のしばらくは、第２のワ
ードをメモリ・バンク１２ｂから読み出すことができな
い。しかし、本発明は、関連するメモリ・バンク１２ａ
又は１２ｂから読み出すべき次のワードを格納する高速
バッファを備えている。出力バッファ制御回路２２ａ，
２２ｂはメモリ・バンク１２ａ，１２ｂよりはるかに速
くデータ値を格納することができるので、出力すべき次
のデータは常に用意されている。

【００２９】シーケンシャル・メモリ１０がＬＩＦＯメ
モリであるならば、入力データ・ユニットは、各書き込
み動作後に、適正な出力バッファ制御回路２２に格納さ
れることになる。出力バッファの内容を読み出すと、そ
の出力バッファがメモリ・バンク１２ａ又は１２ｂから
データを受け取ることになる。

【００３０】

【発明の効果】本発明は従来技術より大きな効果を有す
る。即ち、読み出し動作及び書き込み動作はインタリー
ブされたメモリ上で実行されるので、付加的な電力を必
要とするより高速のトランジスタ技術に頼らなくとも、
データの入出力転送速度が大幅に高められる。更に、出
力バッファ制御回路２２は、シーケンシャル・メモリ１
０にデータ・ユニットが入力された後、直ちにデータ・
ユニットを読み出せるようにする。

【００３１】本発明及びその効果的を詳細に説明した
が、ここで、特許請求の範囲により定められる本発明の
精神及び範囲から逸脱することなく、種々の変更、代替
及び置換をすることができる。

【００３２】以上の説明に関して更に次の行を開示す
る。

【００３３】(1) データ・ユニットを格納するように
それぞれ動作可能な複数のメモリと、入力ワードを連続
するメモリに書き込むための書き込み制御回路と、所定
のパターンにより前記メモリからデータ・ユニットを読
み出すための読み出し制御回路と、それぞれのメモリに
関連され、それぞれのメモリについての次の読み出し動
作により前記入力データ・ユニットをアクセスすること
が可能なときに、前記それぞれのメモリに格納されるべ
き入力データ・ユニットを格納するための複数の高速メ
モリ回路とを備えていることを特徴とするシーケンシャ
ル・メモリ。

【００３４】(2) 更に、前記高速メモリ回路のうちの
一つに格納されたデータを選択的に出力する回路を備え
ていることを特徴とする第１項記載のシーケンシャル・
メモリ。

【００３５】(3) 更に１またはそれ以上の制御信号を
発生する回路を備え、次の読み出し動作によりいずれの
メモリが読み出されるかを表示することを特徴とする第
２項記載のシーケンシャル・メモリ。

【００３６】(4) 更に、前記メモリのうちの一つから
それぞれの高速メモリ回路へデータ・ユニットを選択的
に転送する回路を備えていることを特徴とする第１項記
載のシーケンシャル・メモリ。

【００３７】(5) 前記シーケンシャル・メモリはＦＩ
ＦＯメモリを備え、前記高速メモリ回路は、前記それぞ
れのメモリが空きのときに、前記入力データ・ユニット
をラッチする制御回路を備えていることを特徴とする第
１項記載のシーケンシャル・メモリ。

【００３８】(6) 前記シーケンシャル・メモリはＬＩ
ＦＯメモリを備え、前記高速メモリ回路はその高速メモ
リ回路のうちの一つにそれぞれ入力データ・ユニットを
格納する制御回路を含むことを特徴とする第１項記載の
シーケンシャル・メモリ。

【００３９】(7) それぞれデータ・ユニットを格納す
るように動作可能な複数のメモリと、連続するメモリに
入力ワードを書き込むための制御回路と、ファースト・
イン・ファースト・アウト・シーケンスにより前記メモ
リからデータ・ユニットを読み出すための読み出し制御
回路と、それぞれのメモリに関連され、それぞれメモリ
について次の読み出し動作により読み出しが期待される
データ・ユニットを格納するための複数の高速メモリ回
路とを備えていることを特徴とするファースト・イン・
ファースト・アウト・メモリ。

【００４０】(8) 更に、前記高速メモリ回路のうちの
一つに格納されたデータを選択的に出力するための回路
を備えていることを特徴とする第７項記載のファースト
・イン・ファースト・アウト・メモリ。

【００４１】(9) 更に１又はそれ以上の制御信号を発
生する回路を備え、次の読み出し動作によりいずれのメ
モリが読み出されるかを表示することを特徴とする第８
項記載のファースト・イン・ファースト・アウト・メモ
リ。

【００４２】(10) 更に、前記メモリのうちの一つから
それぞれの高速メモリ回路へデータ・ユニットを選択的
に転送するための回路を備えていることを特徴とする請
求項７記載のファースト・イン・ファースト・アウト・
メモリ。

【００４３】(11) 更に、出力すべき次の高速メモリ回
路を表示するための回路を備えていることを特徴とする
第７項記載のファースト・イン・ファースト・アウト・
メモリ。

【００４４】(12) 前記メモリはランダム・アクセス・
メモリを備えていることを特徴とする第７項記載のファ
ースト・イン・ファースト・アウト・メモリ。

【００４５】(13) 前記高速メモリ回路のうちの一つの
出力を格納するための出力レジスタを備えていることを
特徴とする第７項記載のファースト・イン・ファースト
・アウト・メモリ。

【００４６】(14) シーケンシャル・メモリとデータを
入出力する方法において、複数のメモリのうちの連続す
る一つにおける入力データ・ユニットを格納するステッ
プと、それぞれのメモリについての次の読み出し動作に
より前記入力データ・ユニットのアクセスが可能なとき
に、それぞれの高速メモリ回路における前記入力データ
・ユニットのうちの一つを選択的に格納するステップと
を備えていることを特徴とするシーケンシャル・メモリ
とデータを入出力する方法。

【００４７】(15) 更に、前記高速メモリ回路のうちの
一つに格納された前記データ・ユニットを選択的に出力
するステップを備えていることを特徴とする第１４項記
載のシーケンシャル・メモリとデータを入出力する方
法。

【００４８】(16) 更に、格納した前記データを出力し
た後に、前記高速メモリ回路のうちの一つに新しいデー
タを転送するステップを備えていることを特徴とする第
１４項記載のシーケンシャル・メモリとデータを入出力
する方法。

【００４９】(17) 前記転送するステップは前記それぞ
れのメモリから前記高速メモリ回路のうちの一つにデー
タを転送するステップを備えていることを特徴とする第
１６項記載のシーケンシャル・メモリとデータを入出力
する方法。

【００５０】(18) 前記転送するステップは前記高速メ
モリ回路のうちの一つに新しい入力データ・ユニットを
格納するステップを備えていることを特徴とする第１４
項記載のシーケンシャル・メモリとデータを入出力する
方法。

【００５１】(19) 前記シーケンシャル・メモリはＦＩ
ＦＯメモリを備え、前記高速メモリ回路は、前記それぞ
れのメモリが空きのときに、前記入力データ・ワードを
前記高速メモリ回路に格納するステップを備えているこ
とを特徴とする第１４項記載のシーケンシャル・メモリ
とデータを入出力する方法。

【００５２】(20) 前記シーケンシャル・メモリはＬＩ
ＦＯメモリを備え、前記高速メモリ回路のうちの一つに
おける各入力データ・ワードを格納するステップを備え
ていることを特徴とする第１４項記載のシーケンシャル
・メモリとデータを入出力する方法。

【００５３】(21) シーケンシャル・メモリ１０が関連
の複数の出力バッファ２２ａ，２２ｂによりインタリー
ブされたメモリを用いて高いデータ速度を達成するため
に、データ・アクセス制御回路１８及びバンク選択回路
２０がメモリ・バンク１２ａ，１２ｂを書き込み、かつ
読み出す順序を制御するものであって、複数の出力バッ
ファ制御回路２２ａ，２２ｂは、シーケンシャル・メモ
リ１０にデータ・ワードを書き込んだ直後に、このデー
タ・ワードを読み出せるようにする。

【図面の簡単な説明】

【図１】ＦＩＦＯメモリの好ましい実施例を示す図。

【図２】図１の回路に関連するタイミング図。

【図３】好ましい実施例に用いられる高速入出力回路の
動作を示す図。

【符号の説明】

１０シーケンシャル・メモリ１２，１２ａ，１２ｂメモリ・バンク１４，１４ａ，１４ｂ読み出しポインタ回路１６，１６ａ，１６ｂ書き込みポインタ回路１８，１８ａ，１８ｂデータ・アクセス制御回路２０バンク選択回路２２，２２ａ，２２ｂ出力バッファ制御回路２４出力制御回路４０パルス発生器

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【手続補正書】

【提出日】平成５年１０月５日

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】図１

【補正方法】変更

【補正内容】

【図１】

Claims

【特許請求の範囲】

【請求項１】データ・ユニットを格納するようにそれ
ぞれ動作可能な複数のメモリと、入力ワードを連続するメモリに書き込むための書き込み
制御回路と、所定のパターンにより前記メモリからデータ・ユニット
を読み出すための読み出し制御回路と、それぞれのメモリに関連され、それぞれのメモリについ
ての次の読み出し動作により前記入力データ・ユニット
をアクセスすることが可能なときに、前記それぞれのメ
モリに格納されるべき入力データ・ユニットを格納する
ための複数の高速メモリ回路とを備えていることを特徴
とするシーケンシャル・メモリ。
【請求項２】シーケンシャル・メモリとデータを入出
力する方法において、複数のメモリのうちの連続する一つにおける入力データ
・ユニットを格納するステップと、それぞれのメモリについての次の読み出し動作により前
記入力データ・ユニットのアクセスが可能なときに、そ
れぞれの高速メモリ回路における前記入力データ・ユニ
ットのうちの一つを選択的に格納するステップとを備え
ていることを特徴とするシーケンシャル・メモリとデー
タを入出力する方法。