JP3489982B2 - マルチポートメモリ装置及びａｔｍスイッチ装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＡＴＭ（Asynchro
nous Transfer Mode：非同期転送モード）通信方式にお
いて用いられるＡＴＭセルの一時蓄積用バッファを構成
するマルチポートメモリ装置、その制御方法及びＡＴＭ
スイッチ装置に関し、特に、ＡＴＭ交換装置の出力バッ
ファ型スイッチで用いられるマルチポートメモリ装置、
その制御方法及びＡＴＭスイッチ装置に関するものであ
る。

【０００２】

【従来の技術】マルチメディア通信を実現する手段とし
て、ＡＴＭが有力視されており、特にＬＡＮ（Local Ar
ea Network）において導入が進められている。

【０００３】ＡＴＭ通信方式においては、情報のデータ
列をセルと呼ばれる固定長のデータブロックに分割して
データの送受信を行っている。また、ＡＴＭ通信方式
は、色々な方路から入力されたセルデータを多重するこ
とによって、回線の効率的な利用を行うことを特徴とし
ている。セルデータの紛失や廃棄を行うことなしに、効
率的な多重処理を行うために、セルデータを一時的に蓄
積し順に出力するためのバッファとして、ＦＩＦＯ（fi
rst-in first-out）等を用いている。

【０００４】従来のＡＴＭ交換装置に用いられるＡＴＭ
スイッチとしては、例えば「工業技術センターSeminar
TEXT p.50,59,60」に開示されたものがある。

【０００５】ＡＴＭ交換装置に用いられるスイッチには
上記文献に開示されているように、種々のスイッチ構成
が提案されている。ＡＴＭスイッチの場合、バッファは
必ず必要となり、スイッチ内のどの位置にバッファを置
くかにより、以下の種類に分類される。すなわち、(1)
スイッチの前段に各入力端子毎にバッファを置く入力バ
ッファ型、(2)スイッチの後段に各入力端子毎にバッフ
ァを置く出力バッファ型、(3)スイッチ内にあって各入
力出力端子間で１つのバッファを共有する共有バッファ
型、(4)スイッチの各クロスポイントにバッファを置い
た交点（クロス）バッファ型（または空間クロススイッ
チ型）の４種類である。

【０００６】図１６及び図１７は上記文献に開示されて
いる従来の代表的なＡＴＭスイッチ用バッファ装置の構
成図であり、図１６は一般的な出力バッファ型ＡＴＭス
イッチ用バッファ装置の例である。

【０００７】一般にＡＴＭ交換装置に用いられるスイッ
チでは、スイッチ内部でＡＴＭセルの衝突が生じ、セル
の紛失が起きることを避けなければならない。

【０００８】図１６において、出力バッファ型ＡＴＭス
イッチ用バッファ装置は、各入力ポートの入力データを
時間多重するマルチプレクサ（ＭＵＸ）と、各出力ポー
トに配備されたＦＩＦＯからなる出力バッファから構成
される。

【０００９】上記出力バッファ型ＡＴＭスイッチ用バッ
ファ装置では、各入力ポートの入力データを時間多重し
て、高速データバスを用いて各出力ポートに配備された
出力バッファにデータ転送することによりデータの衝突
を避ける方式になっている。このような構成により出力
バッファ量が無限大の時、最大スループットを１００％
実現可能で、構造が単純であるという利点がある。

【００１０】また、図１７は交点（クロス）バッファ型
ＡＴＭスイッチ用バッファ装置の構成例であり、この図
に示すように衝突を避ける工夫として各データパスの入
力と出力の交点上にバッファを置く構成になっている。
この構成により、バッファ量が無限大の時、前記図１６
の出力バッファ型ＡＴＭスイッチ用バッファ装置と同様
に最大スループットを１００％実現可能であり、高速化
に適しているといわれている。

【００１１】

【発明が解決しようとする課題】しかしながら、このよ
うな従来のＡＴＭスイッチ用バッファ装置にあっては、
以下のような問題点があった。

【００１２】すなわち、上述した構成で大容量スイッチ
システムを構築する場合、図１６に示すような出力バッ
ファ型スイッチでは時間多重して競合を避けているの
で、時間多重制御回路などの内部処理スピードと出力バ
ッファの入力ポートの書き込みスピードを速くするなど
の工夫が必要であった。

【００１３】このため出力バッファ型スイッチでは、図
１８に示すように、前述した動作速度の抑圧のために内
部のデータパスをパラレルに設け、ＦＩＦＯに複数の書
き込みポートを有するマルチポートメモリを設ける方法
も考えられる。

【００１４】ところが、通常のマルチポートＳＲＡＭを
用いて、上記マルチポートメモリを構成する場合には、
個々のＳＲＡＭセルにおいて、素子数の増加よりも配線
数の増加によってＳＲＡＭセルの大きさが決定されてし
まい、ＬＳＩ化において集積度が向上しない問題が生じ
てくる。

【００１５】また、図１７に示すような交点バッファ型
スイッチではバッファの量がポート数の２乗に比例して
増えるため、大規模な回路構成が困難であるという問題
点があった。

【００１６】本発明は、大容量出力バッファ型ＡＴＭス
イッチをマルチポートメモリを用いて構成するのに適し
たマルチポートメモリ装置及びＡＴＭスイッチ装置を提
供することを目的とする。

【００１７】また、本発明は、バッファ量を削減して大
規模な回路構成を可能とし、小規模なメモリを複数用い
て構成することにより回路全体の動作速度の向上を図る
ことができるマルチポートメモリ装置、その制御方法及
びＡＴＭスイッチ装置を提供することを目的とする。

【００１８】

【課題を解決するための手段】本発明に係るマルチポー
トメモリ装置は、複数の書き込みポートを有するマルチ
ポートメモリ装置において、空間型クロススイッチと、
有効入力データの数に応じて同時にスイッチを制御する
制御手段と、スイッチに接続され、入力データの蓄積を
行うメモリとを備えたことを特徴とする。

【００１９】上記マルチポートメモリ装置は、入力ポー
ト数の２乗個の交点数を有する空間型クロススイッチ
と、入力ポート数分のメモリとを備え、同時に書き込み
を実現するものであってもよい。

【００２０】 上記マルチポートメモリ装置は、ポート
数×メモリビット数の交点数を有する空間型クロススイ
ッチを用いることにより、同時に書き込み可能に構成し
てもよい。

【００２１】上記マルチポートメモリ装置は、制御手段
が、同時に発生した書き込み要求の数量を数え、最後に
アクセスされたメモリの位置から書き込み要求の数の分
だけ空間型クロススイッチを開くことにより、空間型ク
ロススイッチにおけるデータの衝突を回避するようにし
てもよい。

【００２２】本発明に係るマルチポートメモリ装置の制
御方法は、複数の書き込みポートを有するマルチポート
メモリ装置の制御方法であって、空間型クロススイッチ
と、有効入力データの数に応じて同時に空間型クロスス
イッチを制御する制御手段と、空間型クロススイッチに
接続され、入力データの蓄積を行うメモリとを備え、制
御手段が、同時に発生した書き込み要求の数量を数え、
最後にアクセスされたメモリの位置から書き込み要求の
数の分だけ空間型クロススイッチを開くことにより、空
間型クロススイッチにおけるデータの衝突を回避するこ
とを特徴とする。

【００２３】本発明に係るＡＴＭスイッチ装置は、各入
力ポートの入力データを時間多重して、各出力ポートに
配備された出力バッファにデータ転送することによりデ
ータの衝突を避ける出力バッファ型ＡＴＭスイッチ装置
において、請求項１、２、３又は４の何れかに記載のマ
ルチポートメモリ装置を、出力バッファとして設け、入
力部と出力バッファの間に配置される多重部の動作速度
を低減したことを特徴とする。

【００２４】

【発明の実施の形態】本発明に係るマルチポートメモリ
装置は、ＡＴＭ交換装置の出力バッファ型スイッチで用
いられるマルチポートメモリ装置に適用することができ
る。

【００２５】第１の実施形態 図１は本発明の第１の実施形態に係るマルチポートメモ
リ装置の全体構成を示す図である。

【００２６】本実施形態は、データ入力ポート数がｍ＋
１（＝２＾ｑ）、ビット幅がｋ＋１、ワード数は２＾ｐ
*（ｍ＋１）の（ｍ＋１）ライト１リードのマルチポー
トメモリの場合の例である。

【００２７】図１において、マルチポートメモリ装置１
００は、ｍ＋１のｋ＋１［bits］の幅を持つデータ入力
ポートＷＤ０，ＷＤ１，…，ＷＤｍと、スイッチ（Swit
ch）ブロック１１０と、スイッチコントローラ（Switch
Controller）１２０と、ｍ＋１のメモリ０（Memory
０），メモリ１（Memory１），…，メモリｍ（Memory
ｍ）１３０と、ライトアドレス生成回路（Write Addres
s Generator）１４０と、ライトアドレスセレクタ（Wri
te Address Selector）１５０と、ライトイネーブルコ
ントローラ（Write Enable Controller）１６０と、リ
ードコントローラ（Read Controller）１７０と、リー
ドデータセレクタ（Read Data Selector）１８０と、出
力端子ＲＤとから構成される。

【００２８】上記スイッチブロック１１０は、主として
空間型クロススイッチを構成し、また、スイッチコント
ローラ１２０及びライトアドレス生成回路１４０は、全
体として有効入力データの数に応じて同時にスイッチを
制御する制御手段を構成する。

【００２９】マルチポートメモリ装置１００には、入力
信号ＷＤ０，ＷＤ１，…，ＷＤｍ、入力データ書き込み
指示信号ＷＥ０，ＷＥ１，…，ＷＥｍ及びリード・イネ
ーブル信号ＲＥが入力され、ｍ＋１のｋ＋１［bits］の
幅を持つデータ入力ポートＷＤ０，ＷＤ１，…，ＷＤｍ
はスイッチブロック１１０に接続される。

【００３０】スイッチブロック１１０のｍ＋１のｋ＋１
［bits］の幅を持つデータを出力するメモリビット線
（以下、ビット線という）ＤＢ０，ＤＢ１，…，ＤＢｍ
は、ｍ＋１のメモリ０（Memory０），メモリ１（Memory
１），…，メモリｍ（Memoryｍ）の書き込みデータ入力
端子にそれぞれ接続される。メモリ０〜ｍは、例えば１
Ｗ１Ｒの２ポート・メモリである。

【００３１】上記入力データＷＤ０，ＷＤ１，…，ＷＤ
ｍと１対１に対応する、ｍ＋１の入力データ書き込み指
示信号ＷＥ０，ＷＥ１，…，ＷＥｍは、スイッチコント
ローラ１２０とライトアドレス生成回路１４０にそれぞ
れ接続される。

【００３２】上記スイッチコントローラ１２０のｍ＋１
本の出力ＳＣ０［ｍ：０］，ＳＣ１［ｍ：０］，…，Ｓ
Ｃｍ［ｍ：０］は、スイッチブロック１１０に接続さ
れ、上記ライトアドレス生成回路１４０のｐ［bits］の
幅を持つ出力ＷΑは、ライトアドレスセレクタ１５０に
接続される。

【００３３】上記ライトアドレス生成回路１４０のｑ
［bits］の幅を持つ出力ＷＡは、スイッチコントローラ
１２０、ライトアドレスセレクタ１５０、及びライトイ
ネーブルコントローラ１６０にそれぞれ接続される。ま
た、ライトアドレス生成回路１４０のｑ＋１［bits］の
幅を持つ出力信号ＫＡＺは、ライトイネーブルコントロ
ーラ１６０に入力される。

【００３４】上記ライトアドレスセレクタ１５０のｍ＋
１のｐ［bits］の幅を持つ出力ＷＡ０，ＷＡ１，…，Ｗ
Ａｍは、メモリ０（Memory０），メモリ１（Memory
１），…，メモリｍ（Memory ｍ）の書き込みアドレス
信号入力端子にそれぞれ接続され、上記ライトイネーブ
ルコントローラ１６０のｍ＋１の出力ＷΝΒ０，ＷＮＢ
１，…，ＷＮＢｍは、ｍ＋１のメモリ０（Memory０），
メモリ１（Memory１），…，メモリｍ（Memory ｍ）の
書き込みイネーブル信号入力端子にそれぞれ接続され
る。

【００３５】一方、上記リードコントローラ１７０に
は、リード・イネーブル信号ＲＥが入力される。リード
コントローラ１７０のｐ［bits］の幅を持つ出力ＲΑ
は、ｍ＋１のメモリ０（Memory０），メモリ１（Memory
１），…，メモリｍ（Memory ｍ）の読み出しアドレス
信号入力端子にそれぞれ接続され、リードコントローラ
１７０のｑ［bits］の幅を持つ出力信号は、リードデー
タセレクタ１８０のセレクト信号入力端子に接続され
る。

【００３６】ｍ＋１のメモリ０（Memory０），メモリ１
（Memory１），…，メモリｍ（Memory ｍ）のｋ＋１［b
its］の幅を持つ各データ出力は、リードデータセレク
タ１８０のデータ入力端子に接続される。ｋ＋１［bit
s］の幅を持つリードデータセレクタ１８０のデータ出
力は、出力端子ＲＤに接続される。

【００３７】図２は上記スイッチブロック１１０内のビ
ット線毎の結線例を示す図である。

【００３８】図２において、スイッチブロック１１０
は、ブロックSwitch０，Switch１，…，Switch ｋから
構成され、入力信号ＷＤ０，ＷＤ１，…，ＷＤｍを入力
信号ＳＣ０，ＳＣ１，…，ＳＣｍにより切替えてビット
線信号ＤＢ０，ＤＢ１，…，ＤＢｍとして出力する。

【００３９】入力信号ＳＣ０［ｍ：０］，ＳＣ１［ｍ：
０］，…，ＳＣｍ［ｍ：０］は、各ブロックSwitch０，
Switch１，…，Switch ｋの入力端子ｔｒ０［ｍ：
０］，ｔｒ１［ｍ：０］，…，ｔｒｍ［ｍ：０］にそれ
ぞれ接続され、またブロックSwitch ｋには入力信号ｍ
＋１のｋ＋１［bits］の幅を持つ入力信号ＷＤ０，ＷＤ
１，…，ＷＤｍのｋｂｉｔ目の信号が入力される。

【００４０】図３は図２に示した各ブロックSwitch０，
Switch１，…，Switch ｋの具体的回路の一例を示す回
路図である。各ブロックSwitchの具体的回路の一つを、
破線で囲んだSwitch ａで示す。

【００４１】図３において、ブロックSwitch ａは、ｍ
ビットの幅を持つ入力信号群ＷＤｍ［ａ］〜ＷＤ０
［ａ］とｍビットの幅を持つ出力信号群ＤＢｍ［ａ］〜
ＤΒ０［ａ］の信号線との各交点にスイッチ素子を設け
たものである。本実施形態では、スイッチ素子としてＮ
ＭＯＳトランジスタを配置している。

【００４２】（ｍ＋１）×（ｍ＋１）ビットの幅を持つ
入力信号ＳＣ０［ｍ：０］〜ＳＣｍ［ｍ：０］は、前記
スイッチ素子のＯＮ／ＯＦＦを制御する制御信号であ
る。

【００４３】図４及び図５はスイッチコントローラ１２
０の一部の動作を示す論理式の一例であり、図５は図４
の続きを示す。

【００４４】図中、“＆”は論理積、“｜”は論理和、
“〜”は同表記の次の信号の論理否定を表すものとす
る。本論理式はｍ＝７、メモリのワード数８の場合の各
ＷＭＰ値時における、ポート７（Ａ＝３）からの入力デ
ータを特定のビット線に接続するスイッチの論理式例で
ある。

【００４５】本論理式例はＷＭＰとｋａｚＡを入力と
し、ＷＭＰ値をｋａｚＡ分シフトさせた論理値ＳＣを出
力する。

【００４６】図６は上記ライトアドレスセレクタ１５０
の具体的回路の一例を示す回路図である。

【００４７】本回路例はｍ＝３の場合の回路例であり、
入力されたＷＡ［２：０］に１を加算する加算器１５１
と、加算器１５１の出力と前記入力された信号ＷＡ
［２：０］のどちらかを選択するセレクタ回路１５２
と、セレクタ回路１５２の制御信号を生成するＷＭＰ
［１：０］のデコード回路１５３とから構成される。

【００４８】デコード回路１５３は、例えばＡＮＤゲー
ト１５４及びＯＲゲート１５５からなり、ライトアドレ
スセレクタ１５０内ＷＭＰデコーダを構成する。また、
加算器１５１及びセレクタ回路１５２は、全体としてラ
イトアドレスセレクタ１５０内ＷＡセレクタを構成す
る。

【００４９】図７は上記ライトアドレス生成回路１４０
の具体的回路の一例を示す回路図である。

【００５０】本回路例はｍ＝７の場合の回路例であり、
ＷＥ７〜０の信号の中のアクティブになっている信号の
数を計数する計数回路１４１と、ＷＭＰレジスタ１４２
と、計数回路１４１の出力とレジスタ（ＷＭＰレジスタ
１４２）に格納されたデータを加算する加算器１４３
と、加算器１４３のキャリー信号ＣＯ若しくは計数回路
１４１のキャリー信号ＣＯを入力とし、カウントアップ
を行うアドレスカウンタ１４４から構成される。

【００５１】また、上記計数回路１４１は、ＡＮＤゲー
ト１４５、ＥＸＯＲゲート１４６、４つのフル・アダー
（ＦＡ）１４７、加算器１４９及びレジスタ１４９から
構成され、入力されたＷＥ信号ＷＥ７〜０を加算するこ
とによって計数する。

【００５２】上記ライトアドレス生成回路１４０のＷＭ
Ｐレジスタ１４２の出力は、ＷＭＰ信号ＷＭＰ［２：
０］となり、アドレスカウンタ１４４の出力はＷＡ信号
ＷＡ［ｐ−１：０］となる。

【００５３】図８及び図９はライトイネーブルコントロ
ーラ１６０の動作を示す論理式であり、図９は図８の続
きを示す。

【００５４】図中、“＆”は論理積、“｜”は論理和、
“〜”は同表記の次の信号の論理否定を表すものとす
る。本論理式はｍ＝７の場合のデータ格納信号の論理式
例である。

【００５５】以下、上述のように構成されたマルチポー
トメモリ装置１００の動作を説明する。

【００５６】動作の説明にあたり、まず、ライトアドレ
ス生成回路１４０、スイッチコントローラ１２０、スイ
ッチブロック１１０、ライトアドレスセレクタ１５０、
ライトイネーブルコントローラ１６０、リードコントロ
ーラ１７０の各ブロックの動作について述べた後、全体
動作について説明する。

【００５７】まず、ライトアドレス生成回路１４０の動
作について説明する。

【００５８】図１及び図７において、ＷＥｎ（ｎ＝０，
１，２，…，ｍ−１，ｍであり、以下ＷＥｎという）が
アクティブの間のポートｎのデータを有効データと呼
ぶ。

【００５９】 ＷＥｎ（ｎ＝０，１，２，…，ｍ−１，
ｍ）がアクティブになった場合、図７のｗｍｐｉｎｃｔ
ｍ信号がアクティブになり、図７に示す計数回路１４１
によりこのＷＥｎの数を数え、ＷＭＰレジスタ１４２の
値（出力信号：ＷＭＰ）と加算してこのＷＭＰレジスタ
１４２に上書きし、次のＷＥｎがアクティブになるまで
レジスタ値を保持する。

【００６０】加算結果がビット線の本数から“１”を引
いた数を超える場合には、超えた分をＷＭＰレジスタ１
４２に上書きし、保持する。

【００６１】加算結果がビット線の本数から“１”を引
いた数と同じ場合には、“０”をＷＭＰレジスタ１４２
に上書きし、保持する。すなわち、ＷＭＰレジスタ１４
２値はビット線のアドレス（以下、ビット線アドレスと
呼ぶ）を示すと同時に最優先ポートからの入力データを
出力するビット線を示す。

【００６２】また、各ビット線ＤＢ０〜ｍは上述した構
成で説明したようにメモリ１３０（メモリ０〜ｍ）にそ
れぞれ接続される。

【００６３】ここで、メモリ０〜ｍの“０〜ｍ”をメモ
リロケーションアドレスと呼ぶことにすると、ＷＭＰ値
はメモリ０〜ｍのロケーションアドレスを示していると
言い替えることができる。

【００６４】ｍ＋１本のＷＥ信号群のうち、同一時刻で
２つ以上の信号がアクティブである場合、同アクティブ
信号群の中の２つの信号ＷＥｉ，ＷＥｊの関係がｉ＜ｊ
でかつｉ＜ｘ＜ｊとなるＷＥｘが無いように選び出した
とき、データ入力ポートＷＤｊのデータがデータ入力ポ
ートＷＤｉのデータよりメモリロケーションの大きい方
のメモリに書き込まれるように制御される。ここで、上
記２つの信号ＷＥｉ，ＷＥｊの関係がｉ＜ｊでかつｉ＜
ｘ＜ｊとなるＷＥｘが無いように選び出した場合の例と
しては、例えば、ＷＥ１，ＷＥ３，ＷＥ４が同一時刻で
アクティブである場合の、ＷＥ１とＷＥ３，若しくはＷ
Ｅ３とＷＥ４の信号に対するときがある。

【００６５】但し、ＷＥｉのメモリロケーションアドレ
スがｍの場合は、ＷＤｊのデータはメモリロケーション
０に上書きするように制御される。

【００６６】以上のような制御を優先制御と呼ぶ。

【００６７】なお、優先制御については後述する全体動
作の説明にてタイミングチャート（図１０）を用いて詳
述する。

【００６８】図７に示されるアドレスカウンタの出力で
あるＷΑ値は一般的なメモリのワードアドレスに相当
し、ＷΑが“０”であれば、“０”番地のアドレスにデ
ータが接続される。前述の加算結果がビット線の本数か
ら“１”を引いた数を超えるか、同じ数である場合はＷ
Αの値に“１”を加えた値を同ＷΑに上書きし、保持す
る。ＷΑの値が上限値である時にＷＥｎがアクティブに
なった場合は“０”をＷＡに上書きし、保持する。

【００６９】次に、スイッチコントローラ１２０の動作
について説明する。

【００７０】スイッチコントローラ１２０は、前記図４
及び図５に示す論理式に従って動作する。

【００７１】スイッチコントローラ１２０は上記優先制
御により、あるポートΑの入力データを書き込むメモリ
のビット線を選択するために、ポートΑのＷＥｎがアク
ティブである時刻と同時刻での、ポートΑより優先度の
高いポートのＷＥｎのアクティブ状態の数を数え、その
値をｋａｚＡとした時、前記ｋａｚＡを図４及び図５に
示す論理式に入力することにより、前述のＷＭＰで示さ
れるビット線より、前記ｋａｚＡ分シフトさせたビット
線を選択するスイッチ制御信号ＳＣΑ［ｍ：０］を出力
する。

【００７２】ｋａｚＡ＝０、すなわち、ポートＡの書き
込み指示がアクティブである時刻と同時刻での、ポート
Ａより優先度の高いポートのＷＥｎが全て非アクティブ
（本実施形態では“０”）であった場合、ＷＭＰ値で示
されるビット線にポートΑからの入力データが入力され
るようにスイッチΑをＯＮ／ＯＦＦさせる。

【００７３】次に、スイッチブロック１１０の動作につ
いて説明する。ここでは、前記図２及び図３に示される
スイッチの動作例について述べる。

【００７４】図２に示すスイッチ（Switch０〜ｋ）に
は、上述したスイッチ制御信号ＳＣΑ［ｍ：０］が入力
される。図３の例ではＮＭＯＳトランジスタにより各ス
イッチを構成しているので、ＳＣΑ［ｍ：０］が“ｈｉ
ｇｈ”の場合に“ＯＮ”状態となり、前記“ＯＮ”状態
にあるＮＭＯＳトランジスタを介してＷＤに入力された
データはＤΒに出力される。

【００７５】次に、図６に示されるライトアドレスセレ
クタ１５０の動作について説明する。

【００７６】各メモリのワードアドレスＷΑは、後述の
ＷＮＢｎがアクティブ時に、ＷＭＰ値以上の値によって
示されるメモリに対してはＷΑ値が適用され、ＷＭＰ値
より小さい値で示されるメモリはＷＡのアドレスに既に
書き込まれているため、ＷΑ値＋１のアドレスが適用さ
れる。このような適用方法は、本実施形態においては１
つのＷＡレジスタの出力を、ＷＡセレクタがＷＭＰ値を
デコードして、ＷＭＰセレクタでセレクトすることで行
っている。

【００７７】次に、ライトイネーブルコントローラ１６
０の動作について説明する。

【００７８】ライトイネーブルコントローラ１６０は、
前記図８及び図９に示す論理式に従って動作する。

【００７９】各メモリのデータ格納信号ＷＮΒｎ（ｎ＝
０，１，２，…，ｍ−１，ｍであり、以下ＷΝΒｎとい
う）は、ビット線アドレスｎにそれぞれ対応する。ＷΝ
Βｎはメモリｎの書き込みを制御する信号であり、ＷΝ
Βｎがアクティブになっている間に、メモリｎのＷＡｎ
の示すアドレスにビット線ｎ上のデータを格納する。Ｗ
ΝΒは前述のＷＭＰが示すメモリの位置から全ＷＥｎア
クティブ数分のメモリに対してアクティブになる。

【００８０】ＷＭＰが示すメモリの位置から全ＷＥｎア
クティブ数を加えた値がメモリ数を超える場合は、前記
超えた数から“１”を引いた値を仮に“ｉ”とした時、
ＷＭＰが示すメモリの位置からビット線アドレスの一番
大きいアドレス方向までの各ＷΝΒをアクティブにし、
更に、ＷΝΒ０からＷＮＢｉまでの信号を同時にアクテ
ィブにする。

【００８１】図８及び図９に示される論理式は上記の動
作を示したものである。

【００８２】次に、リードコントローラ１７０における
読み出し動作について説明する。

【００８３】リードコントローラ１７０は、汎用のカウ
ンタ回路で構成され、ＲＥがアクティブになる毎にリー
ドデータセレクタ１８０の切り替え信号を更新し、ＲＤ
０から順に同一ＲＡのメモリに格納されているデータが
ＲＤに出力されるように制御する。

【００８４】また、リードデータセレクタ１８０がＲＤ
ｎを選択するたびにＲΑ信号は更新される。

【００８５】以上、マルチポートメモリ装置１００の各
ブロックの説明をふまえた上での全体を通した書き込み
動作について説明する。

【００８６】図１０はマルチポートメモリ装置１００の
書き込み動作を示すタイミングチャートであり、ｍ＝
３、ワード数８の場合の動作を示す。

【００８７】図１０において、ＷＥ３−ＷＥ０，ＷΝΒ
３−ＷΝΒ０，はそれぞれｈｉｇｈアクティブ動作と
し、外部から入力される信号ＷＥ３−ＷＥ０，ＷＤ３−
ＷＤ０は同じく外部から入力されるクロックｃｌｋの立
ち上がりに同期して入力されるものとする。

【００８８】本実施形態の回路内部においては、クロッ
クｃｌｋの立ち下がりで同期して動作しているものとす
る。説明の都合上、クロックの各エッジに時刻（ｔｉｍ
ｅ０−９）を割り振っている。

【００８９】時刻２において、入力ポートＷＤ０，ＷＤ
３より有効データが入力されると、時刻３にてＳＣ０
［０］とＳＣ１［１］がアクティブになり、前述の優先
制御によりＷＤ０がＤＢ０，ＷＤ３がＤＢ１に接続され
る（前述のｉ−０，ｊ−３に相当する）。

【００９０】時刻４において、ＷＮＢ０，ＷΝΒ１がア
クティブになり、ＤＢ０，ＤΒ１上のデータ“２０”，
“２３”をメモリ０，メモリ１にそれぞれ格納する。

【００９１】同様にして、時刻４で入力ポートＷＤ１，
ＷＤ２，ＷＤ３からそれぞれ有効データが入力され、時
刻５にてＳＣ２［２］，ＳＣ３［３］，ＳＣ０［０］が
アクティブになり、ＷＤ１がＤＢ２，ＷＤ２がＤＢ３，
ＷＤ３がＤΒ０に接続される。

【００９２】 時刻６にてＷＮＢ２，ＷＮＢ３，ＷＮＢ
０がアクティブになり、ＤＢ０，ＤＢ２，ＤＢ３上のデ
ータをメモリ０，メモリ２，メモリ３にそれぞれ格納す
る。

【００９３】また、図１１に前記図１０の時刻７の時点
での各メモリへのデータの格納の様子を示す。

【００９４】以上説明したように、第１の実施形態に係
るマルチポートメモリ装置１００は、データ入力ポート
ＷＤ０，ＷＤ１，…，ＷＤｍ、スイッチブロック１１０
（空間型クロススイッチ）、スイッチコントローラ１２
０と、メモリ１３０、ライトアドレス生成回路１４０、
ライトアドレスセレクタ１５０、ライトイネーブルコン
トローラ１６０、リードコントローラ１７０、リードデ
ータセレクタ１８０、出力端子ＲＤとを備え、スイッチ
コントローラ１２０が、アクティブ入力データ書き込み
指示信号数を数えてスイッチブロック１１０を制御する
ように構成したので、内部処理速度を速めることなく、
並列同時書き込みが可能となる。また、バッファ数もポ
ート数分のバッファ量で済み、大規模な回路構成が可能
となる。さらに、小規模なメモリを複数用いて構成する
ことが可能であるため、回路全体の動作速度の向上を図
ることができる。

【００９５】第２の実施形態 図１２は本発明の第２の実施形態に係るマルチポートメ
モリ装置の構成を示す図である。本実施形態では書き込
み回路部分に特徴があるため、書き込み回路部分を抽出
して全体構成を示している。なお、前記図１に示すマル
チポートメモリ装置と同一構成部分には同一符号を付し
て重複部分の説明は省略する。

【００９６】図１２のマルチポートメモリ装置２００に
おいて、ＷＤ０，ＷＤ１，…，ＷＤｍはｍ＋１のｋ＋１
［bits］の幅を持つデータ入力ポート、１１０はスイッ
チブロック、１２０はスイッチコントローラ、２１０は
所定の間隔で信号を出力するタイマ、２２０はタイマ信
号ΤΜを基にライトアドレスを変化させるアドレス生成
回路、１６０はライトイネーブルコントローラ、１３０
はメモリ０（Memory０），メモリ１（Memory１），…，
メモリｍ（Memoryｍ）である。

【００９７】すなわち、本実施形態に係るマルチポート
メモリ装置２００は、前記図１のマルチポートメモリ装
置１００に、所定の間隔で信号を出力するタイマ２１０
と、タイマ信号ΤΜを受けてライトアドレスを変化させ
るようにしたアドレス生成回路２２０とが設置された構
成となっている。

【００９８】以下、上述のように構成されたマルチポー
トメモリ装置２００の動作を説明する。

【００９９】本実施形態では書き込み回路のみに着目
し、読み出し回路についての説明は省略する。

【０１００】図１３はマルチポートメモリ装置２００の
書き込み動作を示すタイミングチャートであり、ｍ＝
３、ワード数８の場合の動作を示す。

【０１０１】タイマ２１０は所定の時間毎にタイマ信号
ＴΜをアクティブにする。

【０１０２】入力データはある種の観測データや警報で
あり、ある時間間隔内で１回以内の出力をするものとす
る。あるいは、タイマ信号ＴΜのアクティブ中に、ある
入力ポートΒからは１回以内の有効データが入力される
ようにΤΜ間隔を調整しておく。本実施形態では、ΤΜ
は２クロックおきにアサート／ネゲートを繰り返すこと
にした。

【０１０３】ＴΜがアサート中に有効データが入力され
れば、ライトイネーブルＷΝＢをアクティブにし（時刻
４，６，１２参照）、データを取り込む。

【０１０４】ＴΜがネゲートされたあとに時間毎にデー
タを格納する目的からライトアドレスＷΑを変化させ
（時刻７，１３参照）、ある時間間隔内でデータと時刻
を保証する。

【０１０５】以上説明したように、第２の実施形態に係
るマルチポートメモリ装置２００は、所定の間隔で信号
を出力するタイマ２１０と、タイマ信号ΤΜを受けてラ
イトアドレスを変化させるようにしたアドレス生成回路
２２０とを設け、スイッチコントローラ１２０が、アク
ティブ入力データ書き込み指示信号数を数えてスイッチ
ブロック１１０を制御するとともに、アドレス生成回路
２２０が、タイマ信号ΤΜを受けてライトアドレスを変
化させるようにメモリアドレスを生成することにより、
警報情報などの、ある時刻間における到着順位を複雑な
競合制御をすることなくメモリに格納することが可能と
なる。

【０１０６】したがって、このような優れた特長を有す
るマルチポートメモリ装置をＡＴＭ交換装置の出力バッ
ファ型スイッチで用いられるマルチポートメモリ装置に
適用することで、大規模な回路構成を実現することがで
きる。

【０１０７】本マルチポートメモリ装置は、さらに以下
のような他の実施形態をとることもできる。

【０１０８】第１、第２の実施形態では、前記図２のSw
itch０−ｋのスイッチとして前記図３に示すスイッチ回
路構成において、ＮＭＯＳトランジスタを用いている
が、ＰＭＯＳトランジスタ、トランスファーゲート、ト
ライステート型バッファ、リレー等の何れのスイッチ素
子を用いるようにしてもよく、スイッチコントローラ１
２０からの信号ＳＣ０，ＳＣ１，…，ＳＣｍでＯＮ／Ｏ
ＦＦするスイッチならどのような構成でもよい。また、
スイッチを例えば図１４に示すような一般的なＡＮＤ／
ＯＲゲートで構成するようにしてもよい。

【０１０９】図１４はＡＮＤ／ＯＲゲートによるスイッ
チの構成例であり、図において、スイッチ回路３００は
ＡＮＤゲート３０１、ＯＲゲート３０２である。また、
このスイッチはＦＰＧＡ（flat pin grid array）など
でも実現可能となる。

【０１１０】ＡＳＩＣレベルにおいては、上記図１４の
構成を採ることにより開発期間の短縮や低コスト化を達
成することができる。

【０１１１】また、第１の実施形態では、メモリバスを
用いて説明したが、図１５に示すようにＳＷを増やすこ
とでメモリバスを省略して構成することも可能である。

【０１１２】また、第１の実施形態では、１ポートの読
み出し回路の場合の構成例について説明したが、複数の
読み出しポートを設けることも可能である。

【０１１３】さらに、第１の実施形態では読み出し回路
と書き込み回路の位相制御回路を示さなかったが、ＦＩ
ＦＯとして使用される場合、この種の位相制御回路を設
け、特にメモリに書き込まれているデータが存在しない
場合にはデータの読み出しを禁止する構成とすることが
望ましい。また、上記位相制御回路を設けることにより
既に書き込まれているデータへのオーバーライトを禁止
する構成を設けることも可能である。

【０１１４】なお、上記各実施形態では、ＡＴＭ通信方
式において用いられるＡＴＭセルの一時蓄積用バッファ
を構成するマルチポートメモリ装置に適用しているが、
ＡＴＭセルに限らず、どのようなデータバッファ部での
データの一時蓄積や、データパス関連に使用してもよい
ことは言うまでもない。

【０１１５】また、本マルチポートメモリ装置を、ＡＴ
Ｍ交換機等に使用することができるが、どのような端末
に適用してもよく、例えばＡＴＭバッファ型スイッチと
して内蔵されるものであってもよい。

【０１１６】さらにまた、上記マルチポートメモリ装置
を構成する各種回路、セレクタ、メモリ等の種類、数及
び接続方法などは前述した各実施形態に限られないこと
は言うまでもない。

【０１１７】

【発明の効果】本発明に係るマルチポートメモリ装置、
その制御方法及びＡＴＭスイッチ装置では、空間型クロ
ススイッチと、有効入力データの数に応じて同時にスイ
ッチを制御する制御手段と、スイッチに接続され、入力
データの蓄積を行うメモリとを備えているので、バッフ
ァ量を削減して大規模な回路構成を可能とし、小規模な
メモリを複数用いて構成することにより回路全体の動作
速度の向上を図ることができる。

【図面の簡単な説明】

【図１】本発明を適用した第１の実施形態に係るマルチ
ポートメモリ装置の構成を示す図である。

【図２】上記マルチポートメモリ装置のスイッチブロッ
ク内のビット線毎の結線例を示す図である。

【図３】上記マルチポートメモリ装置の各ブロックSwit
ch０，Switch１，…，Switchｋの具体的回路の一例を示
す回路図である。

【図４】上記マルチポートメモリ装置のスイッチコント
ローラの一部の動作を示す論理式の一例を示す図であ
る。

【図５】上記マルチポートメモリ装置のスイッチコント
ローラの一部の動作を示す論理式の一例を示す図であ
る。

【図６】上記マルチポートメモリ装置のライトアドレス
セレクタの具体的回路の一例を示す回路図である。

【図７】上記マルチポートメモリ装置のライトアドレス
生成回路の具体的回路の一例を示す回路図である。

【図８】上記マルチポートメモリ装置のライトイネーブ
ルコントローラの動作を示す論理式を示す図である。

【図９】上記マルチポートメモリ装置のライトイネーブ
ルコントローラの動作を示す論理式を示す図である。

【図１０】上記マルチポートメモリ装置の書き込み動作
を示すタイミングチャートである。

【図１１】図１０の時刻７の時点での各メモリへのデー
タの格納の様子を示す図である。

【図１２】本発明を適用した第２の実施形態に係るマル
チポートメモリ装置の構成を示す図である。

【図１３】上記マルチポートメモリ装置の書き込み動作
を示すタイミングチャートである。

【図１４】他の実施形態に係るマルチポートメモリ装置
のＡＮＤ／ＯＲゲートによるスイッチの構成例を示す回
路図である。

【図１５】他の実施形態に係るマルチポートメモリ装置
のスイッチの構成例を示す回路図である。

【図１６】従来の出力バッファ型ＡＴＭスイッチ用バッ
ファ装置の構成例を示す図である。

【図１７】従来の交点（クロス）バッファ型ＡＴＭスイ
ッチ用バッファ装置の構成例を示す図である。

【図１８】従来の内部のデータパスをパラレルに設けた
出力バッファ型ＡＴＭスイッチ用バッファ装置の構成例
を示す図である。

【符号の説明】

１００，２００ マルチポートメモリ装置、１１０ ス
イッチブロック（空間型クロススイッチ）、１２０ ス
イッチコントローラ、１３０ メモリ、１４０ライトア
ドレス生成回路、１５０ ライトアドレスセレクタ、１
６０ ライトイネーブルコントローラ、１７０ リード
コントローラ、１８０ リードデータセレクタ、２１０
タイマ、２２０ アドレス生成回路、ＷＤ０，ＷＤ
１，…，ＷＤｍ データ入力ポート、ＲＤ 出力端子

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 12/56 G11C 11/41 G06F 15/167

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 第０乃至第ｍ（ｍは１以上の整数）の入
   力データ、及び、前記第０乃至第ｍの入力データと１対
   １に対応する第０乃至第ｍの入力データ書き込み指示信
   号が入力され、第０乃至第ｍの出力データを出力するマ
   ルチポートメモリ装置であって、 第０乃至第ｍのスイッチ入力ポート及び第０乃至第ｍの
   スイッチ出力ポートを有し、スイッチ制御信号に基づい
   て動作し、前記第０乃至第ｍのスイッチ入力ポートのそ
   れぞれに入力された前記第０乃至第ｍの入力データを、
   前記第０乃至第ｍのスイッチ出力ポートから出力する空
   間型クロススイッチと、 前記第０乃至第ｍのスイッチ出力ポートから出力される
   データをそれぞれが格納し、前記第０乃至第ｍの出力デ
   ータをそれぞれが出力する第０乃至第ｍのメモリと、 前記第０乃至第ｍの入力データ書き込み指示信号に基づ
   いて前記スイッチ制御信号、前記第０乃至第ｍのメモリ
   の中からデータ書き込み許可にするメモリを示すメモリ
   ロケーションアドレス、及び、前記第０乃至第ｍのメモ
   リにおいてデータの書き込みが行われるアドレスを示す
   書き込みアドレスを生成し、前記第０乃至第ｍの入力デ
   ータ書き込み指示信号の内のアクティブ状態である入力
   データ書き込み指示信号に対応する前記入力データを、
   前記空間型クロススイッチを経由して、前記生成された
   メモリロケーションアドレスのメモリに書き込ませるよ
   うに、前記空間型クロススイッチ及び前記第０乃至第ｍ
   のメモリの動作を制御する制御部とを有し、 前記制御部は、前記第０乃至第ｍの入力データ書き込み
   指示信号の内の複数個が同時刻にアクティブ状態である
   ときに、アクティブ状態である複数個の前記入力データ
   書き込み指示信号に対応する複数個の前記入力データ
   を、前記入力データを区別する序数ｎ（ｎは０以上ｍ以
   下の整数）の値の大きい方の入力データから順に、前記
   生成されたメモリロケーションアドレスの値の大きい方
   のメモリから順に書き込むようにする優先制御を行う こ
   とを特徴とするマルチポートメモリ装置。
2. 【請求項２】 前記空間型クロススイッチが、前記スイ
   ッチ入力ポートの数の２乗個の交点を有することを特徴
   とする請求項１記載のマルチポートメモリ装置。
3. 【請求項３】 前記空間型クロススイッチが、前記スイ
   ッチ入力ポートの数に、メモリビット数を乗じた数の交
   点を有し、前記メモリの内の複数のメモリに同時にデー
   タ書き込みができるように構成したことを特徴とする請
   求項１又は２の何れかに記載のマルチポートメモリ装
   置。
4. 【請求項４】 前記制御部は、前記複数の入力データ書
   き込み指示信号のうちの複数の信号が同時刻にアクティ
   ブ状態であるときには、同時刻にアクティブ状態になっ
   た入力データ書き込み指示信号の数を数え、最後にアク
   セスされたメモリの位置から前記同時刻にアクティブ状
   態になった入力データ書き込み指示信号の数の分だけ前
   記空間型クロススイッチを開くことにより、前記空間型
   クロススイッチにおけるデータの衝突を回避することを
   特徴とする請求項１乃至３の何れかに記載のマルチポー
   トメモリ装置。
5. 【請求項５】 前記制御部は、ライトアドレス生成回路
   と、スイッチコントローラと、ライトアドレスセレクタ
   とを有し、 前記ライトアドレス生成回路は、 前記入力データ書き込み指示信号がアクティブ状態であ
   る数を計数し、この計数結果と第１のキャリー信号とを
   生成する計数回路と、 前記計数結果と前記メモリロケーションアドレスとを加
   算し、この加算結果と第２のキャリー信号とを生成する
   加算回路と、 前記入力データ書き込み指示信号及び前記加算結果に基
   づいて前記メモリロケーションアドレスを生成し格納す
   るレジスタと、 前記第１及び第２のキャリー信号に基づきカウントアッ
   プを行いカウントアップ結果を生成するアドレスカウン
   タとを有し、 前記スイッチコントローラは、前記入力データ書き込み
   信号がアクティブ状態である数と前記メモリロケーショ
   ンアドレスとに基づいて前記スイッチ制御信号を生成
   し、 前記ライトアドレスセレクタは、 前記メモリアドレスロケーションをデコードしてデコー
   ド結果を生成するデコード回路と、 前記カウントアップ結果に所定数を加算して加算結果を
   出力する加算回路と、 該デコード結果に基づいて該カウントアップ結果若しく
   は該加算結果のいずれか一方を選択して前記書き込みア
   ドレスを生成するセレクタ回路とを有することを特徴と
   する請求項１記載のマルチポートメモリ装置。
6. 【請求項６】 各入力ポートの入力データを時間多重し
   て、各出力ポートに配備された出力バッファにデータ転
   送することによりデータの衝突を避ける出力バッファ型
   ＡＴＭスイッチ装置において、前記請求項１乃至５の 何れかに記載のマルチポートメモ
   リ装置を、前記出力バッファとして設け、入力部と出力
   バッファの間に配置される多重部の動作速度を低減した
   ことを特徴とするＡＴＭスイッチ装置。