JPH0817029B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0817029B2 JPH0817029B2 JP61301602A JP30160286A JPH0817029B2 JP H0817029 B2 JPH0817029 B2 JP H0817029B2 JP 61301602 A JP61301602 A JP 61301602A JP 30160286 A JP30160286 A JP 30160286A JP H0817029 B2 JPH0817029 B2 JP H0817029B2
- Authority
- JP
- Japan
- Prior art keywords
- read
- address
- register
- data
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【発明の詳細な説明】 〔概要〕 ファーストイン・ファーストアウト（FIFO）メモリに
おいて、記憶部（セルマトリクス）とデータ出力との間
にレジスタを設け、セルマトリクスからデータ出力にデ
ータを読出す際に、先行する読出し命令クロックにより
セルマトリクスの記憶内容をレジスタに予め転送してお
くことにより読出しの高速化を図ると共に、読出しリセ
ットの際には０番地の記憶内容を上記レジスタに書込む
ことにより読出しリセット後の最初の読出し動作におけ
る不定なデータの読出しを防止したものである。
おいて、記憶部（セルマトリクス）とデータ出力との間
にレジスタを設け、セルマトリクスからデータ出力にデ
ータを読出す際に、先行する読出し命令クロックにより
セルマトリクスの記憶内容をレジスタに予め転送してお
くことにより読出しの高速化を図ると共に、読出しリセ
ットの際には０番地の記憶内容を上記レジスタに書込む
ことにより読出しリセット後の最初の読出し動作におけ
る不定なデータの読出しを防止したものである。
本発明は出力部にレジスタを付加して先行読出しを行
うようにする共に読出しリセットの際の不定なデータ読
出しを防止した半導体記憶装置すなわちFIFOメモリに関
する。
うようにする共に読出しリセットの際の不定なデータ読
出しを防止した半導体記憶装置すなわちFIFOメモリに関
する。
従来のFIFOメモリを第５図、第６図を参照して説明す
ると、１はデュアルポートのMOSスタティック型メモリ
セルアレイであって、第６図に示すごとく，各メモリセ
ルMCに対して、書込み側ワード線WL（Ｗ）および読出し
側ワード線WL（Ｒ）が接続されると共に、書込み側ビッ
ト線BL（Ｗ）、▲▼（Ｗ）および読出し側ビット線
BL（Ｒ）、▲▼（Ｒ）が接続されている。書込み動
作においては、書込み側ワード線WL（Ｗ）がライトロー
デコーダ2-Wおよびライトドライバ3-Wによって選択さ
れ、書込み側ビット線BL（Ｗ）および▲▼（Ｗ）が
ライトコラムデコーダ4-Wおよびライトゲート5-Wによっ
て選択され、この結果入力データDinがライトアンプ７
を介して選択メモリセルMCに書込まれる。これらのライ
トローデコーダ2-Wおよびライトコラムデコーダ4-Wにア
ドレスを与えるのがライトポインタ８であり、ライトポ
インタ８は書込みリセット信号▲▼（Ｗ）の受信
後の書込みクロックを計数し、この計数値をｉ（ｉ＝
0,1,…）としたときにメモリセルアレイ１のｉ番地のメ
モリセルが選択される。なお、ライトポインタ８におい
て、CLはクリア端子、CKはクロック端子である。
ると、１はデュアルポートのMOSスタティック型メモリ
セルアレイであって、第６図に示すごとく，各メモリセ
ルMCに対して、書込み側ワード線WL（Ｗ）および読出し
側ワード線WL（Ｒ）が接続されると共に、書込み側ビッ
ト線BL（Ｗ）、▲▼（Ｗ）および読出し側ビット線
BL（Ｒ）、▲▼（Ｒ）が接続されている。書込み動
作においては、書込み側ワード線WL（Ｗ）がライトロー
デコーダ2-Wおよびライトドライバ3-Wによって選択さ
れ、書込み側ビット線BL（Ｗ）および▲▼（Ｗ）が
ライトコラムデコーダ4-Wおよびライトゲート5-Wによっ
て選択され、この結果入力データDinがライトアンプ７
を介して選択メモリセルMCに書込まれる。これらのライ
トローデコーダ2-Wおよびライトコラムデコーダ4-Wにア
ドレスを与えるのがライトポインタ８であり、ライトポ
インタ８は書込みリセット信号▲▼（Ｗ）の受信
後の書込みクロックを計数し、この計数値をｉ（ｉ＝
0,1,…）としたときにメモリセルアレイ１のｉ番地のメ
モリセルが選択される。なお、ライトポインタ８におい
て、CLはクリア端子、CKはクロック端子である。
他方、読出し動作においては、読出し側ワード線WL
（Ｒ）がリードローデコーダ2-Rおよびリードドライバ3
-Rによって選択され、リード側ビット線BL（Ｒ）および
▲▼（Ｒ）がリードコラムデコーダ4-Rおよびリー
ドゲート5-Rによって選択され、この結果、選択メモリ
セルMCのデータがセンスアンプ６によってセンスされラ
ッチ・リードアンプ10を介して出力データDoutとして送
出される。これらのリードローデコーダ2-Rおよびリー
ドコラムデコーダ4-Rにアドレスを与えるのがリードポ
インタ９であり、リードポインタ９は読出しリセット信
号▲▼（Ｒ）の受信後の読出しクロックを立上
り検出器9aを介して計数し、この計数値をｊ（ｊ＝0,1,
…）としたときにメモリセルアレイ１のｊ番地のメモリ
セルが選択される。なお、リードポインタ９において、
CLはクリア端子、CKはクロック端子である。
（Ｒ）がリードローデコーダ2-Rおよびリードドライバ3
-Rによって選択され、リード側ビット線BL（Ｒ）および
▲▼（Ｒ）がリードコラムデコーダ4-Rおよびリー
ドゲート5-Rによって選択され、この結果、選択メモリ
セルMCのデータがセンスアンプ６によってセンスされラ
ッチ・リードアンプ10を介して出力データDoutとして送
出される。これらのリードローデコーダ2-Rおよびリー
ドコラムデコーダ4-Rにアドレスを与えるのがリードポ
インタ９であり、リードポインタ９は読出しリセット信
号▲▼（Ｒ）の受信後の読出しクロックを立上
り検出器9aを介して計数し、この計数値をｊ（ｊ＝0,1,
…）としたときにメモリセルアレイ１のｊ番地のメモリ
セルが選択される。なお、リードポインタ９において、
CLはクリア端子、CKはクロック端子である。
なお、第６図において、トランジスタQW,QW′はライ
トゲート5-Wの１ビット分を表わし、トランジスタQR,
QR′はリードゲート5-Rの１ビット分を表わし、SAはセ
ンスアンプ６の１ビット分を表わす。
トゲート5-Wの１ビット分を表わし、トランジスタQR,
QR′はリードゲート5-Rの１ビット分を表わし、SAはセ
ンスアンプ６の１ビット分を表わす。
第７図を参照して第５図の読出動作を詳細に説明する
と、図示しない読出しリセット信号▲▼（Ｒ）の
受信後の読出しクロックの（ｊ−１）番目ローレベル
のときには（ただし、０番地から開始する）、リードポ
インタ９の出力RPは（ｊ−１）番地を示し、従って、選
択部（2-R〜5-R）は（ｊ−１）番地メモリセルに対して
アクセス動作を実行し、この結果、出力データDoutは図
示のごとくなる。次に、読出しクロックが時刻t1にて
立上ると、リードポインタ９は時間TA後の時刻t2に＋１
カウントアップしてその出力RPは（ｊ−１）番地からｊ
番地に変化する。そして、時刻t3にて選択部（2-R〜5-
R）はｊ番地のメモリセルのアクセス動作に移行し、そ
の間にセンス動作も行われ、時刻t4において出力データ
Doutはｊ番地の記憶内容を示すことになる。この場合、
サイクルタイムTCYCは、 TCYC〜TA＋TB＋TC （１） ただし、TAは読出しクロックの立上りからリードポ
インタ９の出力RPの決定までの時間、 TBは選択部（2-R〜5-R）の起動から読出しデータのセ
ンス完了までの時間、 TCはセンス完了からラッチ・リードアンプ10を介して
出力データDoutが決定されるまでの時間、 で決定され、また、アクセスタイムTACは、 TAC〜TB＋TC （２） で決定される。
と、図示しない読出しリセット信号▲▼（Ｒ）の
受信後の読出しクロックの（ｊ−１）番目ローレベル
のときには（ただし、０番地から開始する）、リードポ
インタ９の出力RPは（ｊ−１）番地を示し、従って、選
択部（2-R〜5-R）は（ｊ−１）番地メモリセルに対して
アクセス動作を実行し、この結果、出力データDoutは図
示のごとくなる。次に、読出しクロックが時刻t1にて
立上ると、リードポインタ９は時間TA後の時刻t2に＋１
カウントアップしてその出力RPは（ｊ−１）番地からｊ
番地に変化する。そして、時刻t3にて選択部（2-R〜5-
R）はｊ番地のメモリセルのアクセス動作に移行し、そ
の間にセンス動作も行われ、時刻t4において出力データ
Doutはｊ番地の記憶内容を示すことになる。この場合、
サイクルタイムTCYCは、 TCYC〜TA＋TB＋TC （１） ただし、TAは読出しクロックの立上りからリードポ
インタ９の出力RPの決定までの時間、 TBは選択部（2-R〜5-R）の起動から読出しデータのセ
ンス完了までの時間、 TCはセンス完了からラッチ・リードアンプ10を介して
出力データDoutが決定されるまでの時間、 で決定され、また、アクセスタイムTACは、 TAC〜TB＋TC （２） で決定される。
このように、FIFOメモリの読出し時間が大きいという
問題点があった。
問題点があった。
従って、本発明の目的は、読出し動作の高速化を図っ
たFIFOメモリを提供することにある。
たFIFOメモリを提供することにある。
上述の問題点を解決するための手段は第１図に示され
る。第１図において、記憶部は0,1,…,n−１番地が割当
てられているデュアルポート型のものであり、従って、
記憶部に対しては書込み動作と読出し動作を並行して行
える。書込み動作はライトポインタ手段によって行われ
る。すなわち、ライトポインタ手段は、書込みリセット
信号▲▼（Ｗ）によりリセットされ、この書込み
リセット信号の受信後の書込みクロックを計数し、該
計数値をｉとしたときに（ｉは0,1,…と変化する）、記
憶部のｉ番地に入力データDinを書込むものである。他
方、読出し動作はリードポインタおよび選択手段によっ
て行われる。すなわち、リードポインタ手段は、読出し
リセット信号▲▼（Ｒ）たとえばその立上りによ
りリセットされると同時に記憶部の０番地の記憶内容を
読出し、読出しリセット記号の立上りと共にその後の読
出しクロックの立上りを計数し、該計数値をｊとした
ときに（ｊも0,1,…と変化する）、記憶部の（ｊ＋１）
番地の記憶内容を読出すための選択信号を発生する。こ
の結果、この選択信号にもとづいて選択手段は記憶部の
（ｊ＋１）番地の記憶内容を読出すことになるが、この
選択手段は読出しクロックと共に読出しリセット信号
▲▼（Ｒ）によっても活性化される。リードポイ
ンタ手段および選択手段によって読出されたデータはレ
ジスタに一旦記憶され、レジスタはこの記憶されたデー
タを読出しクロックの受信毎に出力データDoutとして
送出するものである。
る。第１図において、記憶部は0,1,…,n−１番地が割当
てられているデュアルポート型のものであり、従って、
記憶部に対しては書込み動作と読出し動作を並行して行
える。書込み動作はライトポインタ手段によって行われ
る。すなわち、ライトポインタ手段は、書込みリセット
信号▲▼（Ｗ）によりリセットされ、この書込み
リセット信号の受信後の書込みクロックを計数し、該
計数値をｉとしたときに（ｉは0,1,…と変化する）、記
憶部のｉ番地に入力データDinを書込むものである。他
方、読出し動作はリードポインタおよび選択手段によっ
て行われる。すなわち、リードポインタ手段は、読出し
リセット信号▲▼（Ｒ）たとえばその立上りによ
りリセットされると同時に記憶部の０番地の記憶内容を
読出し、読出しリセット記号の立上りと共にその後の読
出しクロックの立上りを計数し、該計数値をｊとした
ときに（ｊも0,1,…と変化する）、記憶部の（ｊ＋１）
番地の記憶内容を読出すための選択信号を発生する。こ
の結果、この選択信号にもとづいて選択手段は記憶部の
（ｊ＋１）番地の記憶内容を読出すことになるが、この
選択手段は読出しクロックと共に読出しリセット信号
▲▼（Ｒ）によっても活性化される。リードポイ
ンタ手段および選択手段によって読出されたデータはレ
ジスタに一旦記憶され、レジスタはこの記憶されたデー
タを読出しクロックの受信毎に出力データDoutとして
送出するものである。
上述の手段によれば、リードポインタ手段は選択手段
と協働して、本来出力されるべきデータより先行する番
地のデータを記憶部から読み出しレジスタに格納する。
従って、次の読み出し命令（読み出しクロック）が入力
された時には、記憶部からではなくレジスタから、先行
読み出しされたデータが出力データとして送出される。
つまり、ｋ番目の読み出しクロックを受信した時、選
択手段は、記憶部のｋ＋１番地を選択して当該番地のデ
ータをレジスタに転送し、同時にレジスタは、ｋ−１番
目の読み出しクロックで既に記憶部から転送済みのデ
ータを出力データとして送出する。これによって、読み
出し動作の高速化を図ることができる。
と協働して、本来出力されるべきデータより先行する番
地のデータを記憶部から読み出しレジスタに格納する。
従って、次の読み出し命令（読み出しクロック）が入力
された時には、記憶部からではなくレジスタから、先行
読み出しされたデータが出力データとして送出される。
つまり、ｋ番目の読み出しクロックを受信した時、選
択手段は、記憶部のｋ＋１番地を選択して当該番地のデ
ータをレジスタに転送し、同時にレジスタは、ｋ−１番
目の読み出しクロックで既に記憶部から転送済みのデ
ータを出力データとして送出する。これによって、読み
出し動作の高速化を図ることができる。
また、読み出しリセットの際には、選択手段は読み出
しリセット信号▲▼（Ｒ）によって活性化され、
記憶部の０番地の記憶内容をレジスタに転送する。従っ
て、最初の読み出しクロックを受信した時には、読み出
すべき０番地の記憶データが送出される。これによっ
て、読み出しリセット後の最初の読み出し動作における
不定なデータの読み出しを防止することが可能となる。
しリセット信号▲▼（Ｒ）によって活性化され、
記憶部の０番地の記憶内容をレジスタに転送する。従っ
て、最初の読み出しクロックを受信した時には、読み出
すべき０番地の記憶データが送出される。これによっ
て、読み出しリセット後の最初の読み出し動作における
不定なデータの読み出しを防止することが可能となる。
第２図は本発明に係るFIFOメモリの一実施例を示すブ
ロック回路図であって、第５図の要素に、立上り検出器
9b、オア回路11、ナンド回路12、レジスタ13、オア回路
14、立上り検出器14a,14bを付加したものである。すな
わち、立上り検出器9b、オア回路11の付加により、リー
ドポインタ９においては、読出しリセット信号▲
▼（Ｒ）はリードポインタ９のリセット信号として作用
する共に、読出しクロックとしても作用することにな
り、従って、第２図におけるリードポインタ９の出力RP
は第５図のリードポインタ９の出力RPより＋１先行する
ことになる、つまり、１読出しサイクル分読出し動作が
先行することになる。他方、メモリセルアレイ１から読
出されたデータはレジスタ13に一旦記憶されてから出力
データDoutとして送出される。つまり、メモリセルアレ
イ１からの読出しデータは１読出しサイクル分だけ遅延
する。結局、同一の読出しサイクルでは、第２図のFIFO
メモリも第５図のFIFOメモリも同一番地の記憶内容が読
出されることになるが、第２図のFIFOメモリにおいて
は、読出しデータDoutは既にメモリセルアレイ１からレ
ジスタ13に読出されているデータを出力するので読出し
サイクル自体が短縮できる。
ロック回路図であって、第５図の要素に、立上り検出器
9b、オア回路11、ナンド回路12、レジスタ13、オア回路
14、立上り検出器14a,14bを付加したものである。すな
わち、立上り検出器9b、オア回路11の付加により、リー
ドポインタ９においては、読出しリセット信号▲
▼（Ｒ）はリードポインタ９のリセット信号として作用
する共に、読出しクロックとしても作用することにな
り、従って、第２図におけるリードポインタ９の出力RP
は第５図のリードポインタ９の出力RPより＋１先行する
ことになる、つまり、１読出しサイクル分読出し動作が
先行することになる。他方、メモリセルアレイ１から読
出されたデータはレジスタ13に一旦記憶されてから出力
データDoutとして送出される。つまり、メモリセルアレ
イ１からの読出しデータは１読出しサイクル分だけ遅延
する。結局、同一の読出しサイクルでは、第２図のFIFO
メモリも第５図のFIFOメモリも同一番地の記憶内容が読
出されることになるが、第２図のFIFOメモリにおいて
は、読出しデータDoutは既にメモリセルアレイ１からレ
ジスタ13に読出されているデータを出力するので読出し
サイクル自体が短縮できる。
さらに、読出しリセット信号▲▼（Ｒ）により
リードポインタ９がリセットされてリードローデコーダ
2-Rおよびリードコラムデコーダ4-Rが０番地への選択動
作を開始すると、読出しリセット信号▲▼（Ｒ）
によってリードワードドライバ3-R、リードゲート5-R、
センスアンプ６も活性化される。また、同時に、読出し
リセット信号▲▼（Ｒ）は立上り検出器14bおよ
びオア回路14を介してレジスタ13を動作させる。この結
果、メモリセルアレイ１の０番地の記憶内容がレジスタ
13に格納されることになる。
リードポインタ９がリセットされてリードローデコーダ
2-Rおよびリードコラムデコーダ4-Rが０番地への選択動
作を開始すると、読出しリセット信号▲▼（Ｒ）
によってリードワードドライバ3-R、リードゲート5-R、
センスアンプ６も活性化される。また、同時に、読出し
リセット信号▲▼（Ｒ）は立上り検出器14bおよ
びオア回路14を介してレジスタ13を動作させる。この結
果、メモリセルアレイ１の０番地の記憶内容がレジスタ
13に格納されることになる。
以下、第２図の読出し動作を説明する。
第３図を参照すると、図示しない読出しリセット信号
▲▼（Ｒ）の受信後の読出しクロックのｊ番地
ローレベルのときには、リードポインタ９は読出しリセ
ット信号▲▼（Ｒ）も読出しクロックとして計
数しているので、その出力RPはｊ番地を示し、従って、
選択部（2-R〜5-R）はｊ番地のメモリセルに対してアク
セス動作を実行し、この結果、出力データDoutは図示の
ごとくなる。次に、読出しクロックが時刻t1にて立上
ると、リードポインタ９は時間TA後の時刻t2に＋１カウ
ントアップしてその出力RPはｊ番地から（ｊ＋１）番地
に変化する。そして、時刻t3にて選択部（2-R〜5-R）は
（ｊ＋１）番地のメモリセルのアクセス動作に移行し、
その間に、センス動作も行われる。このとき、並行して
読出しクロックの立下りに応答してレジスタ12は転送
モードに移る。つまり、時刻t4においてレジスタ13のデ
ータ（ｊ）はラッチ・リードアンプ10を介して出力デー
タDoutとして送出される。その後、時刻t5において選択
部（2-R〜5-R）およびセンスアンプ６の動作が完了して
（ｊ＋１）番地のメモリセルの記憶内容がレジスタ13に
書込まれることになる。従って、この場合、サイクルタ
イムTCYCは、 TCYC〜TA＋TB （３） で決定され、また、アクセスタイムTACは、 TAC〜TC′ （４） ただし、TC′は読出しクロックの立下りからレジス
タ13の転送モード完了までの時間、で決定される。
▲▼（Ｒ）の受信後の読出しクロックのｊ番地
ローレベルのときには、リードポインタ９は読出しリセ
ット信号▲▼（Ｒ）も読出しクロックとして計
数しているので、その出力RPはｊ番地を示し、従って、
選択部（2-R〜5-R）はｊ番地のメモリセルに対してアク
セス動作を実行し、この結果、出力データDoutは図示の
ごとくなる。次に、読出しクロックが時刻t1にて立上
ると、リードポインタ９は時間TA後の時刻t2に＋１カウ
ントアップしてその出力RPはｊ番地から（ｊ＋１）番地
に変化する。そして、時刻t3にて選択部（2-R〜5-R）は
（ｊ＋１）番地のメモリセルのアクセス動作に移行し、
その間に、センス動作も行われる。このとき、並行して
読出しクロックの立下りに応答してレジスタ12は転送
モードに移る。つまり、時刻t4においてレジスタ13のデ
ータ（ｊ）はラッチ・リードアンプ10を介して出力デー
タDoutとして送出される。その後、時刻t5において選択
部（2-R〜5-R）およびセンスアンプ６の動作が完了して
（ｊ＋１）番地のメモリセルの記憶内容がレジスタ13に
書込まれることになる。従って、この場合、サイクルタ
イムTCYCは、 TCYC〜TA＋TB （３） で決定され、また、アクセスタイムTACは、 TAC〜TC′ （４） ただし、TC′は読出しクロックの立下りからレジス
タ13の転送モード完了までの時間、で決定される。
このように、上式（１）〜（４）から、サイクルタイ
ムTCYCおよびアクセスタイムTACは小さくなる。
ムTCYCおよびアクセスタイムTACは小さくなる。
次に、読み出しリセット信号▲▼（Ｒ）を入力
した直後の読出し動作を第４図を参照して説明する。読
み出しリセット信号▲▼（Ｒ）を入力する前に
は、読出しクロック（ｍ）が入力されており、従っ
て、リードポインタ９の出力RPは＋１先行した値（ｍ＋
１）となっており、この結果、選択部はメモリセルアレ
イ１の、（ｍ＋１）番地の記憶内容を読出してレジスタ
13に格納している。この状態において、読出しリセット
信号▲▼（Ｒ）が入力されると、その立上り信号
φ0によってリードポインタ９がクリアされて０番地を
示し、また、リセット信号▲▼（Ｒ）によってリ
ードワードドライバ3-R、リードゲート5-R、センスアン
プ６が活性化され、さらに、リセット信号▲▼
（Ｒ）の立上り信号φRによってレジスタ13が動作され
る。従って、選択部によりメモリセルアレイ１から０番
地の記憶データが読出されてレジスタ13に格納される。
従って、次の読出しクロック（０）によってレジスタ
13からラッチ・リードアンプ10にデータ（０）が読出さ
れ、出力Doutとして送出される。つまり、読出しリセッ
ト信号▲▼（Ｒ）によって選択部を動作させてレ
ジスタ13における不要なデータ（ｍ＋１）をデータ
（０）に置き換えるようにしたものである。
した直後の読出し動作を第４図を参照して説明する。読
み出しリセット信号▲▼（Ｒ）を入力する前に
は、読出しクロック（ｍ）が入力されており、従っ
て、リードポインタ９の出力RPは＋１先行した値（ｍ＋
１）となっており、この結果、選択部はメモリセルアレ
イ１の、（ｍ＋１）番地の記憶内容を読出してレジスタ
13に格納している。この状態において、読出しリセット
信号▲▼（Ｒ）が入力されると、その立上り信号
φ0によってリードポインタ９がクリアされて０番地を
示し、また、リセット信号▲▼（Ｒ）によってリ
ードワードドライバ3-R、リードゲート5-R、センスアン
プ６が活性化され、さらに、リセット信号▲▼
（Ｒ）の立上り信号φRによってレジスタ13が動作され
る。従って、選択部によりメモリセルアレイ１から０番
地の記憶データが読出されてレジスタ13に格納される。
従って、次の読出しクロック（０）によってレジスタ
13からラッチ・リードアンプ10にデータ（０）が読出さ
れ、出力Doutとして送出される。つまり、読出しリセッ
ト信号▲▼（Ｒ）によって選択部を動作させてレ
ジスタ13における不要なデータ（ｍ＋１）をデータ
（０）に置き換えるようにしたものである。
なお、ここで、読出しリセット信号▲▼（Ｒ）
を選択部3-R,5-R,6に入力させない場合を考察すると、
読出しリセット信号▲▼（Ｒ）がリードポインタ
９に入力されても、選択部は動作せず、従って、レジス
タ13には以前に書込まれたデータ（ｍ＋１）が保持され
ることになる。この状態において、読出しクロック
（０）が入力されると、レジスタ13からラッチ・リード
アンプ10にデータ（ｍ＋１）が読出され、不定な値が出
力Doutとして送出されることになる。このような不都合
は読出しリセット信号▲▼（Ｒ）によって選択部
を動作させることにより解消される。
を選択部3-R,5-R,6に入力させない場合を考察すると、
読出しリセット信号▲▼（Ｒ）がリードポインタ
９に入力されても、選択部は動作せず、従って、レジス
タ13には以前に書込まれたデータ（ｍ＋１）が保持され
ることになる。この状態において、読出しクロック
（０）が入力されると、レジスタ13からラッチ・リード
アンプ10にデータ（ｍ＋１）が読出され、不定な値が出
力Doutとして送出されることになる。このような不都合
は読出しリセット信号▲▼（Ｒ）によって選択部
を動作させることにより解消される。
なお、上述の実施例においては、ライトポインタ８お
よびリードポインタ９を別々にリセットしているが、１
つのリセット信号により同時にリセットしてもよい。
よびリードポインタ９を別々にリセットしているが、１
つのリセット信号により同時にリセットしてもよい。
以上説明したように本発明によれば先行読出しを行う
ことにより読出しサイクルタイムおよび読出しアクセス
タイムを小さくでき、従って、読出し速度を大きくでき
ると共に、読出し動作のリセット直後の不定なデータ読
出しも防止できる。
ことにより読出しサイクルタイムおよび読出しアクセス
タイムを小さくでき、従って、読出し速度を大きくでき
ると共に、読出し動作のリセット直後の不定なデータ読
出しも防止できる。
第１図は本発明の基本構成を示すブロック図、 第２図は本発明に係るFIFOメモリの一実施例を示すブロ
ック回路図、 第３図、第４図は第２図の回路動作を説明するためのタ
イミング図、 第５図は従来のFIFOメモリのブロック回路図、 第６図は第５図のメモリセルアレイの詳細な回路図、 第７図は第５図の回路動作を説明するためのタイミング
図である。 １……メモリセルアレイ、2-W,2-R……ローデコーダ、3
-W,3-R……ワードドライバ、4-W,4-R……コラムデコー
ダ、5-W,5-R……ゲート、６……センスアンプ、７……
ライトアンプ、８……ライトポインタ、９……リードポ
インタ、10……ラッチ・リードアンプ、11……オア回
路、12,14……ナンド回路、13……レジスタ。
ック回路図、 第３図、第４図は第２図の回路動作を説明するためのタ
イミング図、 第５図は従来のFIFOメモリのブロック回路図、 第６図は第５図のメモリセルアレイの詳細な回路図、 第７図は第５図の回路動作を説明するためのタイミング
図である。 １……メモリセルアレイ、2-W,2-R……ローデコーダ、3
-W,3-R……ワードドライバ、4-W,4-R……コラムデコー
ダ、5-W,5-R……ゲート、６……センスアンプ、７……
ライトアンプ、８……ライトポインタ、９……リードポ
インタ、10……ラッチ・リードアンプ、11……オア回
路、12,14……ナンド回路、13……レジスタ。
Claims (1)
- 【請求項１】複数のメモリセル、ワード線およびビット
線を有するメモリセルアレイと、 前記ワード線を選択するロウデコーダと、 前記ビット線を選択するコラムデコーダと、 前記メモリセルに記憶されたデータを読み出すセンスア
ンプと、 前記ロウデコーダおよびコラムデコーダにより選択され
たメモリセルから前記センスアンプを介して転送される
データを記憶するレジスタと、 前記ロウデコーダおよびコラムデコーダへ供給するアド
レスを順次発生するリードポインタ手段とを具備し、 該リードポインタ手段は、読み出しリセット信号でリセ
ットされ、該読み出しリセット信号および読み出しクロ
ック信号の計数により前記アドレスを発生することで、
Ｋ番目の読み出しクロック信号を受信した時に（Ｋ＋
１）番地のアドレスを発生するように構成され、 前記センスアンプおよび前記レジスタは、前記読み出し
リセット信号および前記読み出しクロック信号の各々に
応答して活性化されるように制御され、 Ｋ番目の読み出しクロック信号の受信に応答して、前記
メモリセルアレイの（Ｋ＋１）番地を選択して当該番地
のデータを前記レジスタに転送すると共に、既に前記レ
ジスタに転送済みのＫ番地のデータを出力データとして
前記レジスタから出力することを特徴とする半導体記憶
装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61301602A JPH0817029B2 (ja) | 1986-12-19 | 1986-12-19 | 半導体記憶装置 |
| DE87311041T DE3786539T2 (de) | 1986-12-19 | 1987-12-15 | Halbleiterspeicher mit Doppelzugriffseinrichtung zur Realisierung eines Lesebetriebs mit hoher Geschwindigkeit. |
| EP87311041A EP0272869B1 (en) | 1986-12-19 | 1987-12-15 | Dual port type semiconductor memory device realizing a high speed read operation |
| US07/134,997 US4823321A (en) | 1986-12-19 | 1987-12-18 | Dual port type semiconductor memory device realizing a high speed read operation |
| KR8714462A KR910009404B1 (en) | 1986-12-19 | 1987-12-18 | Dual porttype semiconductor memory device with high speed operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61301602A JPH0817029B2 (ja) | 1986-12-19 | 1986-12-19 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63155496A JPS63155496A (ja) | 1988-06-28 |
| JPH0817029B2 true JPH0817029B2 (ja) | 1996-02-21 |
Family
ID=17898921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61301602A Expired - Fee Related JPH0817029B2 (ja) | 1986-12-19 | 1986-12-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0817029B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100275182B1 (ko) * | 1990-12-17 | 2000-12-15 | 윌리엄 비. 켐플러 | 순차 메모리 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH081745B2 (ja) * | 1984-12-10 | 1996-01-10 | 日本電気株式会社 | シリアルアクセスメモリ |
-
1986
- 1986-12-19 JP JP61301602A patent/JPH0817029B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63155496A (ja) | 1988-06-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4823321A (en) | Dual port type semiconductor memory device realizing a high speed read operation | |
| JP2740063B2 (ja) | 半導体記憶装置 | |
| JP2572292B2 (ja) | 非同期データ伝送装置 | |
| JPH03130983A (ja) | パイプラインシリアルメモリ及びそのパイプラインの方法 | |
| JP2925600B2 (ja) | 半導体記憶装置 | |
| US5673415A (en) | High speed two-port interface unit where read commands suspend partially executed write commands | |
| US5379263A (en) | Semiconductor memory device which can provide required data flexibly under simplified control and operating method therefor | |
| JP3081614B2 (ja) | 部分書込み制御装置 | |
| JPH0817029B2 (ja) | 半導体記憶装置 | |
| JP2696864B2 (ja) | メモリ装置 | |
| JPH0817030B2 (ja) | 半導体記憶装置 | |
| US5504913A (en) | Queue memory with self-handling addressing and underflow | |
| US6366979B1 (en) | Apparatus and method for shorting retransmit recovery times utilizing cache memory in high speed FIFO | |
| JP2646807B2 (ja) | マルチポートメモリ | |
| JPS6226120B2 (ja) | ||
| JPS6214919B2 (ja) | ||
| JPH11203872A (ja) | 半導体記憶装置 | |
| SU496604A1 (ru) | Запоминающее устройство | |
| US6222793B1 (en) | Memory devices having a restore start address counter | |
| JPS6211426B2 (ja) | ||
| SU1256034A1 (ru) | Устройство дл сопр жени двух ЭВМ с общей пам тью | |
| JPS63155498A (ja) | 半導体記憶装置 | |
| JP2517126B2 (ja) | 半導体記憶装置 | |
| JPS6113318B2 (ja) | ||
| JPS63113896A (ja) | 不揮発性半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |