JPS6211426B2 - - Google Patents
Info
- Publication number
- JPS6211426B2 JPS6211426B2 JP12233982A JP12233982A JPS6211426B2 JP S6211426 B2 JPS6211426 B2 JP S6211426B2 JP 12233982 A JP12233982 A JP 12233982A JP 12233982 A JP12233982 A JP 12233982A JP S6211426 B2 JPS6211426 B2 JP S6211426B2
- Authority
- JP
- Japan
- Prior art keywords
- register
- data
- memory
- signal
- outside
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000015654 memory Effects 0.000 claims description 62
- 238000012217 deletion Methods 0.000 claims description 2
- 230000037430 deletion Effects 0.000 claims description 2
- 238000000034 method Methods 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
- G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
Description
【発明の詳細な説明】
本発明はメモリ回路に関するものである。
近年の連想メモリ（associafive memory）ま
たはCAM（confenf―addressable memory）と
呼ばれるものは、ある条件に合つたデータを読み
出す場合に、直接に条件を示す信号を与えるだけ
でその条件に合つたデータが読み出されるように
構成されたメモリのことを言う。普通のメモリを
使用した場合には、アドレスを送出して読み出し
たデータが条件に合つているか否かを逐一必要な
データが得られるまで調べなければならず、非常
に煩雑な処理を伴つていた。
たはCAM（confenf―addressable memory）と
呼ばれるものは、ある条件に合つたデータを読み
出す場合に、直接に条件を示す信号を与えるだけ
でその条件に合つたデータが読み出されるように
構成されたメモリのことを言う。普通のメモリを
使用した場合には、アドレスを送出して読み出し
たデータが条件に合つているか否かを逐一必要な
データが得られるまで調べなければならず、非常
に煩雑な処理を伴つていた。
その点、連想メモリはデータの内容でアクセス
できるため、特定のデータを搜す場合極めて処理
が簡単で、アクセス時間も速くなる。しかし、従
来の連想メモリは磁気デイスク等の回転メモリを
用いたものが多く、一般に半導体メモリに比べて
アクセス時間が遅く、より高速なものが望まれて
いた。またチヤージ・カツプルドウ・デイバイス
（CCD）を用いたものがあるが、蓄積されたデー
タを移動させながら検索する等、速度的に問題を
有していた。
できるため、特定のデータを搜す場合極めて処理
が簡単で、アクセス時間も速くなる。しかし、従
来の連想メモリは磁気デイスク等の回転メモリを
用いたものが多く、一般に半導体メモリに比べて
アクセス時間が遅く、より高速なものが望まれて
いた。またチヤージ・カツプルドウ・デイバイス
（CCD）を用いたものがあるが、蓄積されたデー
タを移動させながら検索する等、速度的に問題を
有していた。
本発明は、半導体回路で実現することができ、
かつ書き込みや検索の手順を簡潔にして、高速の
連想メモリを構成できるようにすることを目的と
するものである。
かつ書き込みや検索の手順を簡潔にして、高速の
連想メモリを構成できるようにすることを目的と
するものである。
以下本発明の一実施例について、図面を参照し
ながら説明する。
ながら説明する。
第１図は本発明の一実施例の基本回路を表わ
し、第２図は第１図の基本回路をカスケードに接
続し連想メモリ回路として構成した回路を表わ
す。
し、第２図は第１図の基本回路をカスケードに接
続し連想メモリ回路として構成した回路を表わ
す。
第１図において、１はメモリで、その内容は常
に信号線DOUT上に出力されている。２は演算
器で、メモリ１から出力されている信号線
DOUT上のデータと外部から入力されているバ
スDBUS上のデータとを信号線CONDで伝えられ
る演算情報に基づいて演算し、条件に合つた場合
には信号線S1ををオンにすることで他へ伝え
る。３はメモリ１の内容がデータとして有効か否
かを表わすフラグとして使われるレジスタで、オ
フの場合メモリ１の中の値はデータとして意味を
持たない。４はある条件に合つたデータを検索す
るような場合にその結果を格納しておくレジスタ
である。５は制御回路で、データの書き込み、検
索、読み出し抹消に際して、メモリ１、レジスタ
３、レジスタ４を制御する。このメモリ回路５は
カスケードに接続され、信号線DOUT、信号線
AOUTは後段のメモリ回路には、それぞれ信号
線DIN，信号線AINとして入力される。また信号
SEOUTは、前段のメモリ回路には信号SEINと
して入力される。そして信号線DOUTにはメモ
リ１の内容が出力されており、信号線AOUTに
はレジスタ３の内容が出力されている。また信号
SEOUTは、データをシフトしてもかまわないこ
とを前段に伝えるシフト許可出力信号である。そ
して制御回路５は、後段からシフトを許可する信
号SEINが入力された場合、またはメモリ１にデ
ータが入つていないことをレジスタ３がオフにな
つていることにより検出した場合に、信号
SEOUTを前段へ出力している。
に信号線DOUT上に出力されている。２は演算
器で、メモリ１から出力されている信号線
DOUT上のデータと外部から入力されているバ
スDBUS上のデータとを信号線CONDで伝えられ
る演算情報に基づいて演算し、条件に合つた場合
には信号線S1ををオンにすることで他へ伝え
る。３はメモリ１の内容がデータとして有効か否
かを表わすフラグとして使われるレジスタで、オ
フの場合メモリ１の中の値はデータとして意味を
持たない。４はある条件に合つたデータを検索す
るような場合にその結果を格納しておくレジスタ
である。５は制御回路で、データの書き込み、検
索、読み出し抹消に際して、メモリ１、レジスタ
３、レジスタ４を制御する。このメモリ回路５は
カスケードに接続され、信号線DOUT、信号線
AOUTは後段のメモリ回路には、それぞれ信号
線DIN，信号線AINとして入力される。また信号
SEOUTは、前段のメモリ回路には信号SEINと
して入力される。そして信号線DOUTにはメモ
リ１の内容が出力されており、信号線AOUTに
はレジスタ３の内容が出力されている。また信号
SEOUTは、データをシフトしてもかまわないこ
とを前段に伝えるシフト許可出力信号である。そ
して制御回路５は、後段からシフトを許可する信
号SEINが入力された場合、またはメモリ１にデ
ータが入つていないことをレジスタ３がオフにな
つていることにより検出した場合に、信号
SEOUTを前段へ出力している。
以上のように構成されたメモリ回路を用いた連
想メモリの構成を、第２図を参照しながら説明す
る。
想メモリの構成を、第２図を参照しながら説明す
る。
第２図において、M1〜Ｍoは第１図に示したメ
モリ回路で、カスケード接続されている。６は制
御回路で、データ読み出しの制御を行なう。７は
マルチプレクサで、読み出すべきデータを外部デ
ータバスEXDBUSに出力する。なお信号線
CONDや信号線FUNCは、この連想メモリの外部
から与えられる。
モリ回路で、カスケード接続されている。６は制
御回路で、データ読み出しの制御を行なう。７は
マルチプレクサで、読み出すべきデータを外部デ
ータバスEXDBUSに出力する。なお信号線
CONDや信号線FUNCは、この連想メモリの外部
から与えられる。
上記のように構成された連想メモリ回路におい
て、まずデータの書き込み動作について述べる。
第１図のメモリ回路に対してデータを書き込むこ
とは、データを前段から後段へシフトさせること
に等しい。即ち、メモリ１の内容が有効なデータ
であることをレジスタ３が示している場合には、
メモリ１の内容とレジスタ３の内容を共にデータ
として後段へシフトさせ、前段から新しいデータ
を取り込む。もしメモリ１の内容がデータとして
無効なら新しいデータを前段から取り込むだけ
で、現在取り込まれている値は後段へは伝えず消
滅してしまう。ただしレジスタ３がセツトされて
いる時でも、後段からシフト許可入力信号である
信号SEINが入力されていない場合は後段へデー
タをシフトすることはできない。こうすると、第
２図において、有効なデータの入つていないメモ
リ回路Miに新しくデータが前段からシフトさ
れ、それより以前の段のメモリ回路Mi-1も一斉
にデータのシフトを行なう。これによつて最前段
から新しいデータが書き込まれ、既存のデータは
シフトされることで記憶位置が変わる。最前段で
は、信号線DINには外部データバスEXDBUSが接
続され、信号線AINは書き込み時にレジスタ３が
セツトされるようにオンにしておく。また最後段
には、信号SEINを入力しないことでシフト不許
可を伝えておく。全メモリ回路にデータが詰まる
と、最前段から信号SEINが出ず、これ以上の書
き込みは不可能になる。しかし、ひとつ以上のメ
モリ回路のデータを消すと再び書き込み可能にな
る。なおデータの抹消については後述する。
て、まずデータの書き込み動作について述べる。
第１図のメモリ回路に対してデータを書き込むこ
とは、データを前段から後段へシフトさせること
に等しい。即ち、メモリ１の内容が有効なデータ
であることをレジスタ３が示している場合には、
メモリ１の内容とレジスタ３の内容を共にデータ
として後段へシフトさせ、前段から新しいデータ
を取り込む。もしメモリ１の内容がデータとして
無効なら新しいデータを前段から取り込むだけ
で、現在取り込まれている値は後段へは伝えず消
滅してしまう。ただしレジスタ３がセツトされて
いる時でも、後段からシフト許可入力信号である
信号SEINが入力されていない場合は後段へデー
タをシフトすることはできない。こうすると、第
２図において、有効なデータの入つていないメモ
リ回路Miに新しくデータが前段からシフトさ
れ、それより以前の段のメモリ回路Mi-1も一斉
にデータのシフトを行なう。これによつて最前段
から新しいデータが書き込まれ、既存のデータは
シフトされることで記憶位置が変わる。最前段で
は、信号線DINには外部データバスEXDBUSが接
続され、信号線AINは書き込み時にレジスタ３が
セツトされるようにオンにしておく。また最後段
には、信号SEINを入力しないことでシフト不許
可を伝えておく。全メモリ回路にデータが詰まる
と、最前段から信号SEINが出ず、これ以上の書
き込みは不可能になる。しかし、ひとつ以上のメ
モリ回路のデータを消すと再び書き込み可能にな
る。なおデータの抹消については後述する。
さて第１図において、信号線FUNCは外部から
メモリ回路に、いくつかの動作を起こすことを促
す。その動作には、データの書き込み、検索、消
去が含まれる。この信号線FUNCによつて書き込
みを促がされると、制御回路５は、自分自身が信
号SEOUTを出力している場合のみメモリ１とレ
ジスタ３へ前段からそれぞれ信号線AINと信号線
DINを通してデータを取り込むことを促す信号
SHを出力する。信号SHが入力されると、メモリ
１は信号線DIN上の新しいデータを受け、レジス
タ３も信号線AIN上の新しいデータを受ける。こ
れによつて記憶されるべきデータと、そのデータ
が有効であることを示すもうひとつのデータがシ
フトされることになる。以上がデータ書き込み動
作である。
メモリ回路に、いくつかの動作を起こすことを促
す。その動作には、データの書き込み、検索、消
去が含まれる。この信号線FUNCによつて書き込
みを促がされると、制御回路５は、自分自身が信
号SEOUTを出力している場合のみメモリ１とレ
ジスタ３へ前段からそれぞれ信号線AINと信号線
DINを通してデータを取り込むことを促す信号
SHを出力する。信号SHが入力されると、メモリ
１は信号線DIN上の新しいデータを受け、レジス
タ３も信号線AIN上の新しいデータを受ける。こ
れによつて記憶されるべきデータと、そのデータ
が有効であることを示すもうひとつのデータがシ
フトされることになる。以上がデータ書き込み動
作である。
次にある条件に当てはまるデータを検索する場
合について説明する。まずバスDBUS上にメモリ
１の内容と比較すべきデータをのせ、信号線
CONDには演算するための情報をのせておき、信
号線FUNCによつて外部からデータ検索を促す。
制御回路５は、これによつてデータ検索を開始す
る。レジスタ３がオフであることを信号線
AOUTによつて検知している場合には、メモリ
１の内容がデータとして無効なため、レジスタ４
を信号線S3を通じてリセツトする。レジスタ３
がオンである場合には、メモリ１の内容が条件に
合つていることを表わす信号S1と、外部からの
信号線FUNCで伝えられる検索方法に従つて、レ
ジスタ４のセツト、またはリセツトを行なう。信
号線FUNCによつて伝えられる検索方法には、例
えば次のようなものが考えられる。
合について説明する。まずバスDBUS上にメモリ
１の内容と比較すべきデータをのせ、信号線
CONDには演算するための情報をのせておき、信
号線FUNCによつて外部からデータ検索を促す。
制御回路５は、これによつてデータ検索を開始す
る。レジスタ３がオフであることを信号線
AOUTによつて検知している場合には、メモリ
１の内容がデータとして無効なため、レジスタ４
を信号線S3を通じてリセツトする。レジスタ３
がオンである場合には、メモリ１の内容が条件に
合つていることを表わす信号S1と、外部からの
信号線FUNCで伝えられる検索方法に従つて、レ
ジスタ４のセツト、またはリセツトを行なう。信
号線FUNCによつて伝えられる検索方法には、例
えば次のようなものが考えられる。
(1) 単に条件に合つたか否かの結果を調べ、検索
のたびにレジスタ４をセツト，リセツトする。
のたびにレジスタ４をセツト，リセツトする。
(2) 直前の検索結果との論理積をとつてレジスタ
４をセツト・リセツトする。例えば、検索条件
ａの検索を検索方法(1)で行なつたあと、検索条
件ｂの検索を行ない、検索条件ａと検索条件ｂ
の両方に適合した時にレジスタ４をセツトし、
そうでない時にはリセツトする場合があてはま
る。
４をセツト・リセツトする。例えば、検索条件
ａの検索を検索方法(1)で行なつたあと、検索条
件ｂの検索を行ない、検索条件ａと検索条件ｂ
の両方に適合した時にレジスタ４をセツトし、
そうでない時にはリセツトする場合があてはま
る。
(3) 直前の検索結果との論理和をとつてレジスタ
４をセツト，リセツトする。例えば、検索条件
ａの検索を検索方法(1)で行なつたあと、検索条
件ｂの検索を行ない、検索条件ａまたは検索条
件ｂの少なくとも一方に適合した時にレジスタ
４をセフトし、そうでない場合にはリセツトす
る場合が合てはまる。
４をセツト，リセツトする。例えば、検索条件
ａの検索を検索方法(1)で行なつたあと、検索条
件ｂの検索を行ない、検索条件ａまたは検索条
件ｂの少なくとも一方に適合した時にレジスタ
４をセフトし、そうでない場合にはリセツトす
る場合が合てはまる。
他にも、直前の検索結果との排他的論理和をと
つてレジスタ４をセツトする等の方法が考えられ
る。
つてレジスタ４をセツトする等の方法が考えられ
る。
これらの検索法(1)〜(4)を実現するためには、制
御回路５は次のように動作するようにしてやれば
よい。
御回路５は次のように動作するようにしてやれば
よい。
(1) 信号S1がオンの時、レジスタ４を信号線S3
でセツトし、そうでない場合はオフにする。
でセツトし、そうでない場合はオフにする。
(2) レジスタ４の内容が出力されている信号線
S4と信号S1の論理積をとつて信号線S3によつ
てレジスタ４をセツト，リセツトする。
S4と信号S1の論理積をとつて信号線S3によつ
てレジスタ４をセツト，リセツトする。
(3) 信号線S4と信号S1の論理和をとつて信号線
S3によつてレジスタ４をセツト，リセツトす
る。
S3によつてレジスタ４をセツト，リセツトす
る。
以上によつて外部からはレジスタ４の内容を信
号線S4によつて見ることで、条件に合つたデー
タが存在するか否か判かる。
号線S4によつて見ることで、条件に合つたデー
タが存在するか否か判かる。
データを読み出す場合には、先ず読み出したい
条件のデータを検索する。検索の結果は信号線
S4によつて外部から知ることができる。第２図
の制御回路６では、各メモリ回路から出力される
信号線S4を見て、定められた規準に従つてひと
つのメモリ回路を選び、マルチプレクサ７にセレ
クト信号SLCTを出力し、選ばれたメモリ回路の
データを外部データバスEXDBUSに出力する。
こうして必要な条件に合つたデータを、その条件
を示すだけで読み出せる。即ち、連想メモリに使
える。
条件のデータを検索する。検索の結果は信号線
S4によつて外部から知ることができる。第２図
の制御回路６では、各メモリ回路から出力される
信号線S4を見て、定められた規準に従つてひと
つのメモリ回路を選び、マルチプレクサ７にセレ
クト信号SLCTを出力し、選ばれたメモリ回路の
データを外部データバスEXDBUSに出力する。
こうして必要な条件に合つたデータを、その条件
を示すだけで読み出せる。即ち、連想メモリに使
える。
最後にデータを抹消する場合について述べる。
この場合も、抹消したいデータを予め検索し、レ
ジスタ４をセツトしておく。その後、データ抹消
の要求を信号線FUNCによつて、制御回路５へ伝
える。制御回路５は、レジスタ４がオンである場
合には、レジスタ３とレジスタ４をリセツトす
る。レジスタ３がオフになることで、メモリ１の
内容がデータとして無効になり、データが抹消さ
れたことになる。
この場合も、抹消したいデータを予め検索し、レ
ジスタ４をセツトしておく。その後、データ抹消
の要求を信号線FUNCによつて、制御回路５へ伝
える。制御回路５は、レジスタ４がオンである場
合には、レジスタ３とレジスタ４をリセツトす
る。レジスタ３がオフになることで、メモリ１の
内容がデータとして無効になり、データが抹消さ
れたことになる。
また、無条件にデータを全て抹消したい場合も
あるが、この時は信号線FUNCに全データ抹消要
求をのせ外部から入力してやる。制御回路５は、
この要求を受けるとレジスタ３とレジスタ４をリ
セツトし、データの抹消を行なうことができる。
あるが、この時は信号線FUNCに全データ抹消要
求をのせ外部から入力してやる。制御回路５は、
この要求を受けるとレジスタ３とレジスタ４をリ
セツトし、データの抹消を行なうことができる。
以上のように本実施例によれば、第１図に示し
たメモリ回路を用いて第２図に示した連想メモリ
を構成することにより、書き込みの時間や、単一
条件のデータ検索の時間が一定でかつ速い。また
複雑な条件の組み合わせのデータ検索が容易にで
き、さらに構成が操り返し回路に向いており、半
導体回路で実現しやすい等の効果を有する。
たメモリ回路を用いて第２図に示した連想メモリ
を構成することにより、書き込みの時間や、単一
条件のデータ検索の時間が一定でかつ速い。また
複雑な条件の組み合わせのデータ検索が容易にで
き、さらに構成が操り返し回路に向いており、半
導体回路で実現しやすい等の効果を有する。
以上のように本発明はカスケード接続されたメ
モリと、演算を行なう演算部と、データの条件に
より動作する第１、第２のレジスタとを設けるこ
とにより、連想メモリデバイスを半導体回路で構
成することができ、またその処理速度も向上させ
ることができ、その工業的価値は大なるものがあ
る。
モリと、演算を行なう演算部と、データの条件に
より動作する第１、第２のレジスタとを設けるこ
とにより、連想メモリデバイスを半導体回路で構
成することができ、またその処理速度も向上させ
ることができ、その工業的価値は大なるものがあ
る。
第１図は本発明の一実施例におけるメモリ回路
のブロツク図、第２図は同メモリ回路を用いた連
想メモリのブロツク図である。 １…メモリ、２…演算器、３…レジスタ、４…
レジスタ、５…制御回路。
のブロツク図、第２図は同メモリ回路を用いた連
想メモリのブロツク図である。 １…メモリ、２…演算器、３…レジスタ、４…
レジスタ、５…制御回路。
Claims (1)
- １ カスケードに接続された前段からの入力デー
タを取り込み後段へ出力するとともに、入力デー
タを外部へも出力するメモリと、上記メモリの内
容と外部バスのデータとを外部から入力される演
算情報を伝える信号に基づいて比較演算して演算
情報の示す条件に合う場合には条件合致信号を出
力する演算器と、カスケードに接続された前段か
らの入力データを取り込み後段へ出力するととも
に、上記メモリの内容が有効なデータであること
を表わす第１のレジスタと、検索時に上記メモリ
のデータが条件に合つていることを表わすフラグ
として用いるとともに、外部へも出力して上記第
１のレジスタがオフになるとオフになる第２のレ
ジスタと、カスケードに接続される後段からのシ
フト許可入力信号が入力されている場合あるいは
上記第１のレジスタがセツトされていない場合に
前段へシフト許可出力信号を出力して上記シフト
許可出力信号を出している状態で外部から書き込
み要求を受けた時に上記メモリと上記第１のレジ
スタにデータを取り込む書き込み内部信号を出力
し、また外部からデータ検索要求を受けた時に上
記第１のレジスタの内容と上記第２のレジスタの
内容と上記条件合致信号に基づいて外部からの指
示により上記第２のレジスタをセツト又はリセツ
トし、さらに外部からデータ抹消要求を受けた時
に上記第２のレジスタがセツトされている場合に
は上記第１のレジスタと上記第２のレジスタをリ
セツトし、上記メモリの内容が有効なデータでな
いことで表わせしめる制御回路とを具備し、カス
ケードに接続することによつて連想メモリデバイ
スを構成する単位回路となるメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12233982A JPS5914193A (ja) | 1982-07-13 | 1982-07-13 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12233982A JPS5914193A (ja) | 1982-07-13 | 1982-07-13 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5914193A JPS5914193A (ja) | 1984-01-25 |
| JPS6211426B2 true JPS6211426B2 (ja) | 1987-03-12 |
Family
ID=14833509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12233982A Granted JPS5914193A (ja) | 1982-07-13 | 1982-07-13 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5914193A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5659697A (en) * | 1994-12-14 | 1997-08-19 | International Business Machines Corporation | Translation lookaside buffer for faster processing in response to availability of a first virtual address portion before a second virtual address portion |
| US5471189A (en) * | 1994-12-14 | 1995-11-28 | International Business Machines Corp. | Comparator circuitry and method of operation |
| US7621930B2 (en) | 2006-01-20 | 2009-11-24 | Ethicon Endo-Surgery, Inc. | Ultrasound medical instrument having a medical ultrasonic blade |
-
1982
- 1982-07-13 JP JP12233982A patent/JPS5914193A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5914193A (ja) | 1984-01-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4975873A (en) | Content addressable memory with flag storage to indicate memory state | |
| EP0491693B1 (en) | Improved cpu pipeline having register file bypass on update/access address compare | |
| JPS5823375A (ja) | デ−タ−処理システムにおけるキヤツシユの選択的クリア方法および装置 | |
| US4630192A (en) | Apparatus for executing an instruction and for simultaneously generating and storing related information | |
| EP0167089B1 (en) | Memory access control system and method for an information processing apparatus | |
| US5283890A (en) | Cache memory arrangement with write buffer pipeline providing for concurrent cache determinations | |
| JPS6211426B2 (ja) | ||
| JPH0529946B2 (ja) | ||
| JPS6214919B2 (ja) | ||
| US4212058A (en) | Computer store mechanism | |
| US5838946A (en) | Method and apparatus for accomplishing processor read of selected information through a cache memory | |
| JPH0510694B2 (ja) | ||
| JPS60701B2 (ja) | デ−タ処理装置 | |
| JPS581247A (ja) | 命令先取り制御方法 | |
| JP2798492B2 (ja) | リストベクトル処理装置 | |
| JPH0646381B2 (ja) | 命令取出し装置 | |
| JP2636564B2 (ja) | キャッシュメモリのムーブイン制御方式 | |
| JP3074897B2 (ja) | メモリ回路 | |
| JPS6245636B2 (ja) | ||
| JP2864548B2 (ja) | 命令キャッシュ装置 | |
| JPH03116345A (ja) | データ処理装置 | |
| JPS6327795B2 (ja) | ||
| JPS6027418B2 (ja) | 命令先取り制御装置 | |
| JPH0528414B2 (ja) | ||
| JPS6223398B2 (ja) |