JP2561750B2 - パルス発生回路 - Google Patents
パルス発生回路Info
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- JP2561750B2 JP2561750B2 JP2293287A JP29328790A JP2561750B2 JP 2561750 B2 JP2561750 B2 JP 2561750B2 JP 2293287 A JP2293287 A JP 2293287A JP 29328790 A JP29328790 A JP 29328790A JP 2561750 B2 JP2561750 B2 JP 2561750B2
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
- H03K5/1506—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages
- H03K5/15066—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages using bistable devices
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Description
ュータシステムに内蔵され、システムからの出力信号と
してパルスを発生するパルス発生回路に関するものであ
る。
ス発生回路の構成を示すブロック図であり、同図におい
て1はCPU、2はカウンタ、3はデータバス、4はクロ
ック発生回路、5は上記クロック発生回路4の出力する
クロック信号、6は比較値レジスタ、7は一方の入力端
が上記カウンタ2に、もう一方の入力端が上記比較値レ
ジスタ6に接続されたデジタル比較器、8は上記カウン
タ2に接続されたカウンタバッファ、8Gは上記カウンタ
2のオーバフロー信号によって上記カウンタバッファ8
の値を上記カウンタ2にリロードするゲート、9は内部
クロック信号と外部クロック信号を切り換えるクロック
切換回路、10は入力端が上記クロック切換回路9に、出
力端が上記カウンタ2に接続されたプリスケーラ、11は
上記クロック切換回路9の一入力端に接続された外部ク
ロック端子、12は上記比較値レジスタ6に接続されたレ
ジスタバッファ、12Gは上記デジタル比較器7の出力信
号によって上記レジスタバッファ12の値を上記比較値レ
ジスタ6にロードするゲート、13は上記デジタル比較器
7の出力信号によって内部データがシフトするシフトレ
ジスタ、14は上記シフトレジスタ13に接続された出力端
子である。
ウンタ2に初期値N1を、カウンタバッファ8にカウンタ
2のオーバフローによってリロードされるリロード値N2
を、比較値レジスタ6にパルスの片方のエッヂが出力さ
れる時間のデータM1(>N1)を、レジスタバッファ12に
は出力パルスのもう一方のエッヂが出力される時間のデ
ータM2(>M1)、シフトレジスタ13に出力パルス列のデ
ータをそれぞれ書き込んでおく。ここではパルス出力端
子14の初期値は“0"の場合を考える。
t0)からプリスケーラ10によって分周されたクロック入
力を計数する。カウンタ2の値が比較値レジスタ6の値
M1に時間t1で等しくなると、デジタル比較器7は両者の
一致を検出し、一致パルスを出力する。この一致パルス
によりシフトレジスタ13のデータは1ビットシフトす
る。シフトした後の最上位ビットに“1"が格納されてい
るものとすると、パルス出力端子14には“1"が出力され
る。また同時に上記一致パルスによりレジスタバッファ
12内のデータM2は比較値レジスタ6にロードされる。
で比較値レジスタ6の値M2に等しくなると、デジタル比
較器7は両者の一致を検出し、一致パルスを出力する。
この一致パルスによりシフトレジスタ13のデータは1ビ
ットシフトし、シフトした後の最上位ビットに“0"が格
納されているものとすると、パルス出力端子14には“0"
が出力される。
フローするとカウンタバッファ8の値N2がカウンタ2に
ロードされる。あらたに比較値レジスタ6及びレジスタ
バッファ12にそれぞれM3(>N2),M4(>M3)を書き込
んでおくと、カウンタ2がM3,M4に一致した時点(時間t
5,t6)でパルス出力端子にパルス出力が発生する。
ので1つのパルス発生回路に1つのパルス出力しか得ら
れず、複数の出力端子にパルスを出力させる場合、回路
が大きくなり、集積回路に内蔵したときにチップサイズ
が大きくなるなどの問題点があった。
れたもので複数の出力端子にパルスを出力できるパルス
発生回路を得ることを目的とする。
し、ある値に達したときにリセットされるカウンタ2
と、パルス発生のタイミングを定義する比較値データを
格納するレジスタ6と、カウンタ2とレジスタ6のデー
タの一致を検出し、一致信号を出力する比較器7を備え
たパルス発生回路において、複数出力端子を有するポー
トラッチ15と、出力パルスを発生させるべき出力端子
(14a〜14m)を指定するアドレスデータとこのアドレス
データで指定される出力端子の出力の状態を定義する状
態データとを格納するデータレジスタ17と、このデータ
レジスタの内容をデコードして出力端子アドレスと状態
信号とを前記ポートラッチに出力するデコード回路(デ
コード16)と、前記一致信号に同期させて前記データレ
ジスタの内容を前記デコード回路に出力させるためのス
イッチ(ゲート17G)とを備えたパルス発生回路とし
た。
いたデータレジスタ17の値を、デコード回路16がデコー
ドし、複数の出力端子14a〜14mのうち1本をセットある
いはリセットする。セット、リセットのタイミングはカ
ウンタの初期値とレジスタ6の設定データにより調整す
る。
図において、1はCPU、2はカウンタ、3はデータバ
ス、4はクロック発生回路、5は上記クロック発生回路
4の出力のクロック信号、6は比較値レジスタ、7は一
方の入力端が上記カウンタ2に、もう一方の入力端が上
記比較値レジスタ6に接続されたデジタル比較器、8は
上記カウンタ2に接続されたカウンタバッファ、8Gは上
記カウンタ2のオーバフロー信号によって上記カウンタ
バッファ8の値を上記カウンタ2にリロードするゲー
ト、9は内部クロック信号と外部クロック信号を切り換
えるクロック切換回路、10は入力端が上記クロック切換
回路9に、出力端が上記カウンタ2に接続されたプリス
ケーラ、11は上記クロック切換回路9の一入力端に接続
された外部クロック端子、12は上記比較値レジスタ6に
接続されたレジスタバッファ、12Gは上記デジタル比較
器7の出力信号によって上記レジスタバッファ12の値を
上記比較値レジスタ6にロードするゲート、14a〜14nは
複数本の出力端子、15は出力端子の数と等しいビットを
持つポートラッチ、16は出力端が上記ポートラッチ15に
接続されたデコーダ、17は上記デコーダ16に接続された
データレジスタ、17Gは上記一致パルスによって上記デ
ータレジスタ17の値を上記デコーダ16に出力するゲー
ト、18は上記データレジスタ17に接続されたレジスタバ
ッファ、18Gは上記一致パルスによって上記レジスタバ
ッファ18の値を上記データレジスタに転送するゲートで
ある。第3図のようにデータレジスタ17とレジスタバッ
ファ12,18は一の出力端子とその状態を示す“1"または
“0"を予めCPU1から設定しておく。
ウンタ2に初期値N1を、カウンタバッファ8にカウンタ
2のオーバフローによってリロードされるリロード値N2
を、比較値レジスタ6に一の出力端子、例えば出力端子
14mが最初に変化する時間データM1(>N2)を、レジス
タバッファ12には同一の出力端子14mが次に変化する時
間データM2(>M1)を、データレジスタ17には出力端子
14mを指定するアドレスデータ及び(カウンタ値がM1の
ときの)出力端子14mの変化状態を指定するデータ“1"
を、レジスタバッファ18には出力端子14mを指定するア
ドレスデータ及び(カウンタ値がM2のときの)出力端子
14mの変化状態を指定するデータ“0"を、それぞれ書き
込んでおく。ここでは出力端子14a〜14nの初期値はすべ
て“0"の場合を考える。
ーラ10によって分周されたクロック入力を計数する。カ
ウンタ2の値が比較値レジスタ6の値M1に等しく(時間
t1に)なると、デジタル比較器7は両者の一致を検出
し、一致パルスを出力する。この一致パルスにより、デ
ータレジスタ17のデータがゲート17Gを介してデコーダ1
6に出力される。次にデコーダ16はこのデータをデコー
ドし、デコードされた信号(端子アドレスと状態信号)
がポートラッチ15に転送され、特定の出力端子のビット
状態が変化する。今データレジスタ17に出力端子14mを
“1"に設定するデータが格納されているので、時間t1で
出力端子14mに“1"が出力される。また同時に上記一致
パルスによりレジスタバッファ12内のデータM2は比較値
レジスタ6に、レジスタバッファ18内のデータはゲート
18Gを介してデータレジスタ17に転送される。
で比較値レジスタ6の値に等しくなると、デジタル比較
器7は両者の一致を検出し、一致パルスを出力する。こ
の一致パルスにより、データレジスタ17のデータがゲー
ト17Gを介してデコーダ16に出力される。次にデコーダ1
6はこのデータをデコードし、デコードされた信号(端
子アドレスと状態信号)がポートラッチ15に転送され特
定の出力端子のビット状態が変化する。今度はデータレ
ジスタ17に出力端子14mを“0"に設定するデータが格納
されているので、時間t2で出力端子14mが“0"に変化す
る。
力端子141が変化する時間データM3(>M2)を、レジス
タバッファ12には任意の出力端子141が変化する時間デ
ータM4(>M3)をCPU1により書き込む。データレジスタ
17には出力端子141を指定するアドレスデータ及び、カ
ウンタ値がM3のときの出力端子141の変化状態を指定す
るデータ“1"を、レジスタバッファ18には出力端子141
を指定するアドレスデータ及び、カウンタ値がM4のとき
の出力端子141の変化状態を指定するデータ“0"をCPU1
により書き込む。データレジスタ17及びレジスタバッフ
ァ18のデータが出力端子141をそれぞれ“1",“0"に設定
するデータであるとすると、カウンタ値がM3のときに出
力端子141には“1"が出力されカウンタ値がM4の時には
“0"が出力される。
間t5になる)とカウンタバッファ8の値N2がカウンタ2
にロードされる。
する場合を示したが3つ以上の場合でも良い。また上記
実施例では2つのパルスは重なり合わない例を示した
が、データレジスタ17及びレジスタバッファ18の値を適
当にとること(出力端子14mを“1"にしたまま出力端子1
41を“1"にする等)によって重なり合うパルスを出力す
ることも可能である。またレジスタバッファ18を第4図
のように複数シリアルに接続してCPU1からのデータ書き
込みを前もって行っておくこともできる。このときは第
3図に示すようにデータレジスタ17、レジスタバッファ
18,19,20には指定出力端子アドレスと出力の状態データ
“0"か“1"を予めこれらに記憶しておく。出力端子アド
レスと状態データをいろいろ組合せることにより、第5
図(a)に示すように別々の端子に時系列のパルスa,b
を、また第5図(b)のようにパルスa期間中にパルス
bを発生させたり、第5図(c)のようにパルスaに遅
れて、オーバーラップ期間を持たせてパルスbを発生さ
せることもできる。
ように、VTRのヘッドに応用することができる。即ち、
ダブルヘッドHの場合には、対向する第1ビデオヘッド
Aと第1音声ヘッドB及び角θ遅れて対向する第2ビデ
オヘッドCと第2音声ヘッドDが設けられている。第7
図の出力端子信号P1を用いて、パルスPA及びその反転出
力PBを発生させ、これで第1ビデオヘッドAと音声ヘッ
ドBを活性化させ、角θ分遅れて(θを時間に換算す
る)出力端子信号P2を出力し、パルスPC及びその反転出
力PDを発生させ、これで第2ビデオヘッドCと音声ヘッ
ドDとを活性化させる場合に有用である。このようなパ
ルスはテレビの飛越走査に使用される。
スタバッファは一段の場合について説明したが複数段で
あってもよく上記実施例と同様の効果を奏する。
を有するポートラッチと、出力パルスを発生させるべき
出力端子を指定するアドレスデータとこのアドレスデー
タで指定される出力端子の出力の状態を定義する状態デ
ータとを格納するデータレジスタと、このデータレジス
タの内容をデコードして出力端子アドレスと状態信号と
をポートラッチに出力するデコード回路と、一致信号に
同期させてデータレジスタの内容をデコード回路に出力
させるためのスイッチとを設けたので、複数の出力端子
にパルスを出力するパルス発生回路が得られ、従来のパ
ルス発生回路の複数端子分に比べ小型のものが得られ、
集積回路に内蔵した場合チップサイズが小さくなる効果
がある。
ロック図、第2図はこの発明の一実施例の動作を示すタ
イミングチャート、第3図はこの発明のデータレジスタ
及びレジスタバッファの記憶データの一例を示す図、第
4図はこの発明のデータレジスタ及び複数のレジスタバ
ッファを設けた部分回路図、第5図はこの発明による各
種パルス発生状態を示す図、第6図はこの発明を利用す
るビデオヘッドの外観図、第7図は第6図のビデオヘッ
ドに応用されるこの発明の発生パルス及び制御パルスの
図、第8図は従来例のパルス発生回路を示す図、第9図
は従来例の動作を示すタイミングチャートである。 1はCPU、2はカウンタ、3はデータバス、4はクロッ
ク発生回路、5はクロック信号、6は比較値レジスタ、
7はデジタル比較器、8はカウンタバッファ、8Gはゲー
ト、9はクロック切換回路、10はプリスケーラ、11は外
部クロック端子、12はレジスタバッファ、12Gはゲー
ト、13はシフトレジスタ、14a〜14nは出力端子、15はポ
ートラッチ、16はデコーダ、17はデータレジスタ、17G
はゲート、18はレジスタバッファ、18Gはゲートであ
る。 なお、図中同一符号は同一、または相当部分を示す。
Claims (1)
- 【請求項1】クロックを計数しこの計数値がある値に達
したときにリセットされるカウンタと、パルス発生のタ
イミングを定義する比較値データを格納するレジスタ
と、前記カウンタと前記レジスタのデータの一致を検出
し、一致信号を出力する比較器とを備えたパルス発生回
路において、 出力パルスを発生する複数の出力端子を有するポートラ
ッチと、出力パルスを発生させるべき出力端子を指定す
るアドレスデータとこのアドレスデータで指定される出
力端子の出力の状態を定義する状態データとを格納する
データレジスタと、このデータレジスタの内容をデコー
ドして出力端子アドレスと状態信号とを前記ポートラッ
チに出力するデコード回路と、前記一致信号に同期させ
て前記データレジスタの内容を前記デコード回路に出力
させるためのスイッチとを備えたことを特徴とするパル
ス発生回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2293287A JP2561750B2 (ja) | 1990-10-30 | 1990-10-30 | パルス発生回路 |
US07/755,378 US5221906A (en) | 1990-10-30 | 1991-09-05 | Program control digital pulse generator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2293287A JP2561750B2 (ja) | 1990-10-30 | 1990-10-30 | パルス発生回路 |
Publications (2)
Publication Number | Publication Date |
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JPH04165810A JPH04165810A (ja) | 1992-06-11 |
JP2561750B2 true JP2561750B2 (ja) | 1996-12-11 |
Family
ID=17792882
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2293287A Expired - Lifetime JP2561750B2 (ja) | 1990-10-30 | 1990-10-30 | パルス発生回路 |
Country Status (2)
Country | Link |
---|---|
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JP (1) | JP2561750B2 (ja) |
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1991
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Also Published As
Publication number | Publication date |
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