JP2561750B2 - パルス発生回路 - Google Patents
パルス発生回路Info
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- JP2561750B2 JP2561750B2 JP2293287A JP29328790A JP2561750B2 JP 2561750 B2 JP2561750 B2 JP 2561750B2 JP 2293287 A JP2293287 A JP 2293287A JP 29328790 A JP29328790 A JP 29328790A JP 2561750 B2 JP2561750 B2 JP 2561750B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
- H03K5/1506—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages
- H03K5/15066—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages using bistable devices
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明はパルス発生回路、とりわけマイクロコンピ
ュータシステムに内蔵され、システムからの出力信号と
してパルスを発生するパルス発生回路に関するものであ
る。
ュータシステムに内蔵され、システムからの出力信号と
してパルスを発生するパルス発生回路に関するものであ
る。
［従来の技術］ 第８図は例えばUSP−4,805,199に示された従来のパル
ス発生回路の構成を示すブロック図であり、同図におい
て１はCPU、２はカウンタ、３はデータバス、４はクロ
ック発生回路、５は上記クロック発生回路４の出力する
クロック信号、６は比較値レジスタ、７は一方の入力端
が上記カウンタ２に、もう一方の入力端が上記比較値レ
ジスタ６に接続されたデジタル比較器、８は上記カウン
タ２に接続されたカウンタバッファ、8Gは上記カウンタ
２のオーバフロー信号によって上記カウンタバッファ８
の値を上記カウンタ２にリロードするゲート、９は内部
クロック信号と外部クロック信号を切り換えるクロック
切換回路、10は入力端が上記クロック切換回路９に、出
力端が上記カウンタ２に接続されたプリスケーラ、11は
上記クロック切換回路９の一入力端に接続された外部ク
ロック端子、12は上記比較値レジスタ６に接続されたレ
ジスタバッファ、12Gは上記デジタル比較器７の出力信
号によって上記レジスタバッファ12の値を上記比較値レ
ジスタ６にロードするゲート、13は上記デジタル比較器
７の出力信号によって内部データがシフトするシフトレ
ジスタ、14は上記シフトレジスタ13に接続された出力端
子である。
ス発生回路の構成を示すブロック図であり、同図におい
て１はCPU、２はカウンタ、３はデータバス、４はクロ
ック発生回路、５は上記クロック発生回路４の出力する
クロック信号、６は比較値レジスタ、７は一方の入力端
が上記カウンタ２に、もう一方の入力端が上記比較値レ
ジスタ６に接続されたデジタル比較器、８は上記カウン
タ２に接続されたカウンタバッファ、8Gは上記カウンタ
２のオーバフロー信号によって上記カウンタバッファ８
の値を上記カウンタ２にリロードするゲート、９は内部
クロック信号と外部クロック信号を切り換えるクロック
切換回路、10は入力端が上記クロック切換回路９に、出
力端が上記カウンタ２に接続されたプリスケーラ、11は
上記クロック切換回路９の一入力端に接続された外部ク
ロック端子、12は上記比較値レジスタ６に接続されたレ
ジスタバッファ、12Gは上記デジタル比較器７の出力信
号によって上記レジスタバッファ12の値を上記比較値レ
ジスタ６にロードするゲート、13は上記デジタル比較器
７の出力信号によって内部データがシフトするシフトレ
ジスタ、14は上記シフトレジスタ13に接続された出力端
子である。
次に動作について第９図を参照して説明する。まずカ
ウンタ２に初期値N1を、カウンタバッファ８にカウンタ
２のオーバフローによってリロードされるリロード値N2
を、比較値レジスタ６にパルスの片方のエッヂが出力さ
れる時間のデータM1（＞N1）を、レジスタバッファ12に
は出力パルスのもう一方のエッヂが出力される時間のデ
ータM2（＞M1）、シフトレジスタ13に出力パルス列のデ
ータをそれぞれ書き込んでおく。ここではパルス出力端
子14の初期値は“0"の場合を考える。
ウンタ２に初期値N1を、カウンタバッファ８にカウンタ
２のオーバフローによってリロードされるリロード値N2
を、比較値レジスタ６にパルスの片方のエッヂが出力さ
れる時間のデータM1（＞N1）を、レジスタバッファ12に
は出力パルスのもう一方のエッヂが出力される時間のデ
ータM2（＞M1）、シフトレジスタ13に出力パルス列のデ
ータをそれぞれ書き込んでおく。ここではパルス出力端
子14の初期値は“0"の場合を考える。
カウンタ２は、第９図に示すように初期値N1（時間
t0）からプリスケーラ10によって分周されたクロック入
力を計数する。カウンタ２の値が比較値レジスタ６の値
M1に時間t1で等しくなると、デジタル比較器７は両者の
一致を検出し、一致パルスを出力する。この一致パルス
によりシフトレジスタ13のデータは１ビットシフトす
る。シフトした後の最上位ビットに“1"が格納されてい
るものとすると、パルス出力端子14には“1"が出力され
る。また同時に上記一致パルスによりレジスタバッファ
12内のデータM2は比較値レジスタ６にロードされる。
t0）からプリスケーラ10によって分周されたクロック入
力を計数する。カウンタ２の値が比較値レジスタ６の値
M1に時間t1で等しくなると、デジタル比較器７は両者の
一致を検出し、一致パルスを出力する。この一致パルス
によりシフトレジスタ13のデータは１ビットシフトす
る。シフトした後の最上位ビットに“1"が格納されてい
るものとすると、パルス出力端子14には“1"が出力され
る。また同時に上記一致パルスによりレジスタバッファ
12内のデータM2は比較値レジスタ６にロードされる。
カウンタ２がひきつづぎ計数を続け、その値が時間t2
で比較値レジスタ６の値M2に等しくなると、デジタル比
較器７は両者の一致を検出し、一致パルスを出力する。
この一致パルスによりシフトレジスタ13のデータは１ビ
ットシフトし、シフトした後の最上位ビットに“0"が格
納されているものとすると、パルス出力端子14には“0"
が出力される。
で比較値レジスタ６の値M2に等しくなると、デジタル比
較器７は両者の一致を検出し、一致パルスを出力する。
この一致パルスによりシフトレジスタ13のデータは１ビ
ットシフトし、シフトした後の最上位ビットに“0"が格
納されているものとすると、パルス出力端子14には“0"
が出力される。
カウンタ２がひきつづき計数を続け、時間t4でオーバ
フローするとカウンタバッファ８の値N2がカウンタ２に
ロードされる。あらたに比較値レジスタ６及びレジスタ
バッファ12にそれぞれM3（＞N2）,M4（＞M3）を書き込
んでおくと、カウンタ２がM3,M4に一致した時点（時間t
5,t6）でパルス出力端子にパルス出力が発生する。
フローするとカウンタバッファ８の値N2がカウンタ２に
ロードされる。あらたに比較値レジスタ６及びレジスタ
バッファ12にそれぞれM3（＞N2）,M4（＞M3）を書き込
んでおくと、カウンタ２がM3,M4に一致した時点（時間t
5,t6）でパルス出力端子にパルス出力が発生する。
［発明が解決しようとする課題］ 従来のパルス発生回路は以上のように構成されている
ので１つのパルス発生回路に１つのパルス出力しか得ら
れず、複数の出力端子にパルスを出力させる場合、回路
が大きくなり、集積回路に内蔵したときにチップサイズ
が大きくなるなどの問題点があった。
ので１つのパルス発生回路に１つのパルス出力しか得ら
れず、複数の出力端子にパルスを出力させる場合、回路
が大きくなり、集積回路に内蔵したときにチップサイズ
が大きくなるなどの問題点があった。
この発明は上記のような問題点を解消するためになさ
れたもので複数の出力端子にパルスを出力できるパルス
発生回路を得ることを目的とする。
れたもので複数の出力端子にパルスを出力できるパルス
発生回路を得ることを目的とする。
［課題を解決するための手段］ この発明に係わるパルス発生回路は、クロックを計数
し、ある値に達したときにリセットされるカウンタ２
と、パルス発生のタイミングを定義する比較値データを
格納するレジスタ６と、カウンタ２とレジスタ６のデー
タの一致を検出し、一致信号を出力する比較器７を備え
たパルス発生回路において、複数出力端子を有するポー
トラッチ15と、出力パルスを発生させるべき出力端子
（14a〜14m）を指定するアドレスデータとこのアドレス
データで指定される出力端子の出力の状態を定義する状
態データとを格納するデータレジスタ17と、このデータ
レジスタの内容をデコードして出力端子アドレスと状態
信号とを前記ポートラッチに出力するデコード回路（デ
コード16）と、前記一致信号に同期させて前記データレ
ジスタの内容を前記デコード回路に出力させるためのス
イッチ（ゲート17G）とを備えたパルス発生回路とし
た。
し、ある値に達したときにリセットされるカウンタ２
と、パルス発生のタイミングを定義する比較値データを
格納するレジスタ６と、カウンタ２とレジスタ６のデー
タの一致を検出し、一致信号を出力する比較器７を備え
たパルス発生回路において、複数出力端子を有するポー
トラッチ15と、出力パルスを発生させるべき出力端子
（14a〜14m）を指定するアドレスデータとこのアドレス
データで指定される出力端子の出力の状態を定義する状
態データとを格納するデータレジスタ17と、このデータ
レジスタの内容をデコードして出力端子アドレスと状態
信号とを前記ポートラッチに出力するデコード回路（デ
コード16）と、前記一致信号に同期させて前記データレ
ジスタの内容を前記デコード回路に出力させるためのス
イッチ（ゲート17G）とを備えたパルス発生回路とし
た。
［作用］ この発明におけるパルス発生回路は、予め設定してお
いたデータレジスタ17の値を、デコード回路16がデコー
ドし、複数の出力端子14a〜14mのうち１本をセットある
いはリセットする。セット、リセットのタイミングはカ
ウンタの初期値とレジスタ６の設定データにより調整す
る。
いたデータレジスタ17の値を、デコード回路16がデコー
ドし、複数の出力端子14a〜14mのうち１本をセットある
いはリセットする。セット、リセットのタイミングはカ
ウンタの初期値とレジスタ６の設定データにより調整す
る。
［実施例］ 以下この発明の一実施例を図について説明する。第１
図において、１はCPU、２はカウンタ、３はデータバ
ス、４はクロック発生回路、５は上記クロック発生回路
４の出力のクロック信号、６は比較値レジスタ、７は一
方の入力端が上記カウンタ２に、もう一方の入力端が上
記比較値レジスタ６に接続されたデジタル比較器、８は
上記カウンタ２に接続されたカウンタバッファ、8Gは上
記カウンタ２のオーバフロー信号によって上記カウンタ
バッファ８の値を上記カウンタ２にリロードするゲー
ト、９は内部クロック信号と外部クロック信号を切り換
えるクロック切換回路、10は入力端が上記クロック切換
回路９に、出力端が上記カウンタ２に接続されたプリス
ケーラ、11は上記クロック切換回路９の一入力端に接続
された外部クロック端子、12は上記比較値レジスタ６に
接続されたレジスタバッファ、12Gは上記デジタル比較
器７の出力信号によって上記レジスタバッファ12の値を
上記比較値レジスタ６にロードするゲート、14a〜14nは
複数本の出力端子、15は出力端子の数と等しいビットを
持つポートラッチ、16は出力端が上記ポートラッチ15に
接続されたデコーダ、17は上記デコーダ16に接続された
データレジスタ、17Gは上記一致パルスによって上記デ
ータレジスタ17の値を上記デコーダ16に出力するゲー
ト、18は上記データレジスタ17に接続されたレジスタバ
ッファ、18Gは上記一致パルスによって上記レジスタバ
ッファ18の値を上記データレジスタに転送するゲートで
ある。第３図のようにデータレジスタ17とレジスタバッ
ファ12,18は一の出力端子とその状態を示す“1"または
“0"を予めCPU1から設定しておく。
図において、１はCPU、２はカウンタ、３はデータバ
ス、４はクロック発生回路、５は上記クロック発生回路
４の出力のクロック信号、６は比較値レジスタ、７は一
方の入力端が上記カウンタ２に、もう一方の入力端が上
記比較値レジスタ６に接続されたデジタル比較器、８は
上記カウンタ２に接続されたカウンタバッファ、8Gは上
記カウンタ２のオーバフロー信号によって上記カウンタ
バッファ８の値を上記カウンタ２にリロードするゲー
ト、９は内部クロック信号と外部クロック信号を切り換
えるクロック切換回路、10は入力端が上記クロック切換
回路９に、出力端が上記カウンタ２に接続されたプリス
ケーラ、11は上記クロック切換回路９の一入力端に接続
された外部クロック端子、12は上記比較値レジスタ６に
接続されたレジスタバッファ、12Gは上記デジタル比較
器７の出力信号によって上記レジスタバッファ12の値を
上記比較値レジスタ６にロードするゲート、14a〜14nは
複数本の出力端子、15は出力端子の数と等しいビットを
持つポートラッチ、16は出力端が上記ポートラッチ15に
接続されたデコーダ、17は上記デコーダ16に接続された
データレジスタ、17Gは上記一致パルスによって上記デ
ータレジスタ17の値を上記デコーダ16に出力するゲー
ト、18は上記データレジスタ17に接続されたレジスタバ
ッファ、18Gは上記一致パルスによって上記レジスタバ
ッファ18の値を上記データレジスタに転送するゲートで
ある。第３図のようにデータレジスタ17とレジスタバッ
ファ12,18は一の出力端子とその状態を示す“1"または
“0"を予めCPU1から設定しておく。
次に動作について第２図を参照して説明する。まずカ
ウンタ２に初期値N1を、カウンタバッファ８にカウンタ
２のオーバフローによってリロードされるリロード値N2
を、比較値レジスタ６に一の出力端子、例えば出力端子
14mが最初に変化する時間データM1（＞N2）を、レジス
タバッファ12には同一の出力端子14mが次に変化する時
間データM2（＞M1）を、データレジスタ17には出力端子
14mを指定するアドレスデータ及び（カウンタ値がM1の
ときの）出力端子14mの変化状態を指定するデータ“1"
を、レジスタバッファ18には出力端子14mを指定するア
ドレスデータ及び（カウンタ値がM2のときの）出力端子
14mの変化状態を指定するデータ“0"を、それぞれ書き
込んでおく。ここでは出力端子14a〜14nの初期値はすべ
て“0"の場合を考える。
ウンタ２に初期値N1を、カウンタバッファ８にカウンタ
２のオーバフローによってリロードされるリロード値N2
を、比較値レジスタ６に一の出力端子、例えば出力端子
14mが最初に変化する時間データM1（＞N2）を、レジス
タバッファ12には同一の出力端子14mが次に変化する時
間データM2（＞M1）を、データレジスタ17には出力端子
14mを指定するアドレスデータ及び（カウンタ値がM1の
ときの）出力端子14mの変化状態を指定するデータ“1"
を、レジスタバッファ18には出力端子14mを指定するア
ドレスデータ及び（カウンタ値がM2のときの）出力端子
14mの変化状態を指定するデータ“0"を、それぞれ書き
込んでおく。ここでは出力端子14a〜14nの初期値はすべ
て“0"の場合を考える。
カウンタ２は初期値N1に加算して（t0から）プリスケ
ーラ10によって分周されたクロック入力を計数する。カ
ウンタ２の値が比較値レジスタ６の値M1に等しく（時間
t1に）なると、デジタル比較器７は両者の一致を検出
し、一致パルスを出力する。この一致パルスにより、デ
ータレジスタ17のデータがゲート17Gを介してデコーダ1
6に出力される。次にデコーダ16はこのデータをデコー
ドし、デコードされた信号（端子アドレスと状態信号）
がポートラッチ15に転送され、特定の出力端子のビット
状態が変化する。今データレジスタ17に出力端子14mを
“1"に設定するデータが格納されているので、時間t1で
出力端子14mに“1"が出力される。また同時に上記一致
パルスによりレジスタバッファ12内のデータM2は比較値
レジスタ６に、レジスタバッファ18内のデータはゲート
18Gを介してデータレジスタ17に転送される。
ーラ10によって分周されたクロック入力を計数する。カ
ウンタ２の値が比較値レジスタ６の値M1に等しく（時間
t1に）なると、デジタル比較器７は両者の一致を検出
し、一致パルスを出力する。この一致パルスにより、デ
ータレジスタ17のデータがゲート17Gを介してデコーダ1
6に出力される。次にデコーダ16はこのデータをデコー
ドし、デコードされた信号（端子アドレスと状態信号）
がポートラッチ15に転送され、特定の出力端子のビット
状態が変化する。今データレジスタ17に出力端子14mを
“1"に設定するデータが格納されているので、時間t1で
出力端子14mに“1"が出力される。また同時に上記一致
パルスによりレジスタバッファ12内のデータM2は比較値
レジスタ６に、レジスタバッファ18内のデータはゲート
18Gを介してデータレジスタ17に転送される。
カウンタ２がひきつづき計数を設け、その値が時間t2
で比較値レジスタ６の値に等しくなると、デジタル比較
器７は両者の一致を検出し、一致パルスを出力する。こ
の一致パルスにより、データレジスタ17のデータがゲー
ト17Gを介してデコーダ16に出力される。次にデコーダ1
6はこのデータをデコードし、デコードされた信号（端
子アドレスと状態信号）がポートラッチ15に転送され特
定の出力端子のビット状態が変化する。今度はデータレ
ジスタ17に出力端子14mを“0"に設定するデータが格納
されているので、時間t2で出力端子14mが“0"に変化す
る。
で比較値レジスタ６の値に等しくなると、デジタル比較
器７は両者の一致を検出し、一致パルスを出力する。こ
の一致パルスにより、データレジスタ17のデータがゲー
ト17Gを介してデコーダ16に出力される。次にデコーダ1
6はこのデータをデコードし、デコードされた信号（端
子アドレスと状態信号）がポートラッチ15に転送され特
定の出力端子のビット状態が変化する。今度はデータレ
ジスタ17に出力端子14mを“0"に設定するデータが格納
されているので、時間t2で出力端子14mが“0"に変化す
る。
次に第３図に示すように比較値レジスタ６に任意の出
力端子141が変化する時間データM3（＞M2）を、レジス
タバッファ12には任意の出力端子141が変化する時間デ
ータM4（＞M3）をCPU1により書き込む。データレジスタ
17には出力端子141を指定するアドレスデータ及び、カ
ウンタ値がM3のときの出力端子141の変化状態を指定す
るデータ“1"を、レジスタバッファ18には出力端子141
を指定するアドレスデータ及び、カウンタ値がM4のとき
の出力端子141の変化状態を指定するデータ“0"をCPU1
により書き込む。データレジスタ17及びレジスタバッフ
ァ18のデータが出力端子141をそれぞれ“1",“0"に設定
するデータであるとすると、カウンタ値がM3のときに出
力端子141には“1"が出力されカウンタ値がM4の時には
“0"が出力される。
力端子141が変化する時間データM3（＞M2）を、レジス
タバッファ12には任意の出力端子141が変化する時間デ
ータM4（＞M3）をCPU1により書き込む。データレジスタ
17には出力端子141を指定するアドレスデータ及び、カ
ウンタ値がM3のときの出力端子141の変化状態を指定す
るデータ“1"を、レジスタバッファ18には出力端子141
を指定するアドレスデータ及び、カウンタ値がM4のとき
の出力端子141の変化状態を指定するデータ“0"をCPU1
により書き込む。データレジスタ17及びレジスタバッフ
ァ18のデータが出力端子141をそれぞれ“1",“0"に設定
するデータであるとすると、カウンタ値がM3のときに出
力端子141には“1"が出力されカウンタ値がM4の時には
“0"が出力される。
カウンタ２がさらに計数を続けオーバフローする（時
間t5になる）とカウンタバッファ８の値N2がカウンタ２
にロードされる。
間t5になる）とカウンタバッファ８の値N2がカウンタ２
にロードされる。
なお、上記実施例では２つの出力端子にパルスを出力
する場合を示したが３つ以上の場合でも良い。また上記
実施例では２つのパルスは重なり合わない例を示した
が、データレジスタ17及びレジスタバッファ18の値を適
当にとること（出力端子14mを“1"にしたまま出力端子1
41を“1"にする等）によって重なり合うパルスを出力す
ることも可能である。またレジスタバッファ18を第４図
のように複数シリアルに接続してCPU1からのデータ書き
込みを前もって行っておくこともできる。このときは第
３図に示すようにデータレジスタ17、レジスタバッファ
18,19,20には指定出力端子アドレスと出力の状態データ
“0"か“1"を予めこれらに記憶しておく。出力端子アド
レスと状態データをいろいろ組合せることにより、第５
図（ａ）に示すように別々の端子に時系列のパルスa,b
を、また第５図（ｂ）のようにパルスａ期間中にパルス
ｂを発生させたり、第５図（ｃ）のようにパルスａに遅
れて、オーバーラップ期間を持たせてパルスｂを発生さ
せることもできる。
する場合を示したが３つ以上の場合でも良い。また上記
実施例では２つのパルスは重なり合わない例を示した
が、データレジスタ17及びレジスタバッファ18の値を適
当にとること（出力端子14mを“1"にしたまま出力端子1
41を“1"にする等）によって重なり合うパルスを出力す
ることも可能である。またレジスタバッファ18を第４図
のように複数シリアルに接続してCPU1からのデータ書き
込みを前もって行っておくこともできる。このときは第
３図に示すようにデータレジスタ17、レジスタバッファ
18,19,20には指定出力端子アドレスと出力の状態データ
“0"か“1"を予めこれらに記憶しておく。出力端子アド
レスと状態データをいろいろ組合せることにより、第５
図（ａ）に示すように別々の端子に時系列のパルスa,b
を、また第５図（ｂ）のようにパルスａ期間中にパルス
ｂを発生させたり、第５図（ｃ）のようにパルスａに遅
れて、オーバーラップ期間を持たせてパルスｂを発生さ
せることもできる。
また本願のパルス発生回路は、第６図、第７図に示す
ように、VTRのヘッドに応用することができる。即ち、
ダブルヘッドＨの場合には、対向する第１ビデオヘッド
Ａと第１音声ヘッドＢ及び角θ遅れて対向する第２ビデ
オヘッドＣと第２音声ヘッドＤが設けられている。第７
図の出力端子信号P1を用いて、パルスPA及びその反転出
力PBを発生させ、これで第１ビデオヘッドＡと音声ヘッ
ドＢを活性化させ、角θ分遅れて（θを時間に換算す
る）出力端子信号P2を出力し、パルスPC及びその反転出
力PDを発生させ、これで第２ビデオヘッドＣと音声ヘッ
ドＤとを活性化させる場合に有用である。このようなパ
ルスはテレビの飛越走査に使用される。
ように、VTRのヘッドに応用することができる。即ち、
ダブルヘッドＨの場合には、対向する第１ビデオヘッド
Ａと第１音声ヘッドＢ及び角θ遅れて対向する第２ビデ
オヘッドＣと第２音声ヘッドＤが設けられている。第７
図の出力端子信号P1を用いて、パルスPA及びその反転出
力PBを発生させ、これで第１ビデオヘッドＡと音声ヘッ
ドＢを活性化させ、角θ分遅れて（θを時間に換算す
る）出力端子信号P2を出力し、パルスPC及びその反転出
力PDを発生させ、これで第２ビデオヘッドＣと音声ヘッ
ドＤとを活性化させる場合に有用である。このようなパ
ルスはテレビの飛越走査に使用される。
また上記実施例はカウンタバッファ及び２種類のレジ
スタバッファは一段の場合について説明したが複数段で
あってもよく上記実施例と同様の効果を奏する。
スタバッファは一段の場合について説明したが複数段で
あってもよく上記実施例と同様の効果を奏する。
［発明の効果］ 以上説明してきたようにこの発明では、複数出力端子
を有するポートラッチと、出力パルスを発生させるべき
出力端子を指定するアドレスデータとこのアドレスデー
タで指定される出力端子の出力の状態を定義する状態デ
ータとを格納するデータレジスタと、このデータレジス
タの内容をデコードして出力端子アドレスと状態信号と
をポートラッチに出力するデコード回路と、一致信号に
同期させてデータレジスタの内容をデコード回路に出力
させるためのスイッチとを設けたので、複数の出力端子
にパルスを出力するパルス発生回路が得られ、従来のパ
ルス発生回路の複数端子分に比べ小型のものが得られ、
集積回路に内蔵した場合チップサイズが小さくなる効果
がある。
を有するポートラッチと、出力パルスを発生させるべき
出力端子を指定するアドレスデータとこのアドレスデー
タで指定される出力端子の出力の状態を定義する状態デ
ータとを格納するデータレジスタと、このデータレジス
タの内容をデコードして出力端子アドレスと状態信号と
をポートラッチに出力するデコード回路と、一致信号に
同期させてデータレジスタの内容をデコード回路に出力
させるためのスイッチとを設けたので、複数の出力端子
にパルスを出力するパルス発生回路が得られ、従来のパ
ルス発生回路の複数端子分に比べ小型のものが得られ、
集積回路に内蔵した場合チップサイズが小さくなる効果
がある。
第１図はこの発明の一実施例によるパルス発生回路のブ
ロック図、第２図はこの発明の一実施例の動作を示すタ
イミングチャート、第３図はこの発明のデータレジスタ
及びレジスタバッファの記憶データの一例を示す図、第
４図はこの発明のデータレジスタ及び複数のレジスタバ
ッファを設けた部分回路図、第５図はこの発明による各
種パルス発生状態を示す図、第６図はこの発明を利用す
るビデオヘッドの外観図、第７図は第６図のビデオヘッ
ドに応用されるこの発明の発生パルス及び制御パルスの
図、第８図は従来例のパルス発生回路を示す図、第９図
は従来例の動作を示すタイミングチャートである。 １はCPU、２はカウンタ、３はデータバス、４はクロッ
ク発生回路、５はクロック信号、６は比較値レジスタ、
７はデジタル比較器、８はカウンタバッファ、8Gはゲー
ト、９はクロック切換回路、10はプリスケーラ、11は外
部クロック端子、12はレジスタバッファ、12Gはゲー
ト、13はシフトレジスタ、14a〜14nは出力端子、15はポ
ートラッチ、16はデコーダ、17はデータレジスタ、17G
はゲート、18はレジスタバッファ、18Gはゲートであ
る。 なお、図中同一符号は同一、または相当部分を示す。
ロック図、第２図はこの発明の一実施例の動作を示すタ
イミングチャート、第３図はこの発明のデータレジスタ
及びレジスタバッファの記憶データの一例を示す図、第
４図はこの発明のデータレジスタ及び複数のレジスタバ
ッファを設けた部分回路図、第５図はこの発明による各
種パルス発生状態を示す図、第６図はこの発明を利用す
るビデオヘッドの外観図、第７図は第６図のビデオヘッ
ドに応用されるこの発明の発生パルス及び制御パルスの
図、第８図は従来例のパルス発生回路を示す図、第９図
は従来例の動作を示すタイミングチャートである。 １はCPU、２はカウンタ、３はデータバス、４はクロッ
ク発生回路、５はクロック信号、６は比較値レジスタ、
７はデジタル比較器、８はカウンタバッファ、8Gはゲー
ト、９はクロック切換回路、10はプリスケーラ、11は外
部クロック端子、12はレジスタバッファ、12Gはゲー
ト、13はシフトレジスタ、14a〜14nは出力端子、15はポ
ートラッチ、16はデコーダ、17はデータレジスタ、17G
はゲート、18はレジスタバッファ、18Gはゲートであ
る。 なお、図中同一符号は同一、または相当部分を示す。
Claims (1)
- 【請求項１】クロックを計数しこの計数値がある値に達
したときにリセットされるカウンタと、パルス発生のタ
イミングを定義する比較値データを格納するレジスタ
と、前記カウンタと前記レジスタのデータの一致を検出
し、一致信号を出力する比較器とを備えたパルス発生回
路において、 出力パルスを発生する複数の出力端子を有するポートラ
ッチと、出力パルスを発生させるべき出力端子を指定す
るアドレスデータとこのアドレスデータで指定される出
力端子の出力の状態を定義する状態データとを格納する
データレジスタと、このデータレジスタの内容をデコー
ドして出力端子アドレスと状態信号とを前記ポートラッ
チに出力するデコード回路と、前記一致信号に同期させ
て前記データレジスタの内容を前記デコード回路に出力
させるためのスイッチとを備えたことを特徴とするパル
ス発生回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2293287A JP2561750B2 (ja) | 1990-10-30 | 1990-10-30 | パルス発生回路 |
| US07/755,378 US5221906A (en) | 1990-10-30 | 1991-09-05 | Program control digital pulse generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2293287A JP2561750B2 (ja) | 1990-10-30 | 1990-10-30 | パルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04165810A JPH04165810A (ja) | 1992-06-11 |
| JP2561750B2 true JP2561750B2 (ja) | 1996-12-11 |
Family
ID=17792882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2293287A Expired - Lifetime JP2561750B2 (ja) | 1990-10-30 | 1990-10-30 | パルス発生回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5221906A (ja) |
| JP (1) | JP2561750B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0166712B1 (ko) * | 1991-11-19 | 1999-03-20 | 강진구 | 프로그래머블 펄스폭변조신호발생기 |
| US5258937A (en) * | 1992-04-13 | 1993-11-02 | The United States Of Amwerica As Represented By The Secretary Of The Navy | Arbitrary waveform generator |
| US5337339A (en) * | 1992-10-15 | 1994-08-09 | Hewlett-Packard Company | High frequency programmable divider |
| US5359635A (en) * | 1993-04-19 | 1994-10-25 | Codex, Corp. | Programmable frequency divider in a phase lock loop |
| US5371772A (en) * | 1993-09-14 | 1994-12-06 | Intel Corporation | Programmable divider exhibiting a 50/50 duty cycle |
| US5381454A (en) * | 1993-09-20 | 1995-01-10 | Motorola, Inc. | Circuit and method of resetting a data compressor/decompressor |
| US5657361A (en) * | 1994-09-06 | 1997-08-12 | Fujitsu Limited | Variant frequency detector circuit |
| CN106105037B (zh) * | 2014-01-21 | 2019-03-29 | 拉迪安特技术公司 | 利用铁电电容器的非易失性计数器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63271601A (ja) * | 1987-04-30 | 1988-11-09 | Toshiba Corp | 出力パルス発生装置 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5034181B1 (ja) * | 1969-12-13 | 1975-11-06 | ||
| US3937932A (en) * | 1974-04-15 | 1976-02-10 | Barber-Colman Company | Digital frequency generator |
| US4191998A (en) * | 1978-03-29 | 1980-03-04 | Honeywell Inc. | Variable symmetry multiphase clock generator |
| US4326247A (en) * | 1978-09-25 | 1982-04-20 | Motorola, Inc. | Architecture for data processor |
| JPH0614610B2 (ja) * | 1984-12-17 | 1994-02-23 | 沖電気工業株式会社 | パルス幅制御回路 |
| NL8501202A (nl) * | 1985-04-26 | 1986-11-17 | Philips Nv | Teller-comparator-schakeling en microprocessor met multiple simultaan aan te sturen uitgangen. |
| US4809221A (en) * | 1987-01-28 | 1989-02-28 | Megatest Corporation | Timing signal generator |
| US4855681A (en) * | 1987-06-08 | 1989-08-08 | International Business Machines Corporation | Timing generator for generating a multiplicty of timing signals having selectable pulse positions |
| JPH077904B2 (ja) * | 1987-09-14 | 1995-01-30 | 三菱電機株式会社 | パルス発生回路 |
| US5087829A (en) * | 1988-12-07 | 1992-02-11 | Hitachi, Ltd. | High speed clock distribution system |
| US5060244A (en) * | 1989-07-28 | 1991-10-22 | Texas Instruments Incorporated | Method and apparatus for indicating when the total in a counter reaches a given number |
-
1990
- 1990-10-30 JP JP2293287A patent/JP2561750B2/ja not_active Expired - Lifetime
-
1991
- 1991-09-05 US US07/755,378 patent/US5221906A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63271601A (ja) * | 1987-04-30 | 1988-11-09 | Toshiba Corp | 出力パルス発生装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04165810A (ja) | 1992-06-11 |
| US5221906A (en) | 1993-06-22 |
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