JP3903872B2

JP3903872B2 - 多重アクセス制御回路

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Publication number: JP3903872B2
Application number: JP2002221864A
Authority: JP
Inventors: 智明安藤
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2002-07-30
Filing date: 2002-07-30
Publication date: 2007-04-11
Anticipated expiration: 2022-07-30
Also published as: JP2004062668A

Description

【０００１】
【発明の属する技術分野】
この発明は、複数のプロセッサを有するデータ処理回路に係り、特に、複数ののプロセッサから１つのメモリへの多重アクセスをコントロールする多重アクセス制御回路に関する。
【０００２】
【従来の技術】
１つのデータ処理回路（ＬＳＩ；大規模集積回路）内に、複数のプロセッサが設けられ、それらのプロセッサが同じデータ処理回路内に設けられた１つのメモリにランダムにアクセスするという構成はしばしば見られる。そして、この場合、複数のプロセッサによるメモリへのアクセスが同時になることもしばしば発生する。そこで、このようなデータ処理回路においては、内部に設けられたメモリ制御回路がプロセッサの優先順位に従ってアクセスの順番を制御する。
【０００３】
【発明が解決しようとする課題】
ところで、従来のこの種のデータ処理回路においては、アクセスの順番が後になったプロセッサは、バスブリッジ等を介してハンドシェイクを行い、アクセス可能となるまで、ウエイトもしくはリトライを繰り返すようになっていた（例えば、ＰＣＩバスインターフェイス）。しかしながら、このような待機手段によれば、複雑なプロトコルが必要であり、また、ウエイト／リトライ中のパイプラインレジスタの保護機構が必要となる欠点があった。
この発明は、このような事情を考慮してなされたもので、その目的は、複雑なプロトコルを必要とせず、しかも、パイプライン保護機構等を特に設けることなくメモリアクセスのウエイト状態をプロセッサに作ることができる多重アクセス制御回路を提供することにある。
【０００４】
【課題を解決するための手段】
この発明は上記の課題を解決するためになされたもので、請求項１に記載の発明は、複数のプロセッサから１つのメモリへのアクセスの競合を制御する多重アクセス制御回路において、優先順位が最上位の前記プロセッサからアクセス信号が出力された時、優先順位が次位の前記プロセッサへリトライ指示を出力するリトライ指示手段と、優先順位が最上位または次位の前記プロセッサからアクセス信号が出力された時、優先順位が最下位の前記プロセッサのクロックパルスを停止させるクロック停止手段と、前記複数のプロセッサからそれぞれ出力されるアクセス信号を受け、予め決められている優先順位に対応する制御信号を出力する優先回路と、前記複数のプロセッサからそれぞれ出力されるアドレスを受け、前記制御信号に従って前記アドレスの１つを選択し前記メモリのアドレス端子へ出力する第 1 のマルチプレクサと、前記複数のプロセッサから出力される書き込み信号を受け、前記制御信号に従って前記書き込み信号の１つを選択し前記メモリの書き込み端子へ出力する第 2 のマルチプレクサと、前記複数のプロセッサから出力される書込データを前記アクセス信号に基づいて選択し前記メモリのデータ入力端子へ出力する第 3 のマルチプレクサと、前記メモリから出力されるデータを前記クロック停止手段のクロック停止処理タイミングに対応して記憶するレジスタとを具備することを特徴とする多重アクセス制御回路である。
【０００５】
また、請求項２に記載の発明は、請求項１に記載の多重アクセス制御回路において、前記クロック停止手段は、前記プロセッサから出力される前記アクセス信号から一定時間経過後にゲート信号を出力する遅延手段と、前記ゲート信号に基づいて前記クロックパルスをゲートするゲート手段とからなることを特徴とする。
【０００７】
【発明の実施の形態】
以下、図面を参照し、この発明の一実施の形態について説明する。図２は同実施の形態による多重アクセス制御回路を用いたオーディオデコーダチップ（ＬＳＩ）の構成を示すブロック図である。この図において、１１はＣＰＵ（中央処理装置）、１２はマイクロコンピュータインターフェイス、１３はコントロールレジスタである。１４は外部から入力されるアナログオーディオ信号をディジタル信号に変換するＡＤＣ（アナログ／ディジタルコンバータ）、１５はシリアルデータをパラレルデータに変換するシリアルデータインターフェイス、１６はシリアルデータインターフェイス１５から出力されるオーディオデータを内部メモリコントローラ２２を介してデータＲＡＭ２３に書き込むディテクタである。
【０００８】
１７は外部メモリコントローラ、１８はＳＲＡＭ（スタティックＲＡＭ）、１９はパラレルデータをシリアルデータに変換するシリアルデータアウト回路（以下、ＳＤＯという）、２０はＳＤＯ１９から出力されるシリアルデータをアナログオーディオ信号に変換して出力するＤＡＣ（ディジタル／アナログコンバータ）である。２１は各種の演算係数等が記憶されたデータＲＯＭ、２２はデータＲＡＭ２３の書込／読出を制御する内部メモリコントローラ、２４はオーディオデータの圧縮／伸長処理等を行うＤＳＰ（ディジタル・シグナル・プロセッサ）、２５、２６は各々ＤＳＰ２４のプログラムが記憶された命令ＲＯＭおよび命令ＲＡＭである。また、２７は命令バス、２８はデータ（Ｘ）バス、２９はデータ（Ｙ）バスである。
【０００９】
上記の構成において、ディテクタ１６，ＳＤＯ１９、ＤＳＰ２４はいずれもデータＲＡＭ２３へアクセスするプロセッサであり、内部メモリコントローラ２２がそれらのアクセスをコントロールしている。図３はディテクタ１６，ＳＤＯ１９、ＤＳＰ２４、内部メモリコントローラ２２、データＲＡＭ２３を抜き出して相互関係を記載したブロック図である。また、この図において、３０はクロックパルスを生成するクロックジェネレータであり、このクロックジェネレータ３０において生成されたクロックパルスＣＫがディテクタ１６、ＳＤＯ１９およびデータＲＡＭ２３へ供給され、また、クロックジェネレータ３０内においてクロックパルスＣＫに基づいて生成されたクロックパルスＤＳＰ＿ＣＫがＤＳＰ２４へ供給される。
【００１０】
図４は内部メモリコントローラ２２の構成、特に、データＲＡＭ２３のアクセス制御のための構成を示す回路図である。この図において、３１〜３５は入力される信号（またはデータ）をクロックパルスＣＫの２タイミング遅延させて出力する遅延回路、３６〜３８はインバータ、４１はインバータ３６、３７の各出力のノアをとるノア回路、４２はインバータ３６、３７の各出力のアンドをとるアンド回路、４３は遅延回路３４、３５およびインバータ３８の各出力のノアをとるノア回路、４４は遅延回路３４、３５の各出力のオアをとるオア回路である。５１〜５３は各々入力される信号をクロックパルスＣＫの１タイミング遅延させて出力する遅延回路、５４はオア回路４４の出力と遅延回路５３の出力を反転した信号とのアンドをとるアンド回路である。
【００１１】
５６は優先回路であり、入力端Ｐ１〜Ｐ３の各信号の内のいずれか１つが”１”となった場合には、対応する出力端Ｑ１〜Ｑ３から”１”信号を出力し、また、いずれか複数の出力が”１”信号となった場合は、入力端Ｐ１＞入力端Ｐ２＞入力端Ｐ３の優先順位に従って、対応する１つの出力端（Ｑ１〜Ｑ３）のみから”１”信号をマルチプレクサ５７、５８へ出力する。例えば、入力端Ｐ１、Ｐ２の信号が共に”１”の時は出力端Ｑ１のみから”１”信号を出力する。入力端Ｐ２、Ｐ３の信号が共に”１”の時は出力端Ｑ２のみから”１”信号を出力する。入力端Ｐ１、Ｐ２、Ｐ３の信号が共に”１”の時は出力端Ｑ１のみから”１”信号を出力する。
マルチプレクサ５７は、優先回路５６から制御端Ｓ１へ”１”信号が入力された時は入力端Ｉ１の信号を出力端Ｑ５７から出力し、制御端Ｓ２へ”１”信号が入力された時は入力端Ｉ２の信号を出力端Ｑ５７から出力し、制御端Ｓ３へ”１”信号が入力された時は入力端Ｉ３の信号を出力端Ｑ５７から出力する。マルチプレクサ５８も同様に、優先回路５６から制御端Ｓ１へ”１”信号が入力された時は入力端Ｉ１の信号を出力端Ｑ５８から出力し、制御端Ｓ２へ”１”信号が入力された時は入力端Ｉ２の信号を出力端Ｑ５８から出力する。
【００１２】
マルチプレクサ６１は、その制御端へ遅延回路５２から”０”信号が入力された時は入力端０の信号を出力し、制御端へ”１”信号が入力された時は入力端１の信号を出力端から出力する。６２はアンド回路５４の出力が”１”の時、マルチプレクサ６１の出力を読み込み、一時記憶するレジスタである。マルチプレクサ６３は、その制御端へ遅延回路５３から”０”信号が入力された時は入力端０の信号を出力し、制御端１へ”１”信号が入力された時は入力端１の信号を出力端から出力する。マルチプレクサ６４は、その制御端へ遅延回路３４から”０”信号が入力された時は入力端０の信号を出力し、制御端１へ”１”信号が入力された時は入力端１の信号（遅延回路３３の出力）を出力端から出力する。
【００１３】
図１は図３に示すクロックジェネレータ３０の構成を示す回路図であり、この図において、７０はクロックパルスＣＫを生成するＰＬＬ（フェイズロックドループ）回路、７１は入力される信号をクロックパルスＣＫの１タイミング遅延させて出力する遅延回路、７２は入力される信号をクロックパルスＣＫの１／２タイミング遅延させて出力する遅延回路、７３は遅延回路７２の出力とクロックパルスＣＫのアンドをとるアンド回路である。
【００１４】
次に、上述した図１、図４に示す回路の動作を図５、図６に示すタイミングチャートを参照して説明する。
なお、図５、図６において、「ＤＥＴ」はディテクタ１６、「ＳＤＯ」はＳＤＯ１９、「ＤＳＰ」はＤＳＰ２４、「ＤＭ」はデータＲＡＭ２３を示す。また、「ＣＳ」はチップセレクト、「ＷＥ」はライトイネーブル、「Ａ」はアドレス、「Ｉ」は書込データ、「Ｏ」は読出データを意味する。
【００１５】
図４および図１に示す回路はデータＲＡＭ２３への多重アクセスを制御する回路であり、次の原則に従って制御を行う。
▲１▼ アクセスの優先順位を、
ディテクタ１６＞ＳＤＯ１９＞ＤＳＰ２４
とする。
▲２▼ ディテクタ１６とＳＤＯ１９のアクセスが競合した時は、ディテクタ１６のアクセスに基づくデータＲＡＭ２３の書き込みを実行し、ＳＤＯ１９にＷａｉｔをかける。
▲３▼ ディテクタ１６またはＳＤＯ１９にアクセスが発生した場合は、ディテクタ１６またはＳＤＯ１９のアクセスに基づくデータＲＡＭ２３の書き／読出を実行し、一方、ＤＳＰ２４へ入力されるクロックパルスＤＳＰ＿ＣＫを停止させてＤＳＰ２４の処理を一時停止させる。
【００１６】
いま、図１のＰＬＬ７０から出力されるクロックパルスＣＫを図５（ａ）に示すものとする。このクロックパルスＣＫに基づくタイミング(1)において、ＳＤＯ１９がデータＲＡＭ２３からデータを読み出すべく、図５（ｉ）のチップセレクト信号ＳＤＯ＿ＤＸ＿ＣＳｎ（ｎ；ローアクティブを示す）および（ｊ）のアドレスＳＤＯ＿ＤＸ＿Ａを内部メモリコントローラ２２へ出力したとする。
【００１７】
この場合、チップセレクト信号ＳＤＯ＿ＤＸ＿ＣＳｎはインバータ３７（図４）によって反転されて”１”信号になった後、ノア回路４１を介して遅延回路５１へ入力され、この遅延回路５１によってクロックパルスＣＫの１タイミング遅延され、ＤＳＰクロック停止信号ＤＳＰ＿ＣＫ＿ＨＡＬＴｎ（図５（ｂ））としてクロックジェネレータ３０へ出力される。そして、このＤＳＰクロック停止信号ＤＳＰ＿ＣＫ＿ＨＡＬＴｎはクロックジェネレータ３０内の遅延回路７１、７２（図１）によってクロックパルスＣＫの１．５タイミング遅延された後アンドゲート７３へ入力される。これにより、ＤＳＰ２４のクロックパルスＤＳＰ＿ＣＫが停止する（図５（ｌ）参照）。図６に図１の回路の動作タイミング図を示す。
【００１８】
このように、チップセレクト信号ＳＤＯ＿ＤＸ＿ＣＳｎが発生すると、その１タイミング後にＤＳＰクロック停止信号ＤＳＰ＿ＣＫ＿ＨＡＬＴｎが発生し、さらにその２タイミング後にＤＳＰ２４のクロックパルスＤＳＰ＿ＣＫが停止する。
【００１９】
また、上述したチップセレクト信号ＳＤＯ＿ＤＸ＿ＣＳｎは、遅延回路３５によってクロックパルスＣＫの２タイミング遅延され、タイミング(3)において優先回路５６の第２入力端Ｐ２へ入力されると共に、ノア回路４３によって反転され、チップセレクト信号ＤＭ＿ＲＡＭ＿ＣＳｎとしてデータＲＡＭ２３へ供給され、さらに遅延回路５２によってクロックパルスＣＫの１タイミング遅延されてマルチプレクサ６１の制御端へ入力される。
【００２０】
また、アドレスＳＤＯ＿ＤＸ＿Ａは遅延回路３１によってクロックパルスＣＫの２タイミング遅延され、上記タイミング(3)においてマルチプレクサ５７へ入力される。このタイミング(3)において、優先回路５６の第１、第３入力端Ｐ１、Ｐ３へ”０”が入力されているとすると、優先回路５６の第２入力端Ｐ２の信号のみが”１”となり、優先回路５６の第２出力端Ｑ２からマルチプレクサ５７の制御端Ｓ２へ”１”が出力される。これにより、同マルチプレクサ５７の入力端Ｉ２に得られるアドレスＳＤＯ＿ＤＸ＿Ａがマルチプレクサ５７から出力され、データＲＡＭ２３へアドレスＤＭ＿ＲＡＭ＿Ａ（ＡSDO）（図５（ｔ））として出力される。この結果、次のタイミング(4)において、データＲＡＭ２３のアドレスＡSDOのデータ（[ＡSDO]と表示する）が読み出され（図５（ｖ））、図４のマルチプレクサ６１へ入力される。この時、マルチプレクサ６１の制御端へは遅延回路５２から”０”信号が供給されており、したがって、データＲＡＭ２３の出力データＤＭ＿ＲＡＭ＿Ｏ（この時、[ＡSDO]）がマルチプレクサ６１を介してＳＤＯ１９へ出力される（図５（ｋ）参照）。
【００２１】
このように、ＳＤＯ１９のデータ読出に対し、アクセスの競合がない場合は、クロックパルスＣＫの３タイミング後に読み出されたデータがＳＤＯ１９に入力される。
【００２２】
次に、タイミング(2)において、ディテクタ１６の書込と、ＳＤＯ１９の読出と、ＤＳＰ２４の読出が同時に発生したとする。この場合、図５の（ｄ）〜（ｇ）に示すように、ディテクタ１６からチップセレクト信号ＤＥＴ＿ＤＸ＿ＣＳｎ、ライトイネーブル信号ＤＥＴ＿ＤＸ＿ＷＥｎ、アドレスＤＥＴ＿ＤＸ＿Ａ（ＡDET）および書込データＤＥＴ＿ＤＸ＿Ｉ（[ＡDET]）が出力され、また、図５の（ｉ）、（ｊ）に示すように、チップセレクト信号ＳＤＯ＿ＤＸ＿ＣＳｎおよびアドレスＳＤＯ＿ＤＸ＿Ａ（ＢSDO）が出力され、また、図５の（ｍ）、（ｎ）に示すように、ＤＳＰ２４からチップセレクト信号ＤＳＰ＿ＤＸ＿ＣＳｎおよびアドレスＤＳＰ＿ＤＸ＿Ａ（ＡDSP）が出力される。
【００２３】
ディテクタ１６からチップセレクト信号ＤＥＴ＿ＤＸ＿ＣＳｎが出力されると、その１タイミング後（タイミング(3)）にＤＳＰクロック停止信号ＤＳＰ＿ＣＫ＿ＨＡＬＴｎが発生する。これにより、さらに２タイミング後（タイミング(5)）にＤＳＰ２４のクロックパルスＤＳＰ＿ＣＫを停止する。ただし、図５では、タイミング(1)で発生したＳＤＯ１９の読み出し、ＳＤＯ＿ＤＸ＿ＣＳｎのためタイミング(4)から停止している。また、チップセレクト信号ＤＥＴ＿ＤＸ＿ＣＳｎおよびチップセレクト信号ＳＤＯ＿ＤＸ＿ＣＳｎが同時に発生すると、アンドゲート４２の出力が”１”となり、この”１”信号がビジイ信号ＳＤＯ＿ＤＸ＿ＢＵＳＹ（図５（ｈ））としてＳＤＯ１９へ出力される。ＳＤＯ１９はこのビジイ信号ＳＤＯ＿ＤＸ＿ＢＵＳＹを受け、処理を待つこととなり、次のタイミング(3)において再度アクセスを行う。
【００２４】
また、ディテクタ１６から出力されたチップセレクト信号ＤＥＴ＿ＤＸ＿ＣＳｎは、インバータ３６によって反転された後、遅延回路３４によって２タイミング遅延され、タイミング(4)において優先回路５６の第１入力端Ｐ１へ入力される。この時、遅延回路３５の出力も”１”であり、優先回路５６の第２入力端Ｐ２へも”１”が入力されているが、優先回路５６は優先順位に従って第１出力端Ｑ１のみから”１”信号を出力し、マルチプレクサ５７の第１制御端子Ｓ１へ供給する。
【００２５】
また、ディテクタ１６から出力されたアドレスＤＥＴ＿ＤＸ＿Ａ（ＡDET）は遅延回路３１によって２タイミング遅延され、タイミング(4)においてマルチプレクサ５７へ入力される。そして、このタイミング(4)において優先回路５６の第１出力端Ｑ１から”１”が出力されるので、上記アドレスＤＥＴ＿ＤＸ＿Ａ（ＡDET）がマルチプレクサ５７の出力端Ｑ５７から出力され、データＲＡＭ２３へ供給される（図５（ｔ））。
【００２６】
また、ディテクタ１６から出力されたライトイネーブル信号ＤＥＴ＿ＤＸ＿ＷＥｎは遅延回路３２によって２タイミング遅延され、タイミング(4)においてマルチプレクサ５８へ入力される。そして、このタイミング(4)において優先回路５６の第１出力端Ｑ１から”１”が出力されるので、ライトエネーブル信号ＤＥＴ＿ＤＸ＿ＷＥｎがマルチプレクサ５８の出力端Ｑ５８から出力され、信号ＤＭ＿ＲＡＭ＿ＷＥｎとしてデータＲＡＭ２３へ供給される（図５（ｓ））。
【００２７】
また、ディテクタ１６から出力された書込データＤＥＴ＿ＤＸ＿Ｉ（[ＡDET]）は遅延回路３３によって２タイミング遅延され、タイミング(4)において、マルチプレクサ６４を介してデータＲＡＭ２３へ出力される（書込データＤＭ＿ＲＡＭ＿Ｉ：図５（ｕ））。
以上の結果、タイミング(4)において、データＲＡＭ２３のアドレスＡDET内にデータ[ＡDET]が書き込まれ、データタイミング(5)においてデータＲＡＭ２３から出力される（図５（ｖ））。
【００２８】
また、タイミング(2)において、ＤＳＰ２４からチップセレクト信号ＤＳＰ＿ＤＸ＿ＣＳｎが出力され、この信号がインバータ３８によって反転された後、ノア回路４３へ入力されと、ノア回路４３からデータＲＡＭ２３を選択するチップセレクト信号ＤＭ＿ＲＡＭ＿ＣＳｎ（図５（ｒ））が出力される。また、上記インバータ３８の出力は優先回路５６の第３入力端へ供給され、この時、優先回路５６の第１、第２入力端Ｐ１、Ｐ２へは”０”が入力されていることから、優先回路５６の第３入力端Ｐ３の信号のみが”１”となり、これにより、優先回路５６の第３出力端Ｑ３からマルチプレクサ５７の制御端Ｓ３へ”１”信号が供給される。これにより、アドレスＤＳＰ＿ＤＸ＿Ａ（ＡDSP）がマルチプレクサ５７を介して、アドレスＤＭ＿ＲＡＭ＿Ａ（図５（ｔ）のＡDSP参照）としてデータＲＡＭ２３へ供給される。この結果、次のタイミング(3)においてデータＲＡＭ２３のアドレスＡDSP内のデータ[ＡDSP]が読み出される（図５（ｖ））。そして、読み出されたデータがアンド回路５４から出力される信号ＤＳＰ＿Ｏ＿ＬＯＡＤによってレジスタ６２内に書きこまれる。
【００２９】
上述したように、タイミング(2)においては、データＲＡＭ２３へのアクセスはＤＳＰ２４からのものしか発生せず、従って、ＤＳＰ２４によるデータ読み出しが行われ、読み出されたデータがレジスタ６２内に書き込まれる。
【００３０】
次に、タイミング(3)においては、ＳＤＯ１９からチップセレクト信号ＳＤＯ＿ＤＸ＿ＣＳｎおよびアドレスＳＤＯ＿ＤＸ＿Ａ（ＢSDO）が出力されている。またこの時、ＤＳＰ２４からもチップセレクト信号ＤＳＰ＿ＤＸ＿ＣＳｎおよびアドレスＤＳＰ＿ＤＸ＿Ａ（ＢDSP）が出力される。
【００３１】
ＳＤＯ１９から出力されたチップセレクト信号ＳＤＯ＿ＤＸ＿ＣＳｎは、インバータ３７によって反転されて”１”となり、遅延回路３５によって２タイミング遅延され、タイミング(5)において優先回路５６の第２入力端Ｐ２へ入力される。この時、優先回路５６の第１入力端Ｐ１の信号は“０”、第３入力端Ｐ３の信号は“１”である。したがって、優先回路５６は第２出力端Ｑ２から“１”を出力する。これにより、このタイミング(5)においてマルチプレクサ５７の入力端Ｉ２へ入力されているアドレスＳＤＯ＿ＤＸ＿Ａ（ＢSDO）がマルチプレクサ５７の出力端Ｑ５７から出力され、データＲＡＭ２３へ供給される。この結果、タイミング(5)において、ＳＤＯ１９の読み出しアドレスＳＤＯ＿ＤＸ＿Ａ（ＢSDO）によるデータＲＡＭ２３の読み出しが行われ、タイミング(6)において、読み出されたデータがＳＤＯ１９へ入力される（図５（ｋ））。
【００３２】
一方、タイミング(3)において、ＤＳＰ２４からチップセレクト信号ＤＳＰ＿ＤＸ＿ＣＳｎおよびアドレスＤＳＰ＿ＤＸ＿Ａ（ＢDSP）が出力されるが、このタイミング(3)においては、タイミング(1)においてＳＤＯ１９から出力されたチップセレクト信号ＳＤＯ＿ＤＸ＿ＣＳｎが２タイミング遅延されて優先回路５６の第２入力端Ｐ２へ入力されており、この結果、チップセレクト信号ＤＳＰ＿ＤＸ＿ＣＳｎが有効になることはない。そして、次ぎのタイミング(4)においてＤＳＰ２４のクロックパルスＤＳＰ＿ＣＫ（図５（ｌ））が停止されることから、チップセレクト信号ＤＳＰ＿ＤＸ＿ＣＳｎおよびアドレスＤＳＰ＿ＤＸ＿Ａ（ＢDSP）がそのままＤＳＰ２４内において保持され、次ぎのクロックパルスＤＳＰ＿ＣＫ再開を待つ。
【００３３】
次ぎに、タイミング(5)においては、タイミング(3)においてＳＤＯ１９から出力されたアドレスＳＤＯ＿ＤＸ＿Ａ（ＢSDO）に基づいてデータＲＡＭ２３の読み出しが行われる。また、この時、クロックパルスＤＳＰ＿ＣＫは停止状態が続いている。
【００３４】
次ぎに、タイミング(6)においては、アドレスＳＤＯ＿ＤＸ＿Ａ（ＢSDO）に基づくデータがデータＲＡＭ２３から出力される（図５（ｖ））。また、このタイミング(6)においては、優先回路５６の第１、第２入力端Ｐ１、Ｐ２の信号が“０”となる一方、第３入力端Ｐ３へは、ＤＳＰ２４からチップセレクト信号ＤＳＰ＿ＤＸ＿ＣＳｎに基づく“１”が入力されており、この結果、この時点において、タイミング(3)から連続してＤＳＰ２４から出力されているアドレスＤＳＰ＿ＤＸ＿Ａ（ＢDSP）がマルチプレクサ５７の出力端Ｑ５７から出力され、データＲＡＭ２３へ供給される（図５（ｔ））。
【００３５】
次ぎに、タイミング(7)においては、データＲＡＭ２３から上記アドレスに基づくデータ[ＢDSP］が読み出される（図５（ｖ））。また、この時、ＤＳＰ２４のクロックパルスＤＳＰ＿ＣＫが再開され、これにより、タイミング(3)においてデータＲＡＭ２３から読み出され、レジスタ６２内に記憶されていたデータ[ＡDSP]がＤＳＰ２４に読み込まれる。
次ぎに、タイミング(8)においては、タイミング(7)においてデータＲＡＭ２３から読み出されたデータ[ＢDSP]がＤＳＰ２４に読み込まれる。
【００３６】
【発明の効果】
以上説明したように、この発明によれば、複雑なプロトコルを必要とせず、しかも、パイプラインレジスタの保護機構等を特に設けることなくメモリアクセスのウエイト状態をプロセッサに作ることができる効果が得られる。
【図面の簡単な説明】
【図１】この発明の一実施形態による多重アクセス制御回路の一部の構成を示すブロック図である。
【図２】同実施形態による多重アクセス制御回路が用いられるオーディオデコーダチップの構成を示すブロック図である。
【図３】同オーディオデコーダチップにおけるディテクタ１６，ＳＤＯ１９、ＤＳＰ２４、内部メモリコントローラ２２、ＲＡＭ２３を抜き出して相互関係を記載したブロック図である。
【図４】同実施形態による多重アクセス制御回路の一部の構成を示すブロック図である。
【図５】図４に示す多重アクセス制御回路の動作を説明するためのタイミングチャートである。
【図６】図１に示す多重アクセス制御回路の動作を説明するためのタイミングチャートである。
【符号の説明】
１６…ディテクタ、１９…ＳＤＯ、２２…内部メモリコントローラ、２３…データＲＡＭ、２４…ＤＳＰ、２８…クロックジェネレータ、７０…ＰＬＬ、７１、７２…ＤＦＦ（ディレイフリップフロップ）、７３…アンド回路。

Claims

複数のプロセッサから１つのメモリへのアクセスの競合を制御する多重アクセス制御回路において、
優先順位が最上位の前記プロセッサからアクセス信号が出力された時、優先順位が次位の前記プロセッサへリトライ指示を出力するリトライ指示手段と、
優先順位が最上位または次位の前記プロセッサからアクセス信号が出力された時、優先順位が最下位の前記プロセッサのクロックパルスを停止させるクロック停止手段と、
前記複数のプロセッサからそれぞれ出力されるアクセス信号を受け、予め決められている優先順位に対応する制御信号を出力する優先回路と、
前記複数のプロセッサからそれぞれ出力されるアドレスを受け、前記制御信号に従って前記アドレスの１つを選択し前記メモリのアドレス端子へ出力する第 1 のマルチプレクサと、
前記複数のプロセッサから出力される書き込み信号を受け、前記制御信号に従って前記書き込み信号の１つを選択し前記メモリの書き込み端子へ出力する第 2 のマルチプレクサと、
前記複数のプロセッサから出力される書込データを前記アクセス信号に基づいて選択し前記メモリのデータ入力端子へ出力する第 3 のマルチプレクサと、
前記メモリから出力されるデータを前記クロック停止手段のクロック停止処理タイミングに対応して記憶するレジスタと、
を具備することを特徴とする多重アクセス制御回路。
前記クロック停止手段は、前記プロセッサから出力される前記アクセス信号から一定時間経過後にゲート信号を出力する遅延手段と、前記ゲート信号に基づいて前記クロックパルスをゲートするゲート手段とからなることを特徴とする請求項１に記載の多重アクセス制御回路。