JPH03149635A - メモリコントロールユニット - Google Patents
メモリコントロールユニットInfo
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- JPH03149635A JPH03149635A JP1289026A JP28902689A JPH03149635A JP H03149635 A JPH03149635 A JP H03149635A JP 1289026 A JP1289026 A JP 1289026A JP 28902689 A JP28902689 A JP 28902689A JP H03149635 A JPH03149635 A JP H03149635A
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- 230000004044 response Effects 0.000 claims abstract description 40
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 description 20
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- 101000835819 Homo sapiens Histone-lysine N-trimethyltransferase SMYD5 Proteins 0.000 description 2
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4239—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with asynchronous protocol
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
- Debugging And Monitoring (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、メモリのアクセス動作をＩｉ制御するメモ
リコントロールユニットに関し、特にマイクロプロセッ
サシステム開発支援装置に搭載され、メモリの性能に応
じてウェイト数を可変となしたメモリコントロールユニ
ットに関スる。
リコントロールユニットに関し、特にマイクロプロセッ
サシステム開発支援装置に搭載され、メモリの性能に応
じてウェイト数を可変となしたメモリコントロールユニ
ットに関スる。
マイクロプロセッサシステム開発支援装置は、ＣＰＵ、
メモり、メモリコントロールユニット及びＩｌｏインタ
ーフェイス等の構成要素からなり、各構成要素はシステ
ムバスで接続されている。マイクロプロセッサシステム
開発支援装置は、Ｉｌｏインターフェイスから入出力装
置を制御して外部とのデータの入出力を行う。
メモり、メモリコントロールユニット及びＩｌｏインタ
ーフェイス等の構成要素からなり、各構成要素はシステ
ムバスで接続されている。マイクロプロセッサシステム
開発支援装置は、Ｉｌｏインターフェイスから入出力装
置を制御して外部とのデータの入出力を行う。
第９図は従来のメモリコントロールユニットを用いたマ
イクロプロセッサシステム開発支援装置の構成を示すブ
ロック図である。図においてｌは入力クロフクＣＬＫに
て動作するＣＰＵであり、ＣＰＬＩＩは基板上に配置さ
れた２つのＲＯ？１４ａ、４ｂ及びＲＡＭ５並びに図示
しないＩｌｏインターフェイスを介して外部の入出力装
置をアドレスバスＡＤＢとデータバスＤＴＢとによって
アクセスする。ＣＰＵＩはアドレスバス＾ＤＢにアドレ
ス信号を出力すると共にデータバスＤＴＢを介してデー
タの入出力を行う、またｃｐｕｔはＲＯＭ４ａ、４ｂ
、 ＲＡＭ５を選択するチップセレクタ２に、アドレス
バスＡＤＢに有効なアドレス信号が出力されたことを示
すアドレス有効信号■及びデータバスＤＴＢ上のデータ
が有効であることを示すデータ有効信号玉を出力する。
イクロプロセッサシステム開発支援装置の構成を示すブ
ロック図である。図においてｌは入力クロフクＣＬＫに
て動作するＣＰＵであり、ＣＰＬＩＩは基板上に配置さ
れた２つのＲＯ？１４ａ、４ｂ及びＲＡＭ５並びに図示
しないＩｌｏインターフェイスを介して外部の入出力装
置をアドレスバスＡＤＢとデータバスＤＴＢとによって
アクセスする。ＣＰＵＩはアドレスバス＾ＤＢにアドレ
ス信号を出力すると共にデータバスＤＴＢを介してデー
タの入出力を行う、またｃｐｕｔはＲＯＭ４ａ、４ｂ
、 ＲＡＭ５を選択するチップセレクタ２に、アドレス
バスＡＤＢに有効なアドレス信号が出力されたことを示
すアドレス有効信号■及びデータバスＤＴＢ上のデータ
が有効であることを示すデータ有効信号玉を出力する。
さらにメモリの読出し動作、書込み動作の別を示すリー
ドライト信号ＲＤ／ＷＲをＯＲゲート８の一端及びイン
バータ６を介して鼎ゲートフの一端に出力する、 ＯＲ
ゲート７及び同８の他端にはＣＩ）［１からデータ有効
信号■が与えられ、ＯＲゲートフの出力はＲＯ１１４ａ
、 ＲＯｌ１４ｂの端子層に与えられ、ＯＲゲート８の
出力はＲＡＭ５の端子層に与えられる。チップセレクタ
２にはアドレスバス＾ＤＢからアドレスデータも与えら
れており、それによりアクセスすべきＲＯ１１４ａ、４
ｂ又はＲＡＩ１５の別を判定し、それに応じて３つのチ
ツプ選択信号ＲＯＭ４ａ−ＳＥＬ、 ＲＯＭ４ｂ−Ｓ
ＥＬ、 ＲＡＭ５−ＳＥＬのいずれかの信号をフサー
卜し、それをＲＯＭ４ａ、 ４ｂ、 ＲＡＭ５の選択端
子面に出力すると共に後述するメモリコントロールユニ
ット３に出カスる。
ドライト信号ＲＤ／ＷＲをＯＲゲート８の一端及びイン
バータ６を介して鼎ゲートフの一端に出力する、 ＯＲ
ゲート７及び同８の他端にはＣＩ）［１からデータ有効
信号■が与えられ、ＯＲゲートフの出力はＲＯ１１４ａ
、 ＲＯｌ１４ｂの端子層に与えられ、ＯＲゲート８の
出力はＲＡＭ５の端子層に与えられる。チップセレクタ
２にはアドレスバス＾ＤＢからアドレスデータも与えら
れており、それによりアクセスすべきＲＯ１１４ａ、４
ｂ又はＲＡＩ１５の別を判定し、それに応じて３つのチ
ツプ選択信号ＲＯＭ４ａ−ＳＥＬ、 ＲＯＭ４ｂ−Ｓ
ＥＬ、 ＲＡＭ５−ＳＥＬのいずれかの信号をフサー
卜し、それをＲＯＭ４ａ、 ４ｂ、 ＲＡＭ５の選択端
子面に出力すると共に後述するメモリコントロールユニ
ット３に出カスる。
第１０図ハ従来のメモリコントロールユニフ）の要部構
成を示すブロック図である。メモリコントロールユニッ
ト３は各メモリ４ａ、 ４ｂ、５に対応する３つのシフ
トレジスタ１０ａ、 １０ｂ、 １０ｃ及びインバータ
ｌｌａ、ｌｌｂ、 ｌｌｃ、 １３を有しており、メモ
リコントロールユニット３に図示しないクロッ、クジエ
ネレニ夕により供給されたパスクロッりＢＣＬには各シ
フトレジスタｌｏａ、 ｌＯｂ、 １０ｃに与えられる
。またシフトレジスタ１０ａ、 １０ｂ、 ｌＯｃには
各メモリ４ａ、４ｂ。
成を示すブロック図である。メモリコントロールユニッ
ト３は各メモリ４ａ、 ４ｂ、５に対応する３つのシフ
トレジスタ１０ａ、 １０ｂ、 １０ｃ及びインバータ
ｌｌａ、ｌｌｂ、 ｌｌｃ、 １３を有しており、メモ
リコントロールユニット３に図示しないクロッ、クジエ
ネレニ夕により供給されたパスクロッりＢＣＬには各シ
フトレジスタｌｏａ、 ｌＯｂ、 １０ｃに与えられる
。またシフトレジスタ１０ａ、 １０ｂ、 ｌＯｃには
各メモリ４ａ、４ｂ。
５を選択するチツプ選択信号ＲＯＭ４ａ−ＳＥＬ、
ＲＡＭ４ｂ−ＳＥＬ。
ＲＡＭ４ｂ−ＳＥＬ。
ＲＡＭ５−ＳＥＬがインバータｌｌａ、 ｌｌｂ、 ｌ
ｌｃ、、を介して各シフトレジスタ１０ａ、 １０ｂ、
１０ｃに各別に与えられる。シフトレジスタｌＯａ、
１０ｂ、 １０ｃは８ビットレジスタであり、各出力
端子り。、 Ｄ、・・・からはｌバスサイクル毎にシフ
トした信号が出力される。ここでＲＯ？１４ａの読出し
は２バスサイクルのウェイト時間が必要であり、ＲＯＭ
４ｂは３バスサイクル、ＲＡＭ５は読出し及び書込みに
１バスサイクルのウェイト時間が必要であるとすると、
シフトレジスタ１０ａの出力端子Ｄ３．同１０ｂのＤ４
及び同１０ｃの０□が夫々ジャンパ線１２ａ、 １２ｂ
、 １２ｃにより選択され、その出力がインバータ１３
を介してＣＰＵＩに応答信号閉−として出力される。こ
れにより各メモリ４ａ、４ｂ、５のアクセス特性に応じ
て遅延させた応答信号Ｍが得られる。
ｌｃ、、を介して各シフトレジスタ１０ａ、 １０ｂ、
１０ｃに各別に与えられる。シフトレジスタｌＯａ、
１０ｂ、 １０ｃは８ビットレジスタであり、各出力
端子り。、 Ｄ、・・・からはｌバスサイクル毎にシフ
トした信号が出力される。ここでＲＯ？１４ａの読出し
は２バスサイクルのウェイト時間が必要であり、ＲＯＭ
４ｂは３バスサイクル、ＲＡＭ５は読出し及び書込みに
１バスサイクルのウェイト時間が必要であるとすると、
シフトレジスタ１０ａの出力端子Ｄ３．同１０ｂのＤ４
及び同１０ｃの０□が夫々ジャンパ線１２ａ、 １２ｂ
、 １２ｃにより選択され、その出力がインバータ１３
を介してＣＰＵＩに応答信号閉−として出力される。こ
れにより各メモリ４ａ、４ｂ、５のアクセス特性に応じ
て遅延させた応答信号Ｍが得られる。
ここでデータの読出し及び書込み時に必要となるウェイ
ト時間について説明する。マイクロプロセッサを用いた
システム、特にマイクロプロセッサシステム開発支援装
置を設計する場合、使用するメモリのアクセス時に必要
なタイミングがＣＰＩ１１の各信号のタイミングに合う
かどうかを検討する必要がある、 ＣＰＵＩ側では基
準クロンクの周期信号（バスクロック）に従って規則的
に各信号の入出力が行われるので、メモリはこの決めら
れた時間内にデータの読み書きを行う必要がある。これ
らの時間内に間に合わないとき、所定のウェイト時間を
有し、何も動作しないウェイトステートを挿入すること
が必要となる。
ト時間について説明する。マイクロプロセッサを用いた
システム、特にマイクロプロセッサシステム開発支援装
置を設計する場合、使用するメモリのアクセス時に必要
なタイミングがＣＰＩ１１の各信号のタイミングに合う
かどうかを検討する必要がある、 ＣＰＵＩ側では基
準クロンクの周期信号（バスクロック）に従って規則的
に各信号の入出力が行われるので、メモリはこの決めら
れた時間内にデータの読み書きを行う必要がある。これ
らの時間内に間に合わないとき、所定のウェイト時間を
有し、何も動作しないウェイトステートを挿入すること
が必要となる。
第１１図はデータの読み出し時のアドレスアクセス時間
及びデータアクセス時間を説明するタイミングチャート
であり、データ読み出し時にはアドレス信号八〇が出力
されてからデータを出力するまでのアドレスアクセス時
間１、、 （０＾−＾Ｄ）は下記（１）式に示す条件を
、またアドレス信号ＡＤが出力されてからリード信号画
を出力するまでのデータアクセス時間をｓｕ （ＤＡ−
ＲＤ）は下記（２）式に示す条件を夫々満たす必要があ
る。
及びデータアクセス時間を説明するタイミングチャート
であり、データ読み出し時にはアドレス信号八〇が出力
されてからデータを出力するまでのアドレスアクセス時
間１、、 （０＾−＾Ｄ）は下記（１）式に示す条件を
、またアドレス信号ＡＤが出力されてからリード信号画
を出力するまでのデータアクセス時間をｓｕ （ＤＡ−
ＲＤ）は下記（２）式に示す条件を夫々満たす必要があ
る。
ｔ、。 （Ｄ＾−ＡＤ）＜（３＋ｎ）ｔｃ −ｔｓｕｌ
−ｔｓｓ、２・−（１）ｔ、。（ＯＡ−ＲＤ） ＜ （
２÷ｎ） ｔｃ −ｔｓｕ２− ｔｓｕ３ ＝・（２）
但し、 ｔｃ：バスサイクル ｎ 二ウェイト数（ウエイト時ｆＪ／ ｔｃ）ｔ□ｌニ
アドレス信号ＡＯが出力されてから確定するまでの時間 ｔ、、２：リード信号面が出力されてから確定するまで
の時間 ｔ、、３：データ信号ＤＡが出力されてから確定するま
での時間 従って第１１図に示す如くメモリのアドレスアクセス時
間を□（ＤＡ−＾Ｄ）及びデータアクセス時間をｓ、（
ｏ＾−■）がｎ＝ｏのときの前記（６）、 （７）式の
右辺より小さいときはウェイトステートを挿入する必要
がないか、これが太きくなるとウェイト数ｎのウェイト
ステートを挿入する必要がある。
−ｔｓｓ、２・−（１）ｔ、。（ＯＡ−ＲＤ） ＜ （
２÷ｎ） ｔｃ −ｔｓｕ２− ｔｓｕ３ ＝・（２）
但し、 ｔｃ：バスサイクル ｎ 二ウェイト数（ウエイト時ｆＪ／ ｔｃ）ｔ□ｌニ
アドレス信号ＡＯが出力されてから確定するまでの時間 ｔ、、２：リード信号面が出力されてから確定するまで
の時間 ｔ、、３：データ信号ＤＡが出力されてから確定するま
での時間 従って第１１図に示す如くメモリのアドレスアクセス時
間を□（ＤＡ−＾Ｄ）及びデータアクセス時間をｓ、（
ｏ＾−■）がｎ＝ｏのときの前記（６）、 （７）式の
右辺より小さいときはウェイトステートを挿入する必要
がないか、これが太きくなるとウェイト数ｎのウェイト
ステートを挿入する必要がある。
第１２図は書き込み時のデータセットアツプ時間、アド
レスセントアンプ時間及びライト信号パルス幅を説明す
るタイミングチャートである。データ書き込み時はデー
タが出力されてからライト信号・作がネゲートされるま
でのデータセットアツプ時間をａ （ＯＡ−■）は下記
（３）式に示す条件を、またアドレスが出力されてから
そのアドレスでのデータが確定するまでのアドレスセン
トアップ時間をａ （ＡＤ−ＣＯＮＴ）は下記（４）式
に示す条件を、またライト信号作のパルス幅ｔ、 （Ｃ
ＯＮＴ）は下記（５）式に示す条件を夫々満たす必要が
ある。
レスセントアンプ時間及びライト信号パルス幅を説明す
るタイミングチャートである。データ書き込み時はデー
タが出力されてからライト信号・作がネゲートされるま
でのデータセットアツプ時間をａ （ＯＡ−■）は下記
（３）式に示す条件を、またアドレスが出力されてから
そのアドレスでのデータが確定するまでのアドレスセン
トアップ時間をａ （ＡＤ−ＣＯＮＴ）は下記（４）式
に示す条件を、またライト信号作のパルス幅ｔ、 （Ｃ
ＯＮＴ）は下記（５）式に示す条件を夫々満たす必要が
ある。
ｔａ （口ａ−ｉ） 〈（２＋ｎ）Ｌｃ −”・（
３）ｔｌＩ（ＡＤ−ＣＯＮＴ） ＜ ｔｃ−ｔ、ｕ４
−（４）ｔｗ （ＣＯＮＴ） ＜ （２＋ｎ）ｔｃ
−Ｌｓｕ４−−−（ｓｌ但し、ｔ□４ ：データが書込
まれてから安定するまでの時間 これらの（１）〜（５）式の左辺の各時間を□（ＯＡ−
＾Ｄ）。
３）ｔｌＩ（ＡＤ−ＣＯＮＴ） ＜ ｔｃ−ｔ、ｕ４
−（４）ｔｗ （ＣＯＮＴ） ＜ （２＋ｎ）ｔｃ
−Ｌｓｕ４−−−（ｓｌ但し、ｔ□４ ：データが書込
まれてから安定するまでの時間 これらの（１）〜（５）式の左辺の各時間を□（ＯＡ−
＾Ｄ）。
ｔ□（０＾−ＲＤ） 、 ｔ、 （ＯＡ−畦）、 ｔａ
（＾Ｄ−ＣＯＮＴ）及びｔ、（ＣＯＮＴ）は選択された
メモリのアクセス特性によって決定されるので、上記（
１）〜（５）式に示す条件を満たすようにウェイト数ｎ
を決めなければならない。
（＾Ｄ−ＣＯＮＴ）及びｔ、（ＣＯＮＴ）は選択された
メモリのアクセス特性によって決定されるので、上記（
１）〜（５）式に示す条件を満たすようにウェイト数ｎ
を決めなければならない。
従ってメモリコントロールユニットでは各メモリ４ａ、
４ｂ、５のアクセス特性に応じてジャンパｍ１２ａ。
４ｂ、５のアクセス特性に応じてジャンパｍ１２ａ。
１２ｂ、 １２ｃによりシフトレジスタ１０ａ、 １０
ｂ、 １０ｃの出力端子ｎ。、 ｏ□・・・を選択し、
予めウェイト数ｎを定めておく。
ｂ、 １０ｃの出力端子ｎ。、 ｏ□・・・を選択し、
予めウェイト数ｎを定めておく。
次に従来のメモリコントロールユニットを用いたマイク
ロプロセッサシステム開発支援装置のデータアクセスの
動作について説明する。第１３図はデータアクセス動作
を説明するフローチャートであり、アドレスバスＡＤＢ
にアドレスバス Ａ Ｄを出力する（ステップＩＩ）と
、チップセレクタ２はアドレス信号八〇を読み、アクセ
ス対象としてどのメモリが選択されたのか判断しくステ
ップ＃２）、チップ選択信号を選択されたメモリに出力
する（ステップ１３）。メモリコントロールユニット３
は出力されたチップ選択信号からどのメモリが選択され
たかを判断する。そしてメモリコントロールユニット３
はデータ読み出し動作では選択されたメモリがデータを
出力する時間からＣＰｔｌｌのウェイト数を定め、デー
タの書き込み動作ではメモリがデータを書き込む時間か
らＣＰＵＩのウェイト数を定め、応答信号弱をＣＰＵＩ
に出力するタイミングを変化させる（ステップＩ４）、
応答信号Ｒが出力されるとＣＰＩＩＩはデータバスＤＴ
Ｂからデータを読み出すか又は、データをメモリに書き
込んでメモリをアクセスしくステップＩ４）、その動作
を終了する。
ロプロセッサシステム開発支援装置のデータアクセスの
動作について説明する。第１３図はデータアクセス動作
を説明するフローチャートであり、アドレスバスＡＤＢ
にアドレスバス Ａ Ｄを出力する（ステップＩＩ）と
、チップセレクタ２はアドレス信号八〇を読み、アクセ
ス対象としてどのメモリが選択されたのか判断しくステ
ップ＃２）、チップ選択信号を選択されたメモリに出力
する（ステップ１３）。メモリコントロールユニット３
は出力されたチップ選択信号からどのメモリが選択され
たかを判断する。そしてメモリコントロールユニット３
はデータ読み出し動作では選択されたメモリがデータを
出力する時間からＣＰｔｌｌのウェイト数を定め、デー
タの書き込み動作ではメモリがデータを書き込む時間か
らＣＰＵＩのウェイト数を定め、応答信号弱をＣＰＵＩ
に出力するタイミングを変化させる（ステップＩ４）、
応答信号Ｒが出力されるとＣＰＩＩＩはデータバスＤＴ
Ｂからデータを読み出すか又は、データをメモリに書き
込んでメモリをアクセスしくステップＩ４）、その動作
を終了する。
次にメモリからの読み出し動作について第１４図に示す
読み出し時のタイミングチャートを用いて説明する。こ
こでクロックＣ，はＣＰＵＩの内部でバスクロッりＢＣ
ＬＫがＨ″″状態のときの入力クロッりＣすに相当する
内部りｂツクであり、クロックＣ２はバスクロックがＬ
”状態のときの入力クロフクＣＬＫに相当する内部クロ
ックであり、ＣＰＵＩはこれらを内部クロフクとして動
作する。またＲＤ／Ｔｊ￥１は転送データのリードライ
ト状態を示すリードライト信号であり、これがＨ′状態
のときデータ読出し動作となる。さらにステートはＣＰ
ＤＩのバスステートを示している。
読み出し時のタイミングチャートを用いて説明する。こ
こでクロックＣ，はＣＰＵＩの内部でバスクロッりＢＣ
ＬＫがＨ″″状態のときの入力クロッりＣすに相当する
内部りｂツクであり、クロックＣ２はバスクロックがＬ
”状態のときの入力クロフクＣＬＫに相当する内部クロ
ックであり、ＣＰＵＩはこれらを内部クロフクとして動
作する。またＲＤ／Ｔｊ￥１は転送データのリードライ
ト状態を示すリードライト信号であり、これがＨ′状態
のときデータ読出し動作となる。さらにステートはＣＰ
ＤＩのバスステートを示している。
まずステートＳ１のクロックＣ，の立ち上がりにおいて
、アドレスバスＡＤＢ上にアドレス信号ＡＤが出力され
る。このときリードライト信号ＲＤ／１４ＲはＨ３とな
っており、リードサイクルであることを示している。ク
ロックＣ，の立ち下がりにおいてアドレス有効信号話が
アサートされて、アドレスバスＡＤＢ上に有効なアドレ
ス信号八〇が出力されていることを示し、同時にチップ
セレクタ２は選択したメモリにチップ選択信号を出力す
る。メモリコントロールユニット３はステートＳ２のク
ロックＣ，の立ち上がりで応答信号閉をアサートし、メ
モリはデータバスＤＴＢにデータを出力する。ＣＰＵＩ
の内部では、応答信号閉はステートｓｚのクロフクｃ２
の立ち下がりで判断され、データがステートＳ２のクロ
ックＣ２の立ち下がりにおいて図示しない入力ランチに
取込まれ、リードサイクルは終了する。
、アドレスバスＡＤＢ上にアドレス信号ＡＤが出力され
る。このときリードライト信号ＲＤ／１４ＲはＨ３とな
っており、リードサイクルであることを示している。ク
ロックＣ，の立ち下がりにおいてアドレス有効信号話が
アサートされて、アドレスバスＡＤＢ上に有効なアドレ
ス信号八〇が出力されていることを示し、同時にチップ
セレクタ２は選択したメモリにチップ選択信号を出力す
る。メモリコントロールユニット３はステートＳ２のク
ロックＣ，の立ち上がりで応答信号閉をアサートし、メ
モリはデータバスＤＴＢにデータを出力する。ＣＰＵＩ
の内部では、応答信号閉はステートｓｚのクロフクｃ２
の立ち下がりで判断され、データがステートＳ２のクロ
ックＣ２の立ち下がりにおいて図示しない入力ランチに
取込まれ、リードサイクルは終了する。
応答信号閘がアサートされないときはＣＰＵＩはウェイ
ト状態となり、ｌバスサイクルのウェイトステートＳ、
が挿入される。
ト状態となり、ｌバスサイクルのウェイトステートＳ、
が挿入される。
さらに、読み出し動作について具体的に夫々のメモリに
ついて説明する。
ついて説明する。
まず、ＲＡｆｉ５が選択されたときの動作について説明
する。ステートＳｌのクロックＣ１の立ち上がりにアド
レス信号ＡＤがアドレスバスＡＤＢ上に出力される。チ
ップセレクタ２はステートＳ、のクロックＣ，の立ち下
がりにチップ選択信号ＲＡ？１５−ＳＥＥ、をアサート
する。メモリコントロールユニット３はチップ選択信号
ＲＡＭ５−ＳＥＬが入力されるシフトレジスタ１０ｃに
よって、ウェイト数を１に確定し、ｌバスサイクルのウ
ェイトサイクルをカウントする。ウエイトステートＳｗ
では新しい信号が発生することはない、メモリコントロ
ールユニット３はステートＳｔのクロックＣ１の立ち上
がりに応答信号庇をアサートする。応答信号庇がアサー
トされると、ＲＡＩ１５はアドレス信号ＡＤとチップ選
択信号ＲＡＭ５−ＳＥＬをデコードし、自身が選択され
たことを判断してデータバスＤＴＢ上にデータ信号ＤＡ
を出力する。
する。ステートＳｌのクロックＣ１の立ち上がりにアド
レス信号ＡＤがアドレスバスＡＤＢ上に出力される。チ
ップセレクタ２はステートＳ、のクロックＣ，の立ち下
がりにチップ選択信号ＲＡ？１５−ＳＥＥ、をアサート
する。メモリコントロールユニット３はチップ選択信号
ＲＡＭ５−ＳＥＬが入力されるシフトレジスタ１０ｃに
よって、ウェイト数を１に確定し、ｌバスサイクルのウ
ェイトサイクルをカウントする。ウエイトステートＳｗ
では新しい信号が発生することはない、メモリコントロ
ールユニット３はステートＳｔのクロックＣ１の立ち上
がりに応答信号庇をアサートする。応答信号庇がアサー
トされると、ＲＡＩ１５はアドレス信号ＡＤとチップ選
択信号ＲＡＭ５−ＳＥＬをデコードし、自身が選択され
たことを判断してデータバスＤＴＢ上にデータ信号ＤＡ
を出力する。
ＣＰＵＩは応答信号Ｒがアサートされるとデータ信号Ｄ
＾をステートＳ２のクロックＣ２の立ち下がりで入力ラ
ッチに取込む。
＾をステートＳ２のクロックＣ２の立ち下がりで入力ラ
ッチに取込む。
次にＲＯＭ４ａが選択されたときの動作について説明ス
る。アドレス信号＾Ｄによってチップセレクタ２がＲＯ
ＰＩ４ａを選択すると、メモリコントロールユニット３
はチップ選択信号ＲＯＭ４ａ−ＳＥＬが入力されたシフ
トレジスタ１０ａによってウェイト数を２に確定し、２
バスサイクルのウェイトサイクルをカウントし、ステー
）ＳｔのクロッりＣ２の立ち下がりで、ＣＰＵＩはデー
タを入力ラッチに取込む。
る。アドレス信号＾Ｄによってチップセレクタ２がＲＯ
ＰＩ４ａを選択すると、メモリコントロールユニット３
はチップ選択信号ＲＯＭ４ａ−ＳＥＬが入力されたシフ
トレジスタ１０ａによってウェイト数を２に確定し、２
バスサイクルのウェイトサイクルをカウントし、ステー
）ＳｔのクロッりＣ２の立ち下がりで、ＣＰＵＩはデー
タを入力ラッチに取込む。
この後、ＲＡＭ５が選択されたときにはメモリコントロ
ールユニット３はウェイト数をＩに確定し、１バスサイ
クルのウェイトサイクルをカウントする。この後ステー
トＳ２のクロフクＣ２の立ち下がりでＣＰＬＩＩはデー
タを取込む。
ールユニット３はウェイト数をＩに確定し、１バスサイ
クルのウェイトサイクルをカウントする。この後ステー
トＳ２のクロフクＣ２の立ち下がりでＣＰＬＩＩはデー
タを取込む。
次にＲＡＭ５に対するデータの書き込み動作について具
体的に説明する。
体的に説明する。
第１５図は書き込み動作を示すタイミングチャートであ
る。先ずステートＳ、のクロックＣ１の立ち上がりにお
いて、アドレスバスＡＤＢ上にデータが出力される。リ
ードライト信号１１０／ＷＲはＬ”となり、ライトサイ
クルを示す。クロックＣ１の立ち下がりにおいてアドレ
ス有効信号■がアサートされ、アドレスバスＡＤＢ上に
有効なアドレス信号ＡＤがあることを示し、同時にチッ
プセレクタ２はアドレス信号八〇によりＲＡＭ５が選択
されたことを判断し、チップ選択信号ＲＡＭ５−５１１
Ｌを出力する、 ＲＡＭ５はチップ選択信号ＲＡＮＧ
−ＳＱＬとアドレス信号八〇とをデコードして自身が選
択されないことを判断する。一方ｃｐｕｉはステートＳ
、の間にデータをデータバスＤＴＢに出力する。ステー
トＳＩのクロフクＣ２の立ち下がりのタイミングでデー
タ有効信号飴がアサートされ、データバスＤＴＢが定ま
ったことを示す、 ＲＡｌ１５はリードライト信号ＲＤ
／ＷＲとデータ有効信号飴との論理和を用いてデータバ
スＤＴＢ上のデータを取込む、メモリコントロールユニ
ント３のシフトレジスタｌｏｃに入力されたチップ選択
信号ＲＡＨ５−ＳＥＬによりウェイト数１が挿入され、
ＲＡＭ５がデータをストアしたときに応答信号ＭがＣＰ
ＵＩに出力される。応答信号屁はステートＳｚのクロッ
クＣＺの立ち下がりで判断され、応答信号Ｒがアサート
されるとデータ有効信号画はネゲートされライトサイク
ルは終了する。ここで応答信号屁がアサートされるまで
、ＣＰＵＩはウェイト状態となりｌバスサイクルのウェ
イトステート島が挿入され、このとき新しい信号は何も
発生しない。
る。先ずステートＳ、のクロックＣ１の立ち上がりにお
いて、アドレスバスＡＤＢ上にデータが出力される。リ
ードライト信号１１０／ＷＲはＬ”となり、ライトサイ
クルを示す。クロックＣ１の立ち下がりにおいてアドレ
ス有効信号■がアサートされ、アドレスバスＡＤＢ上に
有効なアドレス信号ＡＤがあることを示し、同時にチッ
プセレクタ２はアドレス信号八〇によりＲＡＭ５が選択
されたことを判断し、チップ選択信号ＲＡＭ５−５１１
Ｌを出力する、 ＲＡＭ５はチップ選択信号ＲＡＮＧ
−ＳＱＬとアドレス信号八〇とをデコードして自身が選
択されないことを判断する。一方ｃｐｕｉはステートＳ
、の間にデータをデータバスＤＴＢに出力する。ステー
トＳＩのクロフクＣ２の立ち下がりのタイミングでデー
タ有効信号飴がアサートされ、データバスＤＴＢが定ま
ったことを示す、 ＲＡｌ１５はリードライト信号ＲＤ
／ＷＲとデータ有効信号飴との論理和を用いてデータバ
スＤＴＢ上のデータを取込む、メモリコントロールユニ
ント３のシフトレジスタｌｏｃに入力されたチップ選択
信号ＲＡＨ５−ＳＥＬによりウェイト数１が挿入され、
ＲＡＭ５がデータをストアしたときに応答信号ＭがＣＰ
ＵＩに出力される。応答信号屁はステートＳｚのクロッ
クＣＺの立ち下がりで判断され、応答信号Ｒがアサート
されるとデータ有効信号画はネゲートされライトサイク
ルは終了する。ここで応答信号屁がアサートされるまで
、ＣＰＵＩはウェイト状態となりｌバスサイクルのウェ
イトステート島が挿入され、このとき新しい信号は何も
発生しない。
マイクロプロセッサシステム開発支援装置では、メモり
特にＲＯＭを種々差し替えて動作させることがあり、従
来のメモリコントロールユニットを用いた場合、ウェイ
ト数が固定されているのでその変更を行うときはジャン
パ線の変更等ハードウェアの変更が必要となり、動作速
度が異なり、ウェイト数の異なる種々のメモリに対応さ
せることが困難であった。
特にＲＯＭを種々差し替えて動作させることがあり、従
来のメモリコントロールユニットを用いた場合、ウェイ
ト数が固定されているのでその変更を行うときはジャン
パ線の変更等ハードウェアの変更が必要となり、動作速
度が異なり、ウェイト数の異なる種々のメモリに対応さ
せることが困難であった。
この発明は斯かる事情に鑑みなされたものであり、メモ
リコントロールユニット内にレジスタを設け、これにラ
イトサイクルでウェイト数を保持し、この保持値に応じ
て応答するタイミングを相異させることによりウェイト
数をハードウェアを変更することなく変更できるメモリ
コントロールユニットを得るこふをｕ的とする。
リコントロールユニット内にレジスタを設け、これにラ
イトサイクルでウェイト数を保持し、この保持値に応じ
て応答するタイミングを相異させることによりウェイト
数をハードウェアを変更することなく変更できるメモリ
コントロールユニットを得るこふをｕ的とする。
この発明に係るメモリコントロールユニットは少なくと
もｌビットのデータを保持する保持手段を設け、該保持
手段の保持データに応じて応答するタイミングを相異さ
せた応答信号をＣＰＵに出力すると共に、この保持デー
タをＣＰＵからライトサイクルを実行することにより変
更するようにしたものである。
もｌビットのデータを保持する保持手段を設け、該保持
手段の保持データに応じて応答するタイミングを相異さ
せた応答信号をＣＰＵに出力すると共に、この保持デー
タをＣＰＵからライトサイクルを実行することにより変
更するようにしたものである。
この発明においては応答タイミングの異なるメモリのア
クセス動作を指示するときはＣＰＵからライｌ−サイク
ルを実行してその保持データをメモり。
クセス動作を指示するときはＣＰＵからライｌ−サイク
ルを実行してその保持データをメモり。
の応答タイミングに応じて変更し、その変更された保持
データに応じた応答タイミングで応答信号が出力される
。
データに応じた応答タイミングで応答信号が出力される
。
以下、この発明をその実施例を示す図面に基づ いて詳
述する。
述する。
第り図はこの発明に係るメモリコントロールユニットを
用いたマイクロプロセッサシステム開発支援装置の構成
を示すブロック図である。図にお いて１は入力クロフ
クＣＬにで動作するＣＰｕであり、該ＣＰＩＩＩは基板
上に配置された２つのＲＯＭ４ａ、 ４ｂ及びＲＡＭ５
並びに図示しないＩｌｏインターフェイスを介して外部
の入出力装置をアドレスバス＾ＤＢとデータバスＤＴＢ
とによってアクセスする。ＣＰＩ１１はアドレスバスＡ
ＤＢにアドレス信号を出力すると共に、データバス０１
Ｂを介してデータの人出力を行う、またＣＰＵＩはＲＯ
Ｍ４ａ、 ４ｂ、 ＲＡＭ５を選択するチップセレクタ
２にアドレスバス＾ＤＢに有効なアドレス信号が出力さ
れたことを示すアドレス信号酩及びデータバスＤＴＢ上
のデータが有効であることを示すデータ有効信号■を出
力する。さらにメモリの読出し動作、書込み動作の別を
示すリードライト信号ＲＤ／ＷＲをＯＲゲート８の一端
及びインバータ６を介してＯＲゲートフの一端に出力す
る。ＯＲゲート７及び同８の他端にはＣＰＵＩからデー
タ有効信号玉が与えられ、ＯＲゲートフの出力はＲＯＰ
Ｉ４ａ。
用いたマイクロプロセッサシステム開発支援装置の構成
を示すブロック図である。図にお いて１は入力クロフ
クＣＬにで動作するＣＰｕであり、該ＣＰＩＩＩは基板
上に配置された２つのＲＯＭ４ａ、 ４ｂ及びＲＡＭ５
並びに図示しないＩｌｏインターフェイスを介して外部
の入出力装置をアドレスバス＾ＤＢとデータバスＤＴＢ
とによってアクセスする。ＣＰＩ１１はアドレスバスＡ
ＤＢにアドレス信号を出力すると共に、データバス０１
Ｂを介してデータの人出力を行う、またＣＰＵＩはＲＯ
Ｍ４ａ、 ４ｂ、 ＲＡＭ５を選択するチップセレクタ
２にアドレスバス＾ＤＢに有効なアドレス信号が出力さ
れたことを示すアドレス信号酩及びデータバスＤＴＢ上
のデータが有効であることを示すデータ有効信号■を出
力する。さらにメモリの読出し動作、書込み動作の別を
示すリードライト信号ＲＤ／ＷＲをＯＲゲート８の一端
及びインバータ６を介してＯＲゲートフの一端に出力す
る。ＯＲゲート７及び同８の他端にはＣＰＵＩからデー
タ有効信号玉が与えられ、ＯＲゲートフの出力はＲＯＰ
Ｉ４ａ。
ＲＯＩ１４ｂの端子Ｍに与えられ、ＯＲゲート８の出力
は後述するメモリコントロールユニット３の端子曲及び
ＲＡＭ５の端子面に与えられる。チンプセレクタ２には
アドレスバスＡＤＢからアドレス信号も与えられており
、それによりアゲセスすべきＲＯＰ１４ａ、 ４ｂ又は
ＲＡｌ％５の別を判定し、それに応じて３つのチツプ選
択信号ＲＯＮ４ａ−ＳＥＬ、 ＲＯＭ４ｂ−ＳＥＬ、
■邪１■及びメモリコントロールユニット３の制御
信号ＣＴＲＬＲ−ＳＥＬのいずれかの信号をアサートし
、チンプ選択信号をＲＯＭ４ａ、 ４ｂ、 ＲＡＭ５の
選択端子Ｈに出力すると共に後述するメモリコントロー
ルユニット３にチップ選択信号及びａｍ信号を出力する
。
は後述するメモリコントロールユニット３の端子曲及び
ＲＡＭ５の端子面に与えられる。チンプセレクタ２には
アドレスバスＡＤＢからアドレス信号も与えられており
、それによりアゲセスすべきＲＯＰ１４ａ、 ４ｂ又は
ＲＡｌ％５の別を判定し、それに応じて３つのチツプ選
択信号ＲＯＮ４ａ−ＳＥＬ、 ＲＯＭ４ｂ−ＳＥＬ、
■邪１■及びメモリコントロールユニット３の制御
信号ＣＴＲＬＲ−ＳＥＬのいずれかの信号をアサートし
、チンプ選択信号をＲＯＭ４ａ、 ４ｂ、 ＲＡＭ５の
選択端子Ｈに出力すると共に後述するメモリコントロー
ルユニット３にチップ選択信号及びａｍ信号を出力する
。
第２図はこの発明に係るメモリコントロールユニットの
要部構成を示すブロック図である。メモリコントロール
ユニット３はバスサイクル時間を設定する可変ウェイト
数６を格納するレジスタ３１、各メモリ４ａ、 ４ｂ、
５に応じた固定ウェイト数−，を格納したウェイト保
持部３２及び前記可変ウェイト−２と固定ウェイト％４
．とを加算して出力する出力回路３３を有しており、メ
モリコントロールユニット３に図示しないクロフクジェ
ネレータにより供給されたバスクロッりＢＣＬには各レ
ジスタ３１及びウェイト保持部３２に与えられる。また
メモリコントロールユニット３にはデータバスＤＴＢ及
びアドレスバス＾ＤＢを介してＣＰＵＩと接続されてお
り、ＣＰＵＩからデータの書き換えができるようになっ
ている。
要部構成を示すブロック図である。メモリコントロール
ユニット３はバスサイクル時間を設定する可変ウェイト
数６を格納するレジスタ３１、各メモリ４ａ、 ４ｂ、
５に応じた固定ウェイト数−，を格納したウェイト保
持部３２及び前記可変ウェイト−２と固定ウェイト％４
．とを加算して出力する出力回路３３を有しており、メ
モリコントロールユニット３に図示しないクロフクジェ
ネレータにより供給されたバスクロッりＢＣＬには各レ
ジスタ３１及びウェイト保持部３２に与えられる。また
メモリコントロールユニット３にはデータバスＤＴＢ及
びアドレスバス＾ＤＢを介してＣＰＵＩと接続されてお
り、ＣＰＵＩからデータの書き換えができるようになっ
ている。
メモリコントロールユニット３はチップセレクタ２から
のチツプ選択信号ＲＯＩ１４ａ−ＳＥＬ、 ＲＯｔｔ
４ｂ−ＳＥＬ。
のチツプ選択信号ＲＯＩ１４ａ−ＳＥＬ、 ＲＯｔｔ
４ｂ−ＳＥＬ。
背＾Ｍ５−ＳＥＬを受けてウェイト保持部３２に保持さ
れた固定ウェイト数−，を選択し、それとレジスタ３１
に 格納された可変ウェイト数−２とを加算して
ウェイト数６を定め、これに応じた応答信号間なＣＰＵ
Ｉに出力する。また可変ウェイト数−，を変更するとき
はｉｉｌＩＮ御信号ＣＴＲＬＲ−ＳＥＬに応答してデー
タバスＤＴＢからのデータを読み、バスサイクル時間を
設定すぺ（レジスタ３１に保持された可変ウェイト数６
を書き換える。
れた固定ウェイト数−，を選択し、それとレジスタ３１
に 格納された可変ウェイト数−２とを加算して
ウェイト数６を定め、これに応じた応答信号間なＣＰＵ
Ｉに出力する。また可変ウェイト数−，を変更するとき
はｉｉｌＩＮ御信号ＣＴＲＬＲ−ＳＥＬに応答してデー
タバスＤＴＢからのデータを読み、バスサイクル時間を
設定すぺ（レジスタ３１に保持された可変ウェイト数６
を書き換える。
次にこのように構成されたマイクロプロセッサ開発支援
装置及びそれに用いられたこの発明のメモリコントロー
ルユニットの動作について第３〜第６図のフローチャー
ト及び第７．８図のタイミングチャートに基づいて説明
する。まず初期設定としてＲＡＭ５のデータ読み出し及
び書き込み時の固定ウェイト数１１＋ ＝ １ 、 Ｒ
ＯＭ４ａの固定ウェイト数Ｗｌ ＝ ２ 、 ＲＯＭ４
ｂの固定ウェイト数討、＝３とする。
装置及びそれに用いられたこの発明のメモリコントロー
ルユニットの動作について第３〜第６図のフローチャー
ト及び第７．８図のタイミングチャートに基づいて説明
する。まず初期設定としてＲＡＭ５のデータ読み出し及
び書き込み時の固定ウェイト数１１＋ ＝ １ 、 Ｒ
ＯＭ４ａの固定ウェイト数Ｗｌ ＝ ２ 、 ＲＯＭ４
ｂの固定ウェイト数討、＝３とする。
さらにレジスタ３１の可変ウェイト数Ｗ、＝Ｏにセット
する。第３図はＣＰｕが各メモリをアクセスするときの
概略動作を示すフローチャートである。ＣＰＩＩＩはア
ドレスバスＡＤＢにアドレス信号を出力する（ステップ
１１０）、チップセレクタ２はアドレスバスＡＤＯから
のアドレス信号によりどのメモリが選択されたかを判断
しくステップＩｌｌ）。選択されたメモリのチップ選択
信号をアサートする。メモリコントロールユニット３は
選択されたメモリの固定ウェイト数−，を設定する（ス
テップ１１２）と共にバスサイクル時間を定めるレジス
タ３１の内容により可変ウェイト数−２を設定する（ス
テップ１１３）。
する。第３図はＣＰｕが各メモリをアクセスするときの
概略動作を示すフローチャートである。ＣＰＩＩＩはア
ドレスバスＡＤＢにアドレス信号を出力する（ステップ
１１０）、チップセレクタ２はアドレスバスＡＤＯから
のアドレス信号によりどのメモリが選択されたかを判断
しくステップＩｌｌ）。選択されたメモリのチップ選択
信号をアサートする。メモリコントロールユニット３は
選択されたメモリの固定ウェイト数−，を設定する（ス
テップ１１２）と共にバスサイクル時間を定めるレジス
タ３１の内容により可変ウェイト数−２を設定する（ス
テップ１１３）。
そして固定ウェイト数Ｗ、と可変ウェイト数６とを出力
回路３３で加算してウェイト数−３を定める（ステップ
１１４）、そしてウェイト数−，に基づき応答信号弱を
ＣＰＵＩに出力し、ＣＰＵＩは選択されたメモリをアク
セスする（ステップ１１５）。
回路３３で加算してウェイト数−３を定める（ステップ
１１４）、そしてウェイト数−，に基づき応答信号弱を
ＣＰＵＩに出力し、ＣＰＵＩは選択されたメモリをアク
セスする（ステップ１１５）。
第４図はメモリのデータ読み出し時の動作を示すフロー
チャートである、 ＣＰＵＩがアドレスバス＾ＯＢ上
にアドレス信号八〇を出力するとチップセレクタ２はそ
れとアドレス有効信号貼とにより、どのメモリが選択さ
れたかを判断する（ステップ＠２１〜１２５）、そして
、選択されたメモリに応じた固定ウェイト数１を設定す
る（ステップ１２６〜１２Ｂ）。
チャートである、 ＣＰＵＩがアドレスバス＾ＯＢ上
にアドレス信号八〇を出力するとチップセレクタ２はそ
れとアドレス有効信号貼とにより、どのメモリが選択さ
れたかを判断する（ステップ＠２１〜１２５）、そして
、選択されたメモリに応じた固定ウェイト数１を設定す
る（ステップ１２６〜１２Ｂ）。
次にレジスタ３１の値により可変ウェイト数６を設定す
る（ステップ１２９） 。
る（ステップ１２９） 。
そして出力回路３３で固定ウェイト数−，と可変ウェイ
ト数−，とを加算し、ウェイト数％ｈ （＝Ｌ ＋ Ｈ
ｚ）のタイミングで応答信号弱がアサートされ、ＣＰＩ
１１に出力され（ステップＩ３０）データバスＤＴＨの
データがＣＰｕｌに取込まれる。
ト数−，とを加算し、ウェイト数％ｈ （＝Ｌ ＋ Ｈ
ｚ）のタイミングで応答信号弱がアサートされ、ＣＰＩ
１１に出力され（ステップＩ３０）データバスＤＴＨの
データがＣＰｕｌに取込まれる。
第７図はメモり読み出し時のタイミングチャートであり
、ステートＳ１のクロックＣＩの立ち上がりにおいてア
ドレスバスＡＤＢ上のアドレス信号討が出力される。こ
のときリードライト信号ＲＤ／ＷＲはＨ”となっており
、リードサイクルであることを示している。クロツクＣ
Ｉの立ち下がりにおいてアドレス有効信号話がアサート
されて、アドレスバスＡＤＢ上に有効なアドレス信号Ａ
Ｏが出力されていることを示している。チンプセレクタ
２はアドレス信号＾ＤによりＲＡＭ５が選択されたこと
を判定しくステップ１２１＝Ｎｏ、ステツプ１２２＝Ｎ
ｏ） 、ステー）ＳＳのクロックＣ，の立ち下がりにチ
ップ選択信号ＲＡＭ５−ＳＥＬをアサートする。メモリ
コントロールユニット３はチップ選択信号ＲＡ？１５−
ＳＥＬがアサートされると、ウェイト保持部３２に格納
された固定ウェイト数−，によりｉｌｔ＝１を設定する
（ステップ■２７）。
、ステートＳ１のクロックＣＩの立ち上がりにおいてア
ドレスバスＡＤＢ上のアドレス信号討が出力される。こ
のときリードライト信号ＲＤ／ＷＲはＨ”となっており
、リードサイクルであることを示している。クロツクＣ
Ｉの立ち下がりにおいてアドレス有効信号話がアサート
されて、アドレスバスＡＤＢ上に有効なアドレス信号Ａ
Ｏが出力されていることを示している。チンプセレクタ
２はアドレス信号＾ＤによりＲＡＭ５が選択されたこと
を判定しくステップ１２１＝Ｎｏ、ステツプ１２２＝Ｎ
ｏ） 、ステー）ＳＳのクロックＣ，の立ち下がりにチ
ップ選択信号ＲＡＭ５−ＳＥＬをアサートする。メモリ
コントロールユニット３はチップ選択信号ＲＡ？１５−
ＳＥＬがアサートされると、ウェイト保持部３２に格納
された固定ウェイト数−，によりｉｌｔ＝１を設定する
（ステップ■２７）。
次にレジスタ３１に格納された可変ウェイト数−２によ
りＷ、＝ｏを設定しくステップＩ２８）、ウェイト数６
を−ｔ＋ｗｚ＝ｔに確定し、１バスサイクルのウェイト
サイクルをカウントし、ウエイトステートＳ、。
りＷ、＝ｏを設定しくステップＩ２８）、ウェイト数６
を−ｔ＋ｗｚ＝ｔに確定し、１バスサイクルのウェイト
サイクルをカウントし、ウエイトステートＳ、。
を挿入する。そしてメモリコントロールユニット３はス
テートＳ２のクロックＣＩの立ち上がりに応答信号弱を
アサートする（ステップ１３０）、応答信号閘がアサー
トされると、ＲＡ？１５はアドレス信号＾ｎとチップ選
択信号ＲＡＭ５−ＳＥＬとをデコードして、自身が選択
されたことを判断し、データバスＤＴＢ上にデータ信号
ＤＡを出力する、 ＣＰＵＩは応答信号庇がアサート
されるとデータ信号ＤＡをステートＳ２のクロッりＣ２
の立ち下がりで取り込む。
テートＳ２のクロックＣＩの立ち上がりに応答信号弱を
アサートする（ステップ１３０）、応答信号閘がアサー
トされると、ＲＡ？１５はアドレス信号＾ｎとチップ選
択信号ＲＡＭ５−ＳＥＬとをデコードして、自身が選択
されたことを判断し、データバスＤＴＢ上にデータ信号
ＤＡを出力する、 ＣＰＵＩは応答信号庇がアサート
されるとデータ信号ＤＡをステートＳ２のクロッりＣ２
の立ち下がりで取り込む。
同様にしてＲＯｌｌ１４ａの場合はウェイト数ｕ、＝２
に設定し、ＲＯＭ４ｂの場合はウェイト数−３＝３に設
定し、データを読み出す。
に設定し、ＲＯＭ４ｂの場合はウェイト数−３＝３に設
定し、データを読み出す。
次にメモリへの書き込み動作について説明する。
第５図は書き込み動作のフローチャート、第８図はその
タイミングチャートである。まずＣＰＵＩがステートＳ
１のクロックＣ，の立ち上がりでアドレスバスＡＤＢ上
にアドレス信号八〇を出力する（ステップ１４０）、こ
のときリードライト信号Ｒ１）／ＷＲは１Ｌ”となって
おり、ライトサイクルであることを示している。クロッ
クＣ１の立ち下がりにおいてアドレス有効信号■がアサ
ートされ、アドレスバスＡＤＢ上に有効なアドレス信号
ＡＤがあることが示されると共にチップセレクタ２はア
ドレス信号＾０よりＲＡＭ５が選択されてか否かを判断
する（ステップ１４１）、チンプセレクタ２はＲＡＭ５
が選択されたと判断すると（ステップ雲４２）、ステー
トＳ、のクロックＣ，の立ち下がりでチップ選択信号Ｒ
ＡＦＩ５−ＳＥＬをアサートする。
タイミングチャートである。まずＣＰＵＩがステートＳ
１のクロックＣ，の立ち上がりでアドレスバスＡＤＢ上
にアドレス信号八〇を出力する（ステップ１４０）、こ
のときリードライト信号Ｒ１）／ＷＲは１Ｌ”となって
おり、ライトサイクルであることを示している。クロッ
クＣ１の立ち下がりにおいてアドレス有効信号■がアサ
ートされ、アドレスバスＡＤＢ上に有効なアドレス信号
ＡＤがあることが示されると共にチップセレクタ２はア
ドレス信号＾０よりＲＡＭ５が選択されてか否かを判断
する（ステップ１４１）、チンプセレクタ２はＲＡＭ５
が選択されたと判断すると（ステップ雲４２）、ステー
トＳ、のクロックＣ，の立ち下がりでチップ選択信号Ｒ
ＡＦＩ５−ＳＥＬをアサートする。
ＲＡＭ５はチップ選択信号ＲＡｔｉ５−ＳＥＬとアドレ
ス信号八〇とをデコードして自身が選択されたことを判
断する。一方ＣＰＵＩはステートＳ１の間にデータをデ
ータバスＤＴＢ上に出力する。またＣＰＵＩはステート
Ｓ、のクロフクＣ２の立ち下がりでデータ有効信号飴を
フサ一トし、データバスＤＴＢ上のデータが定まったこ
とを示す。データ有効信号酩がアサートされると背＾Ｍ
５はデータバスＤＴＢ上のデータを取込む。
ス信号八〇とをデコードして自身が選択されたことを判
断する。一方ＣＰＵＩはステートＳ１の間にデータをデ
ータバスＤＴＢ上に出力する。またＣＰＵＩはステート
Ｓ、のクロフクＣ２の立ち下がりでデータ有効信号飴を
フサ一トし、データバスＤＴＢ上のデータが定まったこ
とを示す。データ有効信号酩がアサートされると背＾Ｍ
５はデータバスＤＴＢ上のデータを取込む。
メモリコントロールユニット３はチップ選択信号貸＾Ｍ
５−ＳＥＬがフサー卜されると、ウェイト保持部３２に
格納された固定ウェイト数−，によりー、＝１を設定す
る（ステップＩ４３）。次にレジスタ３１に格納された
可変ウェイト数ｕ２よりＷ、＝Ｏに設定する（ステップ
１４４）、そしてウェイト数−ｓ （＝Ｗ＋ ＋Ｗｚ）
のタイミング、即ちステー）ＳｘのクロックＣ，の立ち
上がりで応答信号閘がアサートされ（ステップＩ４５）
、ステートＳ２のクロックＣ２の立ち下がりで応答信号
罰のフサ一トが判断され、データ有効信号社がネゲート
され、データのストアが完了しくステップＩ４６）、ラ
イトサイクルが終了する。
５−ＳＥＬがフサー卜されると、ウェイト保持部３２に
格納された固定ウェイト数−，によりー、＝１を設定す
る（ステップＩ４３）。次にレジスタ３１に格納された
可変ウェイト数ｕ２よりＷ、＝Ｏに設定する（ステップ
１４４）、そしてウェイト数−ｓ （＝Ｗ＋ ＋Ｗｚ）
のタイミング、即ちステー）ＳｘのクロックＣ，の立ち
上がりで応答信号閘がアサートされ（ステップＩ４５）
、ステートＳ２のクロックＣ２の立ち下がりで応答信号
罰のフサ一トが判断され、データ有効信号社がネゲート
され、データのストアが完了しくステップＩ４６）、ラ
イトサイクルが終了する。
次にこの発明の要旨であるレジスタの書き換え動作につ
いて説明する。第６図はレジスタの書き換え動作を説明
するフローチャートである。レジスタの書き換え動作は
メモリの書き換え動作と同様であり、アドレスバス＾口
Ｂ上にステートｓ１のクロフクＣ１の立ち上がりでレジ
スタ３１を指定するアドレス信号が出力されるとチップ
セレクタ２はそれを判断してｗ４ｍ信号ＣＴＲＬＲ−Ｓ
ＥＬ ヲ出力をル（ｘテップ１５０）。このときリード
ライト信号ＲＤ／ＷＲはＬ”となっており、ライトサイ
クルであることを示す、メモリコントロールユニット３
の端子作にはデータ有効信号飴とリードライト信号ＲＤ
／ＷＲとの論理和が入力されており、データ有効信号玉
がステートＳ、のクロックＣｔの立ち下がりでアサート
されると端子画に入力する信号をアサートする。
いて説明する。第６図はレジスタの書き換え動作を説明
するフローチャートである。レジスタの書き換え動作は
メモリの書き換え動作と同様であり、アドレスバス＾口
Ｂ上にステートｓ１のクロフクＣ１の立ち上がりでレジ
スタ３１を指定するアドレス信号が出力されるとチップ
セレクタ２はそれを判断してｗ４ｍ信号ＣＴＲＬＲ−Ｓ
ＥＬ ヲ出力をル（ｘテップ１５０）。このときリード
ライト信号ＲＤ／ＷＲはＬ”となっており、ライトサイ
クルであることを示す、メモリコントロールユニット３
の端子作にはデータ有効信号飴とリードライト信号ＲＤ
／ＷＲとの論理和が入力されており、データ有効信号玉
がステートＳ、のクロックＣｔの立ち下がりでアサート
されると端子画に入力する信号をアサートする。
これをメモリコントロールユニット３が判断しくステッ
プ１５１）、前記信号がアサートされるとレジスタ３１
にＣＰＵＩからデータバスＤＴＢ上に出力されたデータ
を格納し、新しい値に可変ウェイト数６を書き換える（
ステップ１５２）。
プ１５１）、前記信号がアサートされるとレジスタ３１
にＣＰＵＩからデータバスＤＴＢ上に出力されたデータ
を格納し、新しい値に可変ウェイト数６を書き換える（
ステップ１５２）。
レジスタ３１の書き換え動作によって、レジスタの値が
０から１に書き換えられたとすると、次にＲＡｌ１５を
選択したときにウェイト数ＩＡ、はＲＡＭ５が必要とす
るウェイト数％１１にレジスタ３１の可変ウェイト数−
，＝１を加えた２”となり、２ウェイトステートをカウ
ントしてからＣＰＵＩに応答信号Ｒを出力する。また読
み出し動作についても同様に選択したメモリが必要な固
定ウェイト数１に可変ウェイト数Ｗｔ＝１を加えたウェ
イト数−１を新しいウェイト数と設定し、このウェイト
数に応じて応答信号Ｅの出力タイミングを遅らせる。
０から１に書き換えられたとすると、次にＲＡｌ１５を
選択したときにウェイト数ＩＡ、はＲＡＭ５が必要とす
るウェイト数％１１にレジスタ３１の可変ウェイト数−
，＝１を加えた２”となり、２ウェイトステートをカウ
ントしてからＣＰＵＩに応答信号Ｒを出力する。また読
み出し動作についても同様に選択したメモリが必要な固
定ウェイト数１に可変ウェイト数Ｗｔ＝１を加えたウェ
イト数−１を新しいウェイト数と設定し、このウェイト
数に応じて応答信号Ｅの出力タイミングを遅らせる。
なお、この発明においてはレジスタ３１の設定によりウ
ェイト数を任意に設定できるので、メモリコントロール
ユニット３が応答信号屁をＣＰＵＩに返さない場合に、
メモリのアクセスサイクルがそのまま継続することを利
用して、例えばマイクロプロセッサ開発支援装置を製作
する段階において、レジスタ３１の値を太きくとり、デ
ータ及びアドレスが各バスに出されたままの状態で各信
号が希望通り出力されているかをチェックし、ＲＯＭ及
びＲｊｊＭ 一等の回路の動作をチェ、りできる
。
ェイト数を任意に設定できるので、メモリコントロール
ユニット３が応答信号屁をＣＰＵＩに返さない場合に、
メモリのアクセスサイクルがそのまま継続することを利
用して、例えばマイクロプロセッサ開発支援装置を製作
する段階において、レジスタ３１の値を太きくとり、デ
ータ及びアドレスが各バスに出されたままの状態で各信
号が希望通り出力されているかをチェックし、ＲＯＭ及
びＲｊｊＭ 一等の回路の動作をチェ、りできる
。
また上述したことを利用して、シングルステップ機能を
行うことができ、ソフトウェアのデパックを容易にする
ことができる。特にリアルタイムＯＳのように高動作速
度が要求される場合、このシングルステップ機能を、可
変ウェイト数−２の変更によってアクセス時間を短くす
れば高速にフィードバックすることができる。
行うことができ、ソフトウェアのデパックを容易にする
ことができる。特にリアルタイムＯＳのように高動作速
度が要求される場合、このシングルステップ機能を、可
変ウェイト数−２の変更によってアクセス時間を短くす
れば高速にフィードバックすることができる。
またマイクロプロセッサシステム開発支援装置において
、動作クロックの異なる他のＣＰＵを搭載したマイ々ロ
プロセッサシステム開発支援装置を製作する場合、レジ
スタの内容を新しいマイクロプロセッサシステム開発支
援装置用に変更すれば回路のエミエレーシッンが可能と
なる。
、動作クロックの異なる他のＣＰＵを搭載したマイ々ロ
プロセッサシステム開発支援装置を製作する場合、レジ
スタの内容を新しいマイクロプロセッサシステム開発支
援装置用に変更すれば回路のエミエレーシッンが可能と
なる。
なおこの実施例ではレジスタの容量を小さくするために
、レジスタをバスサイクル時間設定用に１つだけ設け、
メモリに依存するウェイト数を固定化したが、この発明
はこれに限るものではなく、レジスタを各メモり毎に設
け、そのデータをＣＰｕにより書き換えるようにしても
よいことは言うまでもない。
、レジスタをバスサイクル時間設定用に１つだけ設け、
メモリに依存するウェイト数を固定化したが、この発明
はこれに限るものではなく、レジスタを各メモり毎に設
け、そのデータをＣＰｕにより書き換えるようにしても
よいことは言うまでもない。
以上説明したとおり、この発明においては、保持手段た
るレジスタに可変ウェイト数を格納し、これをライトサ
イクルで書き換えることによりウェイト数をソフトウェ
アによりハードウェアを変更することなく自由に変更で
きる等優れた効果を奏する。
るレジスタに可変ウェイト数を格納し、これをライトサ
イクルで書き換えることによりウェイト数をソフトウェ
アによりハードウェアを変更することなく自由に変更で
きる等優れた効果を奏する。
ｉｔ図はこの発明に係るメモリコントロールユニ・フト
を用いたマイクロプロセッサシステム開発支援装置の構
成を示すブロック図、第２図はこの発明に係るメモリコ
ントロールユニットの構成を示すブロック図、第３図は
ＣＰｕが各メモリをアクセスするときの概略動作を示す
フローチャート、第４図はメモリからの読み出し時の動
作を示すフローチャート、第５図はメモリへの書き込み
時の動作を示すフローチャート、第６図はレジスタへの
書き込み時の動作を示すフローチャート、第７図はメモ
リからの読み出し時のタイミングチャート、−第８図は
メモリへの書き込み時のタイミングチャート、第９図は
従来のメモリコントロールユニットを用いたマイクロプ
ロセッサシステム開発支援装置の構成を示すブロック図
、第１０図は従来のメモリコントロールユニットの構成
を示すブロック図、第１Ｌ１２図はウェイト時間を説明
するタイミングチャート、第１３図は従来のマイクロプ
ロセッサシステム開発支！！装置のメモリアクセス動作
を示すフローチャート、第１４．１５図は従来のマイク
ロプロセフサシステム開発支援装置のメモリアクセス動
作を示すタイミングチャートである。 ｌ・・・ＣＰＵ ３・・・メモリコントロールユニ
フ）３１・・・レジスタ ３３・・・出力回路なお、
図中、同一符号は同一、又は相当部分を示す。
を用いたマイクロプロセッサシステム開発支援装置の構
成を示すブロック図、第２図はこの発明に係るメモリコ
ントロールユニットの構成を示すブロック図、第３図は
ＣＰｕが各メモリをアクセスするときの概略動作を示す
フローチャート、第４図はメモリからの読み出し時の動
作を示すフローチャート、第５図はメモリへの書き込み
時の動作を示すフローチャート、第６図はレジスタへの
書き込み時の動作を示すフローチャート、第７図はメモ
リからの読み出し時のタイミングチャート、−第８図は
メモリへの書き込み時のタイミングチャート、第９図は
従来のメモリコントロールユニットを用いたマイクロプ
ロセッサシステム開発支援装置の構成を示すブロック図
、第１０図は従来のメモリコントロールユニットの構成
を示すブロック図、第１Ｌ１２図はウェイト時間を説明
するタイミングチャート、第１３図は従来のマイクロプ
ロセッサシステム開発支！！装置のメモリアクセス動作
を示すフローチャート、第１４．１５図は従来のマイク
ロプロセフサシステム開発支援装置のメモリアクセス動
作を示すタイミングチャートである。 ｌ・・・ＣＰＵ ３・・・メモリコントロールユニ
フ）３１・・・レジスタ ３３・・・出力回路なお、
図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- （１）ＣＰＵからのアドレス信号に応じて、メモリのア
クセス動作を指示する応答信号を出力するメモリコント
ロールユニットにおいて、 少なくとも１ビットのデータを保持する保持手段と、 該保持手段の保持データに応じて異なるタイミングで前
記ＣＰＵに応答信号を出力する手段とを備え、 前記保持手段は前記ＣＰＵからライトサイクルを実行す
ることにより前記保持データを変更すべくなしてあるこ
とを特徴とするメモリコントロールユニット。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1289026A JP2762138B2 (ja) | 1989-11-06 | 1989-11-06 | メモリコントロールユニット |
| US08/102,119 US5463756A (en) | 1989-11-06 | 1993-08-04 | Memory control unit and associated method for changing the number of wait states using both fixed and variable delay times based upon memory characteristics |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1289026A JP2762138B2 (ja) | 1989-11-06 | 1989-11-06 | メモリコントロールユニット |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03149635A true JPH03149635A (ja) | 1991-06-26 |
| JP2762138B2 JP2762138B2 (ja) | 1998-06-04 |
Family
ID=17737867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1289026A Expired - Fee Related JP2762138B2 (ja) | 1989-11-06 | 1989-11-06 | メモリコントロールユニット |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5463756A (ja) |
| JP (1) | JP2762138B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002288036A (ja) * | 2001-03-27 | 2002-10-04 | Nec Corp | メモリ読出し回路およびｉｃｅ |
| JP2008059570A (ja) * | 2006-08-04 | 2008-03-13 | Omron Corp | マイクロコンピュータ装置 |
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-
1989
- 1989-11-06 JP JP1289026A patent/JP2762138B2/ja not_active Expired - Fee Related
-
1993
- 1993-08-04 US US08/102,119 patent/US5463756A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2762138B2 (ja) | 1998-06-04 |
| US5463756A (en) | 1995-10-31 |
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