DE3752017T2

DE3752017T2 - Mikrorechner mit Zugriffsfähigkeit auf einen internen Speicher mit gewünschter variabler Zugriffszeit

Info

Publication number: DE3752017T2
Application number: DE3752017T
Authority: DE
Inventors: Manabu C O Nec Corporat Kimoto; Yukihiro C O Nec Co Nishiguchi
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Electronics Corp
Priority date: 1986-03-20
Filing date: 1987-03-20
Publication date: 1997-08-28
Anticipated expiration: 2007-03-21
Also published as: EP0238090A3; EP0238090B1; US4870562A; JP2957177B2; EP0238090A2; DE3752017D1; JPS6312049A

Description

Hintergrund der Erfindung

Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich auf einen Mikrorechner und insbesondere auf einen Mikrorechner mit einer Anweisungsausführungseinheit und einem internen Speicher, die auf demselben Chip ausgebildet sind und auf den internen Speicher und einen externen Speicher zugreifen können.

Beschreibung des Stands der Technik

Neueste Fortschritte der Herstellungstechnologien für Halbleitervorrichtungen haben zu einer Erhöhung der Integrationsdichte von Halbleitervorrichungen geführt. Dieser Fortschritt hat zur Entwicklung sogenannter Mikrorechner von 8 bit bis 16 bit und weiter bis zu 32 bit geführt. Insbesondere hat die erhöhte Integrationsdichte des Mikrorechners die Kapazitat eines internen Speichers erhöht, der zusammen mit einer Anweisungsausführungseinheit auf demselben einzigen Chip gebildet ist.
Andererseits hat der Fortschritt der Herstellungstechnologien für Halbleitervorrichtungen auch die Betriebsgeschwindigkeit der Halbleitervorrichtungen erhöht. Insbesondere kann der interne Speicher mit einer höheren Geschwindigkeit betrieben werden als derjenigen, die zum Zugreifen auf einen externen Speicher erforderlich ist, weil auf den internen Speicher ohne Zwischenschaltung eines externen Busses und eines Buspuffers zugegriffen werden kann.
Um die Leisungsfähigkeit von Mikrorechnern zu verbessern, wurde es daher üblich, einen internen Speicher verstärkt zu verwenden und einen Lese-/Schreib-Zyklus derart einzustellen, daß eine Zugriffszeit auf den internen Speicher kürzer als eine Zugriffszeit auf einen externen Speicher ist. Für diesen Zweck wird z. B. ein Mikrorechner so aufgebaut, daß ein interner Bus des Mikrorechners unterteilt wird in einen Hauptbus zum überführen von Daten und Adressen bei einem externen Speicherzugriff und einen Unterbus, der speziell vorgesehen ist, um auf einen internen Speicher zuzugreifen, so daß ein interner Speicherzugriff für eine kurze Zeit ausgeführt werden kann.
Bei einer Anweisungsausführung von Mikrorechnern steht jedoch die Speicherzugriffszeit in einer engen Beziehung zu der tatsächlichen Zeit der Anweisungsausführung. Daher unterscheidet sich in dem wie oben erwähnt aufgebauten Rechner die Verarbeitungszeit mit der Anweisungsausführung bezogen auf den internen Speicher von derjenigen der Anweisungsausführung bezogen auf den externen Speicher, selbst dann, wenn die Inhalte der Verarbeitungen dieselben sind.
Wenn andererseits in dem Fall eines Mikrorechners mit einem internen Speicher, der aus einem maskenprogrammierbaren Nur-Lese-Speicher (ROM) besteht, nur eine kleine Menge von Mikrorechnern hergestellt wird, ist das System so konstruiert, daß vom Standpunkt der Kosten und der Unzuverlässigkeit des Verarbeitungsprogramms nur ein externer Speicher verwendet wird. Doch wenn der Rechner in Massenproduktion hergestellt wird, wird ein Verarbeitungsprogramm dann in einen internen Speicher umgesiedelt, um eine Verringerung an erforderlicher Kapazität des externen Speichers zu ermöglichen, so daß die Kosten verringert werden.
Unter diesen Umständen ist es unvorteilhaft, daß die Verarbeitung bezogen auf den internen Speicher eine unterschiedliche Ausführungszeit gegenüber der Verarbeitung bezogen auf den externen Speicher hat. Insbesondere ist dieses Problem sehr wichtig im Anwendungsbereich, wie z. B. einer Motorsteuerung, bei der eine Echtzeitverarbeitung hochgenau durchgeführt werden muß.
Die US-A-4 509 120 offenbart einen Mikrorechner, der einen internen Speicher haben kann und der so ausgelegt ist, daß er eine Zugriffszyklussequenz-Zeitabstimmung hat, die für die Anforderungen besonderer Peripheriegeräte maßgeschneidert ist.
Eine Steuerungsschaltung für variable Zugriffszeitabstimmung zum Erzeugen eines READY-Signals für den Mikrorechner umfaßt eine Flip-Flop-Schaltung, die durch eine Parameter- Halteschaltung gesteuert wird, die einen für eine gewünschte Zugriffsanweisung-Zykluszeit repräsentativen Parameter speichert. Jede Zykluszeit umfaßt eine Anzahl von Unterzyklen. Der niedrige Pegel des READY-Signals zwingt, da die Dauer des niedrigen Pegels von dem Parameter abhängt, den Mikrorechner zu einem Wartezustand, bis das READY-Signal den hohen Pegel annimmt. Wenn es keinen Wartezustand gibt, arbeitet der Mikrorechner mit einer Basis-Zykluszeit. Wenn es einen Wartezustand gibt, wird einer der Unterzyklen ausgedehnt und umfaßt mehr als einen Taktzyklus, so daß ein Schreib-Signal WR' länger bleibt, wodurch mehr Zeit für die Validierung von Daten gegeben ist.

Zusammenfassung der Erfindung

Somit ist es eine Aufgabe der vorliegenden Erfindung, einen Mikrorechner bereitzustellen, der eine Anweisungsausführungseinheit und einen internen Speicher enthält, die auf demselben einzigen Chip ausgebildet sind, und welcher den internen Speicher effektiv verwenden kann, um einen raschen Zugriff zu ermöglichen, während bei Bedarf ein Zeitgleichgewicht zu dem externen Speicher gewährleistet wird.
Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, einen Mikrorechner bereitzustellen, der eine Anweisungsausführungseinheit und einen internen Speicher hat, die auf demselben einzigen Chip ausgebildet sind, und welcher auf den internen Speicher nicht nur mit einer Zugriffszeit zugreifen kann, die kürzer als eine Zeit eines Zugriffs auf einen externen Speicher ist, sondern auch mit einer anderen Zugriffszeit, die im wesentlichen gleich der Zeit des Zugriffs auf den externen Speicher ist.
Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, einen Mikrorechner bereitzustellen, der eine Anweisungsausführungseinheit und einen internen Speicher hat, die auf demselben einzigen Chip ausgebildet sind, welcher zwei Zugriffszeiten für den internen Speicher hat und der eine der beiden Zugriffszeiten auswählen kann, wenn auf den internen Speicher zugegriffen wird.
Diese Aufgaben werden durch die Merkmale von Anspruch 1 und 2 gelöst.
Die oben genannten sowie weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung ergeben sich aus der folgenden Beschreibung bevorzugter Ausführungsbeispiele der Erfindung anhand der begleitenden Zeichnung.

Kurzbeschreibung der Zeichnung

Fig. 1 ist ein Blockdiagramm, das einen Speicherzugriff- Steuerungsabschnitt eines ersten Ausführungsbeispiels des erfindungsgemäßen Mikrorechners zeigt;
Fig. 2 ist ein Schaltbild der Zeitabstimmung-Steuerungsvorrichtung, die in dem in Fig. 1 gezeigten Speicherzugriff-Steuerungsabschnitt verwendet wird;
Fig. 3 ist ein Zeitverlaufsdiagramm, das die Speicherzugriff-Zeit in Abstimmung mit dem in Fig. 1 gezeigten Rechner zeigt;
Fig. 4 ist ein Blockdiagramm eines zweiten Ausführungsbeispiels des erfindungsgemäßen Mikrorechners;
Fig. 5 ist ein Schaltbild der Adressendiskriminationsschaltung des in Fig. 4 gezeigten Mikrorechners;
Fig. 6 ist ein Schaltbild des Steuerungsbitgenerators des in Fig. 4 gezeigten Mikrorechners;
Fig. 7 ist ein Schaltbild der Zeitabstimmung-Steuerungsvorrichtung des in Fig. 4 gezeigten Rechners; und
Fig. 8 ist ein Signalverlaufsdiagramm, das die Speicherzugriff-Zeitabstimmung in dem in Fig. 4 gezeigten Rechner darstellt.

Beschreibung der bevorzugten Ausführungsbeispiele

In Fig. 1 ist ein Blockdiagramm eines Speicherzugriff- Steuerungsabschnitts eines Einzelchip-Mikrorechners gezeigt, der in Übereinstimmung mit der vorliegenden Erfindung aufgebaut ist. Der gezeigte Speicherzugriff-Steuerungsabschnitt enthält einen Adressenzeiger 1, der die Adresse eines Speichers anzeigt, auf den der Mikrorechner zugreifen sollte. Der Adressenzeiger 1 ist unmittelbar mit einem internen Speicher 2, wie z. B. einem Programmspeicher verbunden, der eine Reihe von Anweisungen in Form einer Maschinensprache speichert. Der Adressenzeiger 1 ist auch mit einem Adressenraumdiskriminator 5 verbunden, der ein Adressendiskriminationssignal erzeugt, das anzeigt, ob der in terne Speicher 2 oder ein externer Speicher (nicht gezeigt) durch den Adressenzeiger 1 bezeichnet wird.
Wenn der Adressenraumdiskriminator 5 urteilt, daß der interne Speicher 2 durch den Adressenzeiger 1 bezeichnet wird, wird eine Adresse von dem Adressenzeiger 1 an einen Adressenbus 10 ausgelesen, und gleichzeitig werden Daten von dem internen Speicher 2 an einen Datenbus 11 ausgelesen und dann einem Anweisungsregister 3 zugeführt. In dieser Ausführungsform sind, wie oben erwähnt, die von dem internen Speicher 2 ausgelesenen Daten eine Anweisung in Form einer Maschinensprache. Die in dem Register 3 gehaltene Anweisung wird einer Steuerungsschaltung 4 zugeführt, die ihrerseits auf die gegebene Anweisung reagiert, um verschiedene Steuerungsignale zur Anweisungsausführung zu erzeugen. Eines der Steuerungssignale wird einer Zeitabstimmung-Steuerungsschaltung 6 zugeführt, welche die Zeitabstimmung eines Speicherzugriffs steuert.
Wenn andererseits der Adressenraumdiskriminator 5 urteilt, daß der externe Speicher durch den Adressenzeiger 1 bezeichnet wird, wird die von dem Adressenzeiger 1 ausgelesene Adresse durch den Adressenbus 10 und einen Adressenbusanschluss 7 dem externen Speicher zugeführt, und Daten werden durch den Datenbus 11 und einen Datenbusanschluss 8 an den oder von dem externen Speicher überführt. Außerdem wird das Lesen/Schreiben des externen Speichers durch ein durch die Zeitabstimmung-Steuerungsvorrichtung 6 erzeugtes Lesesignal und Schreibsignal gesteuert.
Für die Speicherzugriffsvorgänge, wie sie oben erwähnt sind, sowie einen internen Speicherzugriff mit einer Zugriffszeit, die vergleichbar mit derjenigen für den externen Speicherzugriff ist, wird ein Moduseinstellsignal der Zeitabstimmung-Steuerungsvorrichtung 6 zugeführt, welche das Adressendiskriminationssignal von dem Adressenraumdiskriminator 5 und das Steuerungssignal von der Steuerungsvorrichtung 4 empfängt.
In Fig. 2 ist eine logische Schaltung der Zeitabstimmung- Steuerungsvorrichtung 6 gezeigt. Die Zeitabstimmung-Steuerungsvorrichtung 6 enthält eine Setz-/Rücksetz-Halteschaltung (SR-Flip-Flop) 101 mit einem Setzeingang 5, der geschaltet ist, um ein Adressenausgabe-Zeitabstimmungssignal TA zu empfangen, und ausgelegt ist, um durch einen Takt in entgegengesetzter Phase zu dem Takt angesteuert zu werden. Ein Ausgang Q der Halteschaltung 101 ist mit einem Eingang D einer Datenhalteschaltung (D-Flip-Flop) 102 verbunden, die durch eine Takt angesteuert wird. Einausgang Q der Datenhalteschaltung 102 liefert ein Daten-Lese- /Schreib-Zeitabstimmungssignal TD, das mit einem Paar D-Flip-Flops 103 und 104 verbunden ist, die kaskadenartig geschaltet sind, um eine Verzögerungsschaltung zu bilden. Diese D-Flip-Flops werden durch das Paar der Takte und angetrieben. Ein Ausgang Q des zweitstufigen D-Flip- Flops 104 ist mit einem ersten Eingang eines UND-Gatters 105 verbunden. Desweiteren ist der Ausgang Q der Datenhalteschaltung 102 mit einem ersten Eingang und einem weiteren UND-Gatter 106 verbunden. Die Ausgänge dieser UND-Gatter 105 und 106 sind mit einem ODER-Gatter 107 verbunden, dessen Ausgang mit einem Rücksetzeingang R der SR-Halteschaltung 101 verbunden ist. Außerdem enthält die Zeitabstimmung-Steuerungsvorrichtung 6 ein drittes UND-Gatter 108 mit einem Paar Eingängen, die geschaltet sind, um das Adressendiskriminationssignal bzw. das Modus-Rücksetzsignal zu empfangen. Ein Ausgang dieses UND-Gatters 108 ist mit dem zweiten Eingang des UND-Gatters 106 sowie dem invertierten zweiten Eingang des UND-Gatters 105 verbunden.
Es wird nun der Betrieb anhand von Fig. 3 erklärt, die eine Speicherzugriff-Zeitabstimmung des in Fig. 1 gezeigten Rechners mit der in Fig. 2 gezeigten Zeitabstimmung-Steuerungsvorrichtung darstellt.
Man nehme an, daß das Modus-Einstellsignal mit logischem Wert "1" fur einen gewöhnlichen Zustand steht, bei dem der interne Speicherzugriff mit einer Zugriffszeit ausgeführt werden kann, die kürzer ist als diejenige beim externen Speicherzugrift. Man nehme auch an, daß der Adressenraumdiskriminator 5 das Adressendiskriminationssignal "1" erzeugt, wenn der Adressenzeiger 1 den internen Speicher bezeichnet.
Wenn daher das Modus-Einstelisignal "1" ist, falls das Adressendiskriminationssignal "1" der Zeitabstimmung-Steuerungsvorrichtung 6 und insbesondere dem UND-Gatter 108 zugeführt wird, erzeugt das UND-Gatter 108 ein Signal mit logischem Wert "1". Das Signal "1" wird zum zweiten Eingang des UND-Gatters 105 invertiert, weshalb das UND-Gatter 105 unabhängig von dem logischen Wert, der dem ersten Eingang des UND-Gatters 105 zugeführt wird, ununterbrochen ein Signal "1" ausgibt. Das Signal "1" wird jedoch ohne Inversion dem zweiten Eingang des UND-Gatters 106 zugeführt, und die im ersten Eingang des UND-Gatters 106 zugeführte Ausgabe der Datenhalteschaltung 102 wird ohne Veränderung an das ODER-Gatter 107 ausgegeben. Da, wie oben erwähnt, die Ausgabe des UND-Gatters 105 "0" ist, tritt die Ausgabe der Datenhalteschaltung 102 durch das ODER-Gatter 107 hindurch und wird dem Rücksetzeingang R der SR-Halteschaltung 101 zugeführt.
Somit setzt das Adressenausgang-Zeitabstimmungssignal TA mit einem logischen Wert "1" die SR-Halteschaltung 101 als Reaktion auf den Takt , so daß die Halteschaltung 101 ein Signal "1" zu der Datenhalteschaltung 102 hin erzeugt. Daher wird die Datenhalteschaltung 102 als Reaktion auf den Takt gleich nach dem Takt gesetzt, der die SR-Halteschaltung 101 gesetzt hat. Folglich gibt die Datenhalteschaltung 102 das Daten-Lese-/Schreib-Zeitabstimmungssignal TD aus, das durch das UND-Gatter 106 und das ODER-Gatter 107 an den Rücksetzeingang R der SR-Halteschaltung 101 rückgekoppelt wird. Somit wird die SR-Halteschaltung 101 im Takt neben dem Takt rückgesetzt, der die SR-Halteschaltung 101 gesetzt hat. Entsprechend wird der Ausgang Q der Datenhalteschaltung 102 beim nächsten Takt auf dem logischen Wert "0" gebracht.
Im Falle, daß der Adressenzeiger 1 den internen Speicher 2 im gewöhnlichen Zustand bezeichnet, wird, wie man aus dem obigen sieht, das Daten-Lese-/Schreib-Zeitabstimmungssignal TD bei nur einem Takt beendet, und das Lesesignal des internen Speichers wird bei einer späteren Hälfte des Daten- Lese-/Schreib-Zeitabstimmungssignals TD mit nur einer Taktlänge erzeugt.
Wenn andererseits der Adressenzeiger 1 einen externen Speicher bezeichnet, gibt der Diskriminator 5 das Adressendiskriminationssignal mit logischem Wert "0" aus. Daher erzeugt das UND-Gatter 108 ein Signal "0", das invertiert wird und dann an den zweiten Eingang des UND-Gatters 105 eingegeben wird. Somit wird das dem ersten Eingang des UND- Gatters 105 zugeführte Signal an das ODER-Gatter 107 unverändert ausgegeben. Mit anderen Worten wird das durch die D- Flip-Flops 103 und 104 verzögerte Daten-Lese-/Schreib-Zeitabstimmungssignal TD der Datenhalteschaltung 102 in das ODER-Gatter 107 eingegeben. Doch das Signal "0" wird von dem UND-Gatter 108 an das UND-Gatter 106 eingegeben, und das UND-Gatter 106 erzeugt ununterbrochen ein Signal "0" an das ODER-Gatter 107 unabhängig von dem logischen Wert des Signals, das dem ersten Eingang des UND-Gatters 106 zugeführt wird. Somit führt das ODER-Gatter 107 dem Rücksetzeingang R der SR-Halteschaltung 101 das verzögerte Daten-Lese-/Schreib-Zeitabstimmungssignal zu.
Da, wie oben erwähnt, die beiden B-Flip-Flops 103 und 104 kaskadenartig zwischen dem Ausgang Q der Datenhalteschaltung 102 und dem UND-Gatter 106 geschaltet sind, wird das Daten-Lese-/Schreib-Zeitabstimmungssignal gedehnt, damit es eine Länge von drei Takten hat, in welcher eine weitere Steuerungsschaltung (nicht gezeigt) den Adressenbusanschluss 7, den Datenbusanschluss 8 und das Lese-Schreib-Signal aktiviert, um auf den externen Speicher zuzugreifen. In diesem Fall wird das Lesesignal des externen Speichers bei einem letzten Halbzyklus in dem Zeitabstimmungssignal TD erzeugt, das die Länge von drei Takten hat.
In dem Fall, bei dem das Modus-Einstellsignal den logischen Wert "0" annimmt, der anzeigt, daß der interne Speicherzugriff für eine Zugriffszeit durchgeführt werden sollte, die im wesentlichen gleich derjenigen beim externen Speicherzugriff ist, erzeugt das UND-Gatter 108 ein Signal "0" unabhängig von dem Adressendiskriminationssignal, das den internen Speicher und den externen Speicher bezeichnet. Daher wird in diesem Fall das Daten-Lese-/Schreib-Zeitabstimmungssignal D auf eine Länge von drei Takten gedehnt, und zwar ähnlich zu dem Vorgang, wenn das Modus-Einstellsignal "1" ist und das Adressendiskriminationssignal "0" ist (der externe Speicherzugriff). Mit anderen Worten kann, wenn das Moduseinstellsignal "0" ist, der interne Speicherzugriff mit einer Zeitabstimmung durchgeführt werden, die ähnlich derjenigen für den externen Speicherzugriff ist.
In dem oben erwähnten Ausführungsbeispiel ist das Moduseinstellsignal in Form eines unabhängigen Signais gegeben, kann jedoch von einem Ausgangssignal eines Modusregisters eingeführt werden, das durch den Mikrorechner registrierbar ist.
In Fig. 4 ist ein Blockdiagramm eines zweiten Ausführungsbeispiels des erfindungsgemäßen Einzelchip-Mikrorechners gezeigt. Der gezeigte Rechner enthält das interne ROM 21, das eine Vielzahl von Programmsequenzen speichert. Ein Programmzähler (PC) 22 ist dem internen Programm-ROM 21 zugeordnet, um eine zu lesende Adresse des ROMS 21 zu bezeichnen. Dieser Programmzähler 22 wird unter der Steuerung einer zentralen Verarbeitungseinheit (CPU) 25 jedesmal, wenn eine Anweisung ausgeführt wird, um +1 inkrementiert. Wenn jedoch eine Anweisung von einem externen ROM 33 geholt wird, wird der Inhalt des Programmzählers 22 an einen internen Adressenbus 30 ausgegeben, der z. B. eine Kapazität von 16 bit hat, und mittels einer externen Busschnittstelle 29 durch einen externen Adressenbus 34 an das externe ROM 33 weitergeleitet.
Außerdem ist ein Anweisungsregister (IR) 23 vorgesehen, das mit dem internen ROM 21 und dem internen Datenbus 31 verbunden ist, der eine Kapazität von 8 bit hat. Das Anweisungsregister 23 wird mittels eines externen Speicherraumdiskriminationssignals EXADR gesteuert, um einen von dem internen ROM 21 geholten Anweisungscode oder einen von dem externen ROM 33 geholten und dann von dem internen Datenbus 30 durch einen externen Datenbus 35 sowie die externe Busschnittstelle 29 überführten Anweisungscode selektiv zu halten. In diesem Ausführungsbeispiel bezeichnet das Signal EXADR mit dem logischen Wert "0" die Auswahl des internen ROM 21, und das Signal EXADR mit dem logischen Wert "1" bezeichnet die Auswahl des internen Datenbusses 31.
Das Anweisungsregister 23 ist auch mit der CPU 25 verbunden, bei welcher der in dem Anweisungsregister 23 gehaltene Anweisungscode decodiert wird. In Übereinstimmung mit der decodierten Anweisung führt die CPU 25 einen erforderlichen Betrieb zwischen Daten eines internen Datenspeichers 24, Daten von peripheren Funktionen 28 sowie Daten eines externen Datenspeichers (nicht gezeigt) aus, während diese Daten durch den internen Adressenbus 30, den internen Datenbus sowie die externe Busschnittstelle 29 überführt werden.
Die CPU 25 ist einem Adressendiskriminator 26 zugeordnet, der das oben erwähnte Signal EXADR erzeugt. Dieser Adressendiskriminator 26 inspiziert die Adresse aus dem internen Adressenbus 30 und erzeugt das Signal EXADR mit Wert "1", wenn die aktuelle Adresseninformation auf dem internen Adressenbus einen externen Adressenraum an dem Einzelchip- Mikrorechner bezeichnet. Außerdem empfängt der Adressendiskriminator 26 ein Signal EA zum Ungültigmachen der von dem internen ROM 21 ausgelesenen Adresse. Wenn das Signal EA "1" ist, erzeugt der Adressendiskriminator 26 das EXADR-Signal "1". Wenn andererseits das EA-Signal "0" ist und wenn die Adresse an dem internen Adressenbus 30 einen Adressenraum in dem internen ROM 21 bezeichnet, erzeugt der Diskriminator 26 das EXADR-Signal "0".
Dieses EXADR-Signal wird nicht nur in das Anweisungsregister 23, sondern auch in eine Zeitabstimmung-Steuerungsvorrichtung 27 eingegeben. Wenn das EXADR-Signal "0" ist, führt die Zeitabstimmung-Steuerungsvorrichtung 27 keine spezielle Steuerung durch, weil dann eine Anweisung von dem internen ROM 21 geholt wird. Doch wenn das EXADR-Signal "1" ist, erzeugt die Zeitabstimmung-Steuerungsvorrichtung 27 ein externes Speicherabrufsignal EXFCH "1" an der externen Busschnittstelle 29 und arbeitet mit einem Steuerungsbitgenerator 32 zusammen, um einen Zyklus zum Abrufen einer Anweisung von dem externen ROM 33 zu erzeugen (dies wird im folgenden als "externer Abrufzyklus" bezeichnet) . Daher führt als Reaktion auf das EXFCH-Signal "1" die externe Busschnittstelle 29 einen Betrieb zum Abrufen einer Anweisung von dem externen ROM 33 aus. Der Inhalt des internen Adressenbusses 30 wird daher durch den externen Adressenbus 34 an das externe ROM 33 ausgegeben, und ein Anweisungscode wird von dem externen ROM 33 synchron mit einem Lesesignal ausgelesen, das in einem Steuerungssignal enthalten ist, welches durch einen Steuerungsbus 36 dem externen ROM 33 zugeführt wird. Der so gelesene Anweisungscode wird durch den externen Datenbus 35 und den internen Datenbus 31 überführt und in das Anweisungsregister 23 eingegeben.
In Fig. 5 ist ein Beispiel eines Adressendiskriminators 26 gezeigt. Wie man aus Fig. 5 sieht, kann der Adressendiskriminator 26 aus einer ODER-Schaltung 260 aufgebaut werden, welche das EA-Signal und die signifikantesten vier Bit (Bit Nr. 12, 13, 14 und 15) der internen 16-Bit-Adresse auf dem Bus 30 empfängt. Diese Anordnung basiert auf der Bedingung, daß, wenn das interne ROM 21 bezeichnet wird, alle signifikantesten vier Bit der 16-Bit-Adresseninformation zu "0" gemacht werden. Daher gibt die ODER-Schaltung 260 das EXADR-Signal "1" aus, wenn das EA-Signal "1" oder wenn irgendeines der signifikantesten vier Bit der Adresseninformation eingegeben wird.
In Fig. 6 enthält der Steuerungsbitgenerator 32 ein Paar D- Schaltungen 321 und 322, die kaskadenartig geschaltet sind. Die erste D-Schaltung 321 hat einen D-Eingang, der so ausgelegt ist, daß er das am wenigsten signifikante Bit der internen 8-Bit-Daten auf dem Bus 31 empfängt. Diese D-Halteschaltung 321 wird durch ein Rücksetzsignal RST voreingestellt, um eine Ausgabe Q mit "1" in einem anfänglichen Zustand zu erzeugen. Der Ausgang Q der ersten D-Halteschaltung 321 wird mit einem Eingang D der zweiten B-Halteschaltung 322 verbunden, deren Ausgang Q ein Steuerungsbit FCNTR erzeugt. Diese zweite D-Halteschaltung 322 wird durch einen Takt &sub1; angesteuert, wobei jedoch die erste D-Halteschaltung 321 durch eine Ausgabe eines UND-Gatters 320 angesteuert wird, welche ein Steuerungsbit-Adressenauswahlsignal von der CPU 25, ein Schreibsignal und ein Taktsignal &sub2; empfängt. Wenn die CPU 25 das Steuerungsbit-Adressenauswahlsignal "1" zuführt, wird der Inhalt des 0-ten Bits (das LSB-Bit) auf dem internen Datenbus 31 in die D-Halteschaltung 321 synchron mit dem Takt &sub2; in dem Taktzyklus eingeschrieben, während dem das Schreibsignal erzeugt wird. Der Inhalt des 0-ten Datenbits wird in die D-Halteschaltung 322 als Reaktion auf die ansteigende Flanke des nachfolgenden Taktes &sub1; beschrieben&sub1; so daß das FCNTR-Signal gesetzt wird.
In Fig. 7 ist ein Schaltbild der Zeitabstimmung-Steuerungsvorrichtung 27 gezeigt, die ein ODER-Gatter 270 enthält, welches das EXADR-Signal und das FCNTR-Signal empfängt. Ein Ausgang des ODER-Gatters 270 ist mit einem Eingang einer UND-Schaltung 271 verbunden, dessen anderer Eingang so angeschlossen ist, daß er ein Anweisungsabbruch-Steuerungssignal FCH von der CPU 25 empfängt. Das UND-Gatter 271 ist an seinem Ausgang mit einem Eingang einer UND-Schaltung 272 mit drei Eingängen verbunden, deren Ausgang mit einem Setzeingang S einer SR-Halteschaltung 275 verbunden ist. Ein Ausgang Q der Halteschaltung 275 ist mit einem D-Eingang einer D-Halteschaltung 276 verbunden, deren Ausgang Q mit einem Eingang einer ODER-Schaltung 280 verbunden ist. Diese UND-Schaltung 280 ist ihrerseits an ihrem Ausgang mit einem D-Eingang einer weiteren D-Halteschaltung 277 verbunden. Diese D-Halteschaltung 277 ist an ihrem Ausgang Q mit einem D-Eingang einer dritten D-Halteschaltung 278 verbunden, deren Ausgang mit einer UND-Schaltung 281 mit drei Eingängen verbunden ist. Diese UND-Schaltung 281 erzeugt das EXFCH-Signal.
Außerdem wird das EXADR-Signal der UND-Schaltung 281 zugeführt. Der Ausgang des UND-Gatters 271 ist mit einem Eingang einer ODER-Schaltung 279 verbunden, deren anderer Eingang mit dem Ausgang Q der D-Halteschaltung 276 verbunden ist. Ein Ausgang der ODER-Schaltung 279 ist mit der Ausgang-UND-Schaltung 281 verbunden.
Außerdem ist ein Ausgang Q der D-Halteschaltung 278 mit einem Eingang einer ODER-Schaltung 273 verbunden, deren Ausgang mit einem Eingang einer ODER-Schaltung 274 verbunden ist. Diese ODER-Schaltung 274 ist an ihrem Ausgang mit einem Rücksetzeingang R der SR-Halteschaltung 275 verbunden und ist bei ihrem anderen Eingang so geschaltet, daß sie das Rücksetzsignal RST empfängt. Der Ausgang Q der D-Halteschaltung 278 ist auch mit einem Eingang einer NOR-Schaltung 286 verbunden, die widerum an ihrem anderen Eingang so geschaltet ist, daß sie das Rücksetzsignal RST empfängt, und an seinem Ausgang mit einem Takteingang C der D-Halteschaltung 277 verbunden ist.
Desweiteren ist der Ausgang Q der D-Halteschaltung 276 durch einen Inverter 282 mit einer UND-Schaltung 272 verbunden. Zusätzlich wird ein erster &sub1; Takt den Takteingängen C der D-Halteschaltungen 276 und 278 und einem Eingang einer ODER-Schaltung 283 zugeführt. Diese ODER-Schaltung 283 ist an ihrem anderen Eingang mit dem Ausgang des UND- Gatters 271 verbunden und erzeugt an ihrem Ausgang einen ersten CPU-Takt CK1. Ein zweiter Takt &sub2; wird den UND- Schaltungen 272 und 273, dem Takteingang C der D-Halteschaltung 277 und einem Eingang einer UND-Schaltung 284 zugeführt. Diese UND-Schaltung 284 empfängt an ihrem anderen Eingang den Ausgang der UND-Schaltung 271 durch einen Inverter 285. Diese UND-Schaltung 284 erzeugt einen zweiten CPU-Takt CK2.
In der oben erwähnten Zeitabstimmung-Steuerungsvorrichtung 27 werden die Inhalte der Halteschaltungen 275, 276, 277 und 278 in einem anfänglichen Zustand durch das Rücksetzsignal RST auf "0" gebracht. Die zweiphasigen CPU-Takte CK1 und CK2 sind mit den Takten &sub1; bzw &sub2; synchron, und die CPU wird durch die CPU-Takte CK1 und CK2 betrieben.
Es wird nun der Betrieb der in Fig. 7 gezeigten Zeitabstimmung-Steuerungsvorrichtung 27 anhand von Fig. 8 beschrieben.
Zunächst wird der Betrieb im Falle des FCNTR-Signals "0" betrachtet. Man nehme an, daß in einer Zeitabstimmungsperiode T&sub1; die CPU 25 das Anweisungsabruf-Steuerungssignal FCH auf "1" bringt und der Programmzähler 22 zu dem Inhalt "0FFEH" um +1 inkrementiert wird. Wie man aus der weiter oben gegebenen Erklärung sieht, werden die Adressen "0000H" bis "0FFFH" dem internen ROM 21 zugewiesen. Daher wird das EXADR-Signal "0" dann von dem Adressendiskriminator 260 erzeugt, wodurch der Ausgang der ODER-Schaltung 270 auf "0" gebracht wird, so daß der Ausgang der UND-Schaltung 271 "0" wird. Somit wird das EXFCH-Signal auf "0" gehalten.
In der Zeitabstimmungsperiode T&sub3; führt die CPU 25 eine Neuschreib-Anweisung des Steuerungsbits durch. Für diesen Zweck gibt die CPU 25 an dem 0-ten Bit des internen Datenbusses 31 "0" aus, und die Adresse des Steuerungsbitgenerators 32 wird an den internen Bus 30 ausgegeben. Somit wird das Steuerungsbit-Adressenauswahlsignal "1" erzeugt, so daß das UND-Gatter 320 die Ausgabe "1" an der ansteigenden Flanke des Taktes &sub2; erzeugt. Die Halteschaltung 321 wird nämlich auf "1" gesetzt.
Entsprechend wird in der Zeitabstimmungsperiode T&sub4; die Halteschaltung 322 durch die ansteigende Flanke des Taktes gesetzt, um das FCNTR-Signal "1" zu erzeugen. In diesem Zustand wird das FCH-Signal in der Zeitabstimmungsperiode T&sub5; zu "1" gemacht, und so wird der Programmzähler 22 zu "0FFFH" inkrementiert. Wie man aus der obigen Erklärung sieht, zeigt die Adresse "0FFFH" das interne ROM an. Daher wird in diesem Zustand der Ausgang der ODER-Schaltung 270 auf "1" gebracht, und der Ausgang der UND-Schaltung 271 wird "1". Da andererseits der Ausgang des Inverters 282 zu dieser Zeit auf "0" ist, wird der Ausgang der SR-Halteschaltung 275 bei der ansteigenden Flanke des Taktes &sub2; auf "1" gebracht. Während der Ausgang der UND-Schaltung 271 auf "1" gehalten wird, werden außerdem die Ausgänge der ODER-Schaltung 283 und der UND-Schaltung 284 auf "1" bzw auf "0" gehalten. Die CPU-Takte CK1 und CK2 werden nämlich auf "1" bzw "0" gehalten, so daß die CPU 25 ihren Betrieb anhält. Außerdem wird das von der UND-Schaltung 281 ausgegebene EXFCH-Signal auf "0" gehalten, und die externe Busschnittstelle 29 arbeitet nicht.
In der Zeitabstimmungsperiode T&sub6; wird der Ausgang der Halteschaltung 276 an der ansteigenden Flanke des Taktes &sub1; zu "1" gemacht. Da der Ausgang der NOR-Schaltung 286 zu diesem Zeitpunkt "0" ist, wird bei der ansteigenden Flanke des Taktes &sub2; der Wert "1" in die Halteschaltung 277 geschrieben. Daher wird der Inhalt der Halteschaltung 278 bei der ansteigenden Flanke des Taktes 4> 1 in der nachfolgenden Zeitabstimmungsperiode T&sub7; zu "1" gemacht.
Da der Ausgang der UND-Schaltung 273 und somit der Ausgang der ODER-Schaltung 274 auf "1" gebracht werden, wird somit die SR-Halteschaltung 275 bei der ansteigenden Flanke des Taktes &sub2; in der Zeitabstimmungsperiode T&sub7; rückgesetzt Andererseits wird der Ausgang der NOR-Schaltung 286 auf "0" gebracht, so daß der Ausgang der UND-Schaltung 280 zu "0" gemacht wird. Der Ausgang der Halteschaltung 277 wird nämlich bei der ansteigenden Flanke des Taktes &sub2; zu "0".
Somit werden die Ausgänge der Halteschaltungen 276 und 278 bei der ansteigenden Flanke des Taktes &sub1; in der nachfolgenden Zeitabstimmungsperiode T&sub8; auf "0" gebracht. Außerdem wird das FCH-Signal zu "0" gemacht.
Wie man aus dem obigen sieht, wird in dem Fall, bei dem die FCNTR-Ausgabe des Steuerungsbitgenerators 32 zu "1" wird, wenn eine Anweisung von dem internen ROM geholt wird, das EXFCH-Signal nicht ausgegeben, sondern der Anweisungsabrufbetrieb wird auf eine Länge von drei Taktzyklen ähnlich dem exterenen Abrufzyklus ausgedehnt.
Bei der Zeitabstimmung T&sub8; wird der Ausgang der UND-Schaltung 271 auf "0" gebracht, so daß die CPU-Takte CK1 und CK2 synchron mit den Takten &sub1; und &sub2; ausgegeben werden. Die CPU startet nämlich erneut, um im normalen Zustand zu arbeiten.
Wenn das FCH-Signal synchron mit dem Takt &sub1; in der Zeitabstimmungsperiode T&sub9; auf "1" gebracht wird, wird der Programmzähler 22 um +1 inkrementiert und der Inhalt zu "1000H" geändert. Da die Adresse "1000H" das externe ROM bezeichnet, erzeugt der Adressendiskriminator das EXADR-Signal "1". Somit gibt die UND-Schaltung 281 das EXFCH-Signal "1" aus, das den externen Abrufzyklus bewirkt.
Die Abläufe während der Zeitabstimmungsperioden T&sub9; bis T&sub1;&sub1; sind ähnlich zu denjenigen während der Zeitabstimmungsperioden T&sub5; und T&sub7;&sub1; weshalb ihre Erklärung ausgelassen wird. Der Betrieb des Abrufens einer Anweisung von dem internen ROM unter dem FCNTR-Signal mit "1" kann nämlich ähnlich zu dem Betrieb des externen Abruf zyklus gemacht werden.
Wenn außerdem das FA-Signal "1" ist, wird EXADR unabhängig von der Adresse auf dem internen Adressenbus 33 zu "1", so daß ein Betrieb stattfindet, der denjenigen ähnelt, die während der Zeitabstimmungsperioden T&sub9; bis T&sub1;&sub1; durchgeführt werden. Es wird nämlich ein externer Abrufzyklus bewirkt. Dies bedeutet, daß der Betrieb zum Abrufen einer Anweisung von irgendeiner Adresse in dem internen ROM ähnlich zu dem externen Abrufzyklus ausgeführt werden kann, indem man das EA-Signal "1" anlegt.
Wie man aus dem obigen sieht, können die oben erwähnten Mikrorechner auf den zugeordneten internen Speicher mit einer hohen Geschwindigkeit zugreifen und können auch auf den internen Speicher mit einer Geschwindigkeit zugreifen, die gleich derjenigen des externen Speicherzugriffs ist, so daß das Zeitgleichgewicht zwischen dem internen Speicherzugriff und dem externen Speicherzugriff im Falle einer Echtzeitverarbeitung hergestellt werden kann.

Claims

1. Mikrorechner mit einer Anweisungsausführungseinheit (3, 4) und einem internen Speicher (2), die auf demselben Chip ausgebildet sind, und einem externen Speicher, wobei die Zugriffszeit des internen Speichers kürzer als die des externen Speichers ist, dadurch gekennzeichnet, daß er aufweist:

eine erste Einstelleinrichtung (101, 102, 106, 107) zum Einstellen eines ersten Speicherzugriffszyklus auf den internen Speicher durch Aktivieren eines Daten-Lese/Schreib- Zeitabstimmungssignals (TD) über eine erste Zeitdauer hinweg, die im wesentlichen gleich der Zugriffszeit des internen Speichers ist;

eine zweite Einstelleinrichtung (101-104, 105, 107) zum Einstellen eines zweiten Speicherzugriffszyklus auf den internen Spreicher durch Aktivieren des Daten-Lese/Schreib- Zeitabstimmungssignals (TD) über eine zweite Zeitdauer hinweg, die im wesentlichen gleich der Zugriffszeit des externen Speichers ist;

wobei beide Einstelleinrichtungen verbunden sind, um ein Adressenausgabe-Zeitabstimmungssignal (TA) zu empfangen und zu verarbeiten;

eine Einrichtung zum Bereitstellen eines Modus-Einstellsignals (MODE), das entweder einen ersten Wert hat, der angibt, daß auf den internen Speicher in seiner eigenen Zugriffszeit zugegriffen werden muß, oder einen zweiten Wert hat, der angibt, daß auf den internen Speicher in einer Zugriffszeit zugegriffen werden muß, die im wesentlichen gleich zu der des externen Speicherzugriffs ist;

eine Adressendiskriminatoreinrichtung (5) zum Bereitstellen eines Adressendiskriminationssignals, das entweder einen ersten Wert hat, der anzeigt, daß der interne Speicher benannt worden ist, oder einen zweiten Wert hat, der anzeigt, daß der externe Speicher benannt worden ist; und

eine Aktivierungseinrichtung (6 oder 105-108), die auf das Moduseinstellsignal und das Adressendiskriminationssignal reagiert, um auszuwählen:

entweder den Betrieb der ersten Einstelleinrichtung, wenn das Moduseinstellsignal den ersten Wert hat und das Adressendiskriminationssignal den ersten Wert hat,

oder den Betrieb der zweiten Einstelleinrichtung, wenn das Moduseinstellsignal den ersten Wert hat und das Adressendiskriminationssignal den zweiten Wert hat,

oder das Betreiben der zweiten Einstelleinrichtung, wenn das Moduseinstellsignal den zweiten Wert hat, und zwar unabhängig von dem Wert des Adressendiskriminationssignals.

2. Mikrorechner mit einer Anweisungsausführungseinheit (23, 25), einem internen Speicher (21, 24) und einer externen Busschnittstelle (29), die auf demselben Chip ausgebildet sind, und einem externen Speicher (33), der mit der externen Busschnittstelle verbunden ist, wobei die Zugriffszeit des internen Speichers kürzer als die des externen Speichers ist; dadurch gekennzeichnet, daß er aufweist:

eine Adressendiskriminatoreinrichtung (26, 260) zum Bereitstellen eines Adressendiskriminationssignals (EXADR), das entweder einen ersten Wert hat, der anzeigt, daß der interne Speicher benannt worden ist, oder einen zweiten Wert hat, der anzeigt, daß der externe Speicher benannt worden ist;

eine Steuersignal-Erzeugungseinrichtung (32, 302-322) zum Bereitstellen eines Steuersignais (FCNTR), das entweder einen ersten Wert hat, der anzeigt, daß auf den internen Speicher in seiner eigenen Zugriffszeit zugegriffen werden muß, oder einen zweiten Wert hat, der anzeigt, daß auf den internen Speicher in einer Zugriffszeit zugegriffen werden muß, die im wesentlichen gleich der des externen Speicherzugriffs ist; und

eine Zeitabstimmung-Steuerungsschaltung (27) mit einer ersten Einstelleinrichtung (270, 271, 283-285) zum Einstellen entweder eines ersten Speicherzugriffszyklus über eine erste Zeitdauer hinweg, die im wesentlichen gleich der Zugriffszeit des internen Speichers ist, oder eines zweiten Speicherzugriffszyklus über eine zweite Zeitdauer hinweg, die im wesentlichen gleich der Zugriffszeit des externen Speichers ist; und

einer zweiten Einstelleinrichtung (270-282) zum Bereitstellen eines externen Zugriffssignals (EXFCH) an die externe Busschnittstelle;

wobei die Zeitabstimmung-Stuerungseinrichtung (27) auf ein Abrufsteuerungssignal (FCH) von der Anweisungsausführungseinheit (23, 25) sowie das Adressendiskriminationssignal (EXADR) und das Steuerungssignal (FCNTR) anspricht, um selektiv zu bewirken,

daß entweder die erste Einstelleinrichtung den ersten Speicherzugriffszyklus einstellt und die zweite Einstelleinrichtung das externe Zugriffssignal deaktiviert, wenn das Adressendiskriminationssignal (EXADR) den ersten Wert hat und das Steuerungssignal (FCNTR) den ersten Wert hat, oder

daß die erste Einstelleinrichtung den zweiten Speicherzugriffszyklus einstellt und die zweite Einstelleinrichtung das externe Zugriffssignal deaktiviert, wenn das Adressendiskriminationssignal (EXADR) den ersten Wert hat und das Steuerungssignal (FCNTR) den zweiten Wert hat, oder

daß die erste Einstelleinrichtung den zweiten Speicherzugriffszyklus einstellt und die zweite Einstelleinrichtung das externe Zugriffssignal aktiviert, wenn das Adressendiskriminationssignal (EXADR) den zweiten Wert hat, und zwar unabhängig von dem Wert des Steuerungssignals (FCNTR).

3. Mikrorechner nach Anspruch 2, bei dem die Adressendiskriminatoreinrichtung (26, 260) eine ODER-Schaltung enthält, welche zumindest das signifikanteste Bit einer Adresseninformation auf einem internen Adressbus (30) in dem Mikrorechner empfängt.

4. Mikrorechner nach Anspruch 3, bei dem die ODER-Schaltung auch ein Moduseinstellsignal (EA) empfängt.