DE3882425T2

DE3882425T2 - Datenübertragungssteuerungsvorrichtung für Direktspeicherzugriff.

Info

Publication number: DE3882425T2
Application number: DE88304065T
Authority: DE
Inventors: Atsushi Fujihira; Tadashi Saitoh; Takayoshi Taniai
Original assignee: Fujitsu Ltd; Fujitsu Electronics Inc
Current assignee: Fujitsu Ltd; Fujitsu Electronics Inc
Priority date: 1987-05-07
Filing date: 1988-05-05
Publication date: 1993-12-02
Anticipated expiration: 2008-05-06
Also published as: US5018098A; DE3882425D1; EP0290256A3; EP0290256B1; KR880013624A; KR920010338B1; KR880014761A; EP0290256A2

Description

Die vorliegende Erfindung bezieht sich auf eine Datentransfer-Steuervorrichtung für direkten Speicherzugriff (DMA), insbesondere auf eine DMA-Datentransfer-Steuervorrichtung, welche den Datentransfer durch einen DMA-Kontroller steuert, der den Datentransfer steuert, ohne durch eine CPU zu gehen.
Im allgemeinen besteht eine DMA-Datentransfer-Steuervorrichtung aus einer Zentraleinheit (CPU), Eingabe-Ausgabe-Einheit (I/O-Einheit), Speichern und einem über Adressenbusse verbundenen DMA-Kontroller, Datenbussen und Bussen für Steuersignale (beispielsweise Lese/Schreibsignalbussen), um ein Mikrocomputersystem zu bilden. Wenn ein DMA- Transfer durchgeführt wird, übernimmt der oben erwähnte DMA-Kontroller die oben genannten Busse von der CPU. In Übereinstimmung mit vorher von der CPU in den DMA-Kontroller eingeschriebenen Befehlen steuert der DMA-Kontroller den Datentransfer zwischen den Speichern oder zwischen dem Speicher und der I/O-Einheit.
In diesem Zusammenhang ist es vorgesehen, eine Mikroprogrammsteuerung bei dem DMA-Kontroller zu verwenden. Ein Beispiel eines mikroprogrammierten DMA-Kontrollers ist in der EP-A-0 111 161 beschrieben. Wenn die Mikroprogrammsteuerung verwendet wird, kann der DMA-Kontroller aus einem Anforderungs-Handler, einem Daten-Handler und einer Mikroeinheit bestehen. Hier ist die Mikroeinheit eine Einheit, die auf Basis eines Datentransfer-Anforderungssignals von der oben erwähnten I/O-Einheit beispielsweise Steuersignale für einen vorherbestimmten Datentransfer (das heißt einen Datentransfer für einen vorherbestimmten Kanal) zum Daten-Handler, etc., aussendet. Zur Durchführung eines derartigen Betriebs ist die Mikroeinheit im Inneren mit einer Vielzahl von Mikroadressenregistern entsprechend der Anzahl von Kanälen und einem Mikrofestwertspeicher (uROM) versehen, der aufeinanderfolgend vorherbestimmte Mikroinstruktionen in Übereinstimmung mit aufeinanderfolgend aus einem der Mikroadressenregister ausgelesenen Mikroadresseninformationen ausgibt. Die aufeinanderfolgend ausgelesenen Mikroinstruktionen (aus welchen Mikroinstruktionen ein Mikroprogramm besteht) werden dem oben erwähnten Daten-Handler, etc., als Steuersignale für den Datentransfer für einen entsprechenden Kanal zugeführt.
In diesem Fall empfängt, nachdem die Datentransfer-Programmverarbeitung (bestehend aus einer Vielzahl von Transferzyklen) für einen Kanal (hier den ersten Kanal) abgeschlossen ist, die Mikroeinheit ein Transferanforderungssignal zur Bearbeitung des Datentransferprogramms für einen anderen Kanal (hier den zweiten Kanal). Das heißt, das Transferanforderungssignal zur Verarbeitung des Datentransferprogramms wird von der Mikroeinheit im abschließenden Zyklus der Transferprogrammverarbeitung für den oben erwähnten ersten Kanal empfangen (das heißt nach der korrekten Ausführung der Datentransferverarbeitung für den ersten Kanal), wodurch der Kanal, durch den Daten zu transferieren sind, geschaltet wird.
In diesem Fall besteht jedoch eine Abweichung von einem Zyklus zwischen der Zeitsteuerung, durch die Mikroadresseninformationen aus einem vorherbestimmten Mikroadressenregister ausgelesen werden, und der Zeitsteuerung zur Ausführung eines vorherbestimmten Datentransferzyklus durch die aus dem uROM in Übereinstimmung mit der ausgelesenen Mikroadresseninformation aus gegebene Mikroinstruktion (das heißt, die Zeitsteuerung interner Verarbeitung für einen Transfer im DMA-Kontroller ist der Zeitsteuerung des externen Transferzyklus um einen Zyklus voraus). Daher besteht, wenn das Transferanforderungssignal zur oben erwähnten Zeitsteuerung empfangen wird, ein toter Zyklus mit der Länge eines Zyklus vom Transferzyklus der ersten Kanals (abschließender Transferzyklus vor Kanalwechsel) bis zum Eintritt in den Transferzyklus des zweiten Kanals (erster Transferzyklus nach Kanalwechsel), das heißt zur Durchführung eines Kanalübergangs. Folglich besteht, wenn die Mikroprogrammsteuerung einfach beim DMA-Kontroller verwendet wird, das Problem, daß dies den Betrieb der Vorrichtung verzögert.
Zur Eliminierung des obigen Problems ist es vorgesehen, das oben erwähnte Transferanforderungssignal zur Mikroeinheit vor dem Ende der Verarbeitung des Transferprogramms des ersten Kanals zu senden (das heißt während des Transferzyklus einen Zyklus vor dem abschließenden Transferzyklus), um den nächsten Transfer im voraus in der Mikroeinheit vorzubereiten.
Wenn jedoch das Transferanforderungsignal zu dieser Zeitsteuerung empfangen wird, falls ein Busfehler während des Transfers in bezug auf den ersten Kanal auftritt und ein Busfehlersignal von außen gesendet wird (wobei das Busfehlersignal im abschließenden Transferzyklus des oben erwähnten ersten Kanals gesendet wird), ist der Kanal für den nächsten Datentransfer (das heißt der oben erwähnte zweite Kanal) durch den Empfang des oben genannten Transferanforderungssignals davor bereits umgeschaltet (im Transferzyklus einen Zyklus vor dem abschließenden Transferzyklus). Folglich kommt es zur fehlerhaften Beurteilung, daß der oben erwähnte Busfehler im Datentransfer des oben genannten zweiten Kanals aufgetreten sei. Daher besteht, wenn eine Transferprogramm-Verarbeitungsanforderung zur oben erwähnten Zeitsteuerung empfangen wird, trotzdem der Busfehler im Datentransfer des ersten Kanals aufgetreten ist, das Problem, daß das Umschalten zum oben erwähnten zweiten Kanal vor der Detektierung hiervon zur Löschung (Zerstörung) der Mikroadresseninformationen führt, die im Mikroadressenregister des zweiten Kanals gespeichert sind (das heißt, die Mikroadresseninformationen werden zu den Mikroadresseninformationen für die Busfehlerverarbeitung zurückgeschrieben). Daher ist es im obigen DMA-Kontroller unmöglich, Transferprogrammverarbeitungs-Anforderungssignale im Transferzyklus vor dem abschließenden Transferzyklus aus zugeben, wie oben erwähnt.
Als nächstes können in der Startverarbeitung des oben genannten Transferprogramms Mikroadresseninformationen als anfänglicher Wert aus einem abbildungsprogrammierbaren logischen Array (Abbildungs-PLA), das in der Mikroeinheit vorgesehen ist, ausgelesen werden. Anschließend werden Daten des uROM (Mikroinstruktionen) auf Basis der ausgelesenen Mikroadresseninformationen ausgelesen. Auf Basis der ausgelesenen Mikroadresseninformationen wird eine vorherbestimmte Datentransfer-Programmverarbeitung über den oben erwähnten Daten-Handler gestartet.
Auf diese Weise werden im obigen DMA-Kontroller, wenn die Startverarbeitung für das Transferprogramm angefordert wird, Mikroadresseninformationen als anfänglicher Wert aus dem oben erwähnten Abbildungs-PLA ausgelesen und dann in den uROM eingegeben, so dauerte es etwa zwei Zyklen von der Eingabe des oben angegebenen Startverarbeitungs-Anforderungssignals in das Abbildungs-PLA bis zum Start der oben erwähnten Datentransferverarbeitung. Somit besteht das Problem, daß die Geschwindigkeit der oben genannten Startverarbeitung um einen entsprechenden Wert vermindert ist.
Gemäß dieser Erfindung umfaßt eine Datentransfer-Steuervorrichtung für direkten Speicherzugriff
ein oder mehrere erste Mikroadressenregister, von welchen jedes Mikroadresseninformationen für die Programmverarbeitung des Datentransfers für einen entsprechenden Kanal speichert;
ein zweites Mikroadressenregister, das Mikroadresseninformationen für die Programmverarbeitung speichert, welche von der genannten Programmverarbeitung des Datentransfers verschieden ist;
einen Mikrofestwertspeicher, der operativ mit den ersten und zweiten Mikroadressenregistern verbunden ist, zum Speichern von Mikroinstruktionen und Ausgeben einer vorherbestimmten Mikroinstruktion in Übereinstimmung mit Mikroadresseninformationen, die aus den ersten Mikroadressenregistern oder dem zweiten Mikroadressenregister ausgelesen werden; und
ein inkrementales Element, das operativ mit den ersten und zweiten Mikroadressenregistern verbunden ist, um den Wert der Mikroadresseninformationen zu inkrementieren, die aus dem ausgewählten der ersten Mikroadressenregister oder dem zweiten Mikroadressenregister ausgelesen werden, und zum Schreiben der inkrementierten Mikroadresseninformation in das ausgewählte der ersten Mikroadressenregister oder das zweite Mikroadressenregister;
wobei die Mikroadresseninformationen, die im ersten Mikroadressenregister für den entsprechenden Kanal gespeichert sind, ausgelesen werden, wenn die Programmverarbeitung des Datentransfers für diesen entsprechenden Kanal durchgeführt wird, und wobei die Mikroadresseninformationen, die im zweiten Mikroadressenregister gespeichert sind, ausgelesen werden, wenn die Programmverarbeitung, die von der genannten Programmverarbeitung des Datentransfers verschieden ist, durchgeführt wird.
Die vorliegende Erfindung löst die oben erwähnten Probleme, die eine Busfehlerverarbeitung und Startverarbeitung begleiten, und eliminiert die Zerstörung der Inhalte des Mikroadressenregisters entsprechend einem Kanalwechsel, eliminiert eine so große Erhöhung in physikalischem Ausmaß und eliminiert den oben genannten toten Zyklus bei einem Kanalübergang, sogar wenn ein Datentransferkanal geschaltet wird und dann ein Busfehlersignal oder dgl. bezüglich des Datentransfers des vorher geschalteten Kanals gesendet wird.
Gemäß der obigen Konstruktion ermöglicht es das Vorsehen des oben erwähnten zweiten Mikroadressenregisters, daß, wenn beispielsweise eine Busfehlerverarbeitung oder eine andere außergewöhnliche Programmverarbeitung durchgeführt wird, die im zweiten Mikroadressenregister gespeicherten Mikroadresseninformationen ausgelesen werden, und durch die Verwendung der ausgelesenen Mikroadresseninformationen die im uROM gespeicherten Mikroinstruktionen ausgelesen werden. Daher wird, wenn das oben erwähnte Busfehlersignal oder dgl. gesendet wird, der Inhalt des oben genannten ersten Mikroadressenregisters entsprechend dem oben erwähnten Kanal, zu dem gewechselt wird, nicht zerstört, besteht keine so große Erhöhung im physikalischen Ausmaß und kommt es zu keinem toten Zyklus beim Kanalübergang.
Vorzugsweise umfaßt die Datentransfer-Steuervorrichtung das obige Abbildungs-PLA, wobei die aus dem Abbildungs-PLA ausgelesenen Mikroadresseninformationen in die ersten Mikroadressenregister während der Programmverarbeitung auf Basis von aus dem zweiten Mikroadressenregister ausgelesenen Mikroadresseninformationen eingeschrieben werden.
Mit dieser Konstruktion werden während des Betriebs des oben erwähnten zweiten Mikroadressenregisters die als anfänglicher Wert aus dem Abbildungs-PLA ausgelesenen Mikroadresseninformationen im voraus in die ersten Mikroadressenregister eingeschrieben, wodurch, wenn eine Datentransferanforderung empfangen wird, der uROM unmittelbar auf Basis der vorher eingeschriebenen Mikroadresseninformationen betrieben wird und so eine Datentransfer-Startverarbeitung mit hoher Geschwindigkeit ohne einen toten Zyklus durchgeführt werden kann.
Besondere Ausführungsformen einer Datentransfer-Steuervorrichtung mit direktem Speicherzugriff gemäß dieser Erfindung werden nun beschrieben und mit dem Stand der Technik verglichen, unter Bezugnahme auf die beigeschlossenen Zeichnungen, in denen:
Fig.1 eine Ansicht ist, die das allgemeine Konzept eines bekannten DMA-Datentransfers erläutert;
Fig.2 einen den DMA-Kontroller erläuternde Ansicht ist;
Fig.3 ein Blockbild ist, das ein Beispiel einer DMA- Datentransfer-Steuervorrichtung zeigt;
Fig.4 eine Ansicht ist, die ein Beispiel der Betriebszeitsteuerung der Vorrichtung von Fig.3 zeigt;
Fig.5 eine Ansicht ist, die ein weiteres Beispiel der Betriebszeitsteuerung der Vorrichtung von Fig.3 zeigt;
Fig.6 ein Blockbild ist, das ein weiteres Beispiel einer DMA-Datentransfer-Steuervorrichtung zeigt;
Fig.7 ein Blockbild ist, das eine DMA-Datentransfer- Steuervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt;
Fig.8 ein Schaltbild ist, das die interne Konstruktion der in Fig.7 gezeigten Mikroadressenregister veranschaulicht;
Fig.9 eine Ansicht ist, die die Betriebszeitsteuerung der Vorrichtung von Fig.7 zeigt (im Fall keines Busfehlers);
Fig.10 eine Ansicht ist, die die Betriebszeitsteuerung der Vorrichtung von Fig.7 zeigt (im Fall eines Busfehlers);
Fig.11 ein Schaltbild ist, das einen Teil der Konstruktion der in Fig.7 gezeigten Mikroadressenregister- Steuereinheit veranschaulicht;
Fig.12 ein Schaltbild ist, das die Konstruktion des anderen Teils der in Fig.7 gezeigten Mikroadressenregister- Steuereinheit veranschaulicht;
Fig.13 ein Blockbild ist, das ein Beispiel einer DMA- Datentransfer-Steuervorrichtung mit einem Startverarbeitungs-Ausführungsteil zeigt;
Fig.14 eine Zeittabelle ist, die den Betrieb der Vorrichtung von Fig.13 zeigt;
Fig.15 ein Blockbild ist, das eine DMA-Datentransfer- Steuervorrichtung gemäß einer weiteren Ausführungsform der vorliegenden Erfindung mit dem oben erwähnten Startverarbeitungs-Ausführungsteil zeigt;
Fig.16 eine schematische strukturelle Ansicht des in Fig.15 gezeigten Auswahlbedingung-PLA ist; und
Fig.17 eine schematische strukturelle Ansicht des in Fig.15 gezeigten Abbildungs-PLA ist.
Zur weiteren Erklärung des technischen Hintergrunds der vorliegenden Erfindung wird zuerst eine bekannte DMA- Datentransfer-Steuervorrichtung erläutert.
Fig.1 ist eine Ansicht, die das allgemeine Konzept eines Datentransfers erläutert; eine CPU, eine I/O-Einheit (beispielsweise IO1), ein Speicher (beispielsweise M1 und M2), ein DMA-Kontroller (DMAC), etc., sind gemeinsam durch Adressenbusse, Datenbusse und Busse für Steuersignale (beispielsweise Lese/Schreibsignalbusse) verbunden, um ein Mikrocomputersystem zu bilden. Wenn ein DMA-Transfer durchgeführt wird, übernimmt der oben erwähnte DMA-Kontroller die oben genannten Busse von der CPU. In Übereinstimmung mit im voraus von der CPU in den DMA-Kontroller geschriebenen Befehlen steuert der DMA-Kontroller den Datentransfer zwischen den Speichern (beispielsweise zwischen M1 und M2) oder zwischen dem Speicher und der I/O-Einheit (beispielsweise von IO1 zu M1 oder von M1 zu IO1). Zur Durchführung eines derartigen Betriebs sendet der DMA-Kontroller ein Halteanforderungssignal HOLD zur CPU aus, durch das der Betrieb der CPU vorübergehend ausgesetzt wird und die CPU den Zugriff an die Busse übergibt. Ein Haltequittungssignal HOLD ACK wird von der CPU an den DMA-Kontroller zurückgesendet. Es ist zu beachten, daß, bevor das oben erwähnte Halteanforderungssignal gesendet wird, vorherbestimmte Befehle von der CPU im DMA-Kontroller im voraus registriert werden, dann das Halteanforderungssignal auf Basis der Startinstruktionen von der CPU ausgesendet wird. Das heißt, beispielsweise werden im Fall eines Datentransfers zwischen Speichern die Adressen der Quelle und des Ziels, die Menge an Transferdaten (Byteinformationen), etc., registriert, und der Datentransfer wird zwischen den Speichern durch den DMA-Kontroller durchgeführt, bis die Menge an Transferdaten Null wird. Ferner wird im Fall eines Datentransfers zwischen der I/O-Einheit und dem Speicher beispielsweise ein Transferanforderungssignal REQ von der vorherbestimmten I/O-Einheit zum DMA-Kontroller ausgesendet, wird ein Transferanforderungs-Quittungssignal REQ ACK vom DMA-Kontroller zurückgesendet, wird die Adresse des Ziels bezeichnet, und wird der Datentransfer von der I/O-Einheit zum vorherbestimmten Speicher durchgeführt.
In diesem Zusammenhang ist es vorgesehen, die Mikroprogrammsteuerung beim DMA-Kontroller zu verwenden. Fig.2 ist eine schematische Ansicht, die die interne Konstruktion des bekannten DMA-Kontrollers (DMAC) zeigt, bei dem die Mikroprogrammsteuerung verwendet wird, welcher Kontroller aus einem Anforderungs-Handler R, Daten-Handler D und einer u (Mikro)-Einheit M bestehen kann. Wenn beispielsweise ein Transferanforderungssignal REQ von der I/O-Einheit (oder ein Auto-Anforderungssignal, das automatisch auf Basis einer Startinstruktion von der CPU bei einem Datentransfer zwischen Speichern erzeugt wird) empfangen wird, sendet der Anforderungs-Handler R ein vorherbestimmtes Datentransfer- Programmverarbeitungs-Anforderungssignal TREQ zum Daten- Handler D und der Mikroeinheit M aus. Die Mikroeinheit M enthält einen Mikrodatenfolgesteuerer, der ein Steuersignal zum Steuern des Daten-Handlers D und des Anforderungs- Handlers R ausgibt, eine arithmetische und logische Einheit (ALU) zum Berechnen von Transferadressen, einen Zähler zum Zählen der Zahl von Transferbytes, verschiedene Arten von Steuerregistern, eine Fehlerverarbeitungsschaltung, etc. Die Mikroeinheit M sendet auf Basis des Transferanforderungssignals TREQ ein Steuersignal zum Daten-Handler D und Anforderungs-Handler R für den vorherbestimmten Datentransfer. Dadurch wird der vorherbestimmte Datentransfer (beispielsweise aufeinanderfolgendes Lesen vorherbestimmter Datenbytes aus den vorherbestimmten Adressen des Speichers M1 und aufeinanderfolgendes Schreiben der Daten in die vorherbestimmten Adressen des Speichers M2) durch den Daten- Handler D, Datenbusse, Adressenbusse, etc., durchgeführt. Es ist zu beachten, daß in Fig.2 BERR ein nachstehend beschriebenes Busfehlersignal ist, das von außen durch den Daten-Handler D zur Mikroeinheit M gesendet wird.
Wie nachstehend beschrieben wird, zeigt die DMA-Datentransfer-Steuervorrichtung der vorliegenden Erfindung eine Verbesserung eines Teils der oben erwähnten Mikroeinheit, die als Steuereinheit zum Steuern des Datentransfers durch den DMA-Kontroller wirkt. Fig.3 veranschaulicht die Konstruktion des entsprechenden Teils der bekannten Mikroeinheit, wie in Fig.2 gezeigt.
Das heißt, in Fig.3 bezeichnet R den Anforderungs-Handler. Die anderen Teile (das heißt die Mikroadressenregister-Steuereinheit 1, die Mikroadressenregister 40 bis 43 entsprechend dem Kanal 0 bis Kanal 3, der Selektor 5, das inkrementale Element 6, der Mikrofestwertspeicher (uROM) 7 und das Register 8) bilden den oben erwähnten Teil der Mikroeinheit M. Das heißt, was die oben genannte Fig.3 zeigt, ist eine 4-Kanal-DMA-Datentransfer-Steuervorrichtung. Transferanforderungssignale REQ0 bis REQ3 werden von vier Sätzen von I/O-Einheiten in den Anforderungs-Handler R eingegeben. In Übereinstimmung mit der Eingabe der Transferanforderungssignale wird ein vorherbestimmtes Kanal anzeigesignal CH vom Anforderungs-Handler R in die Mikroadressenregister eingegeben, und ein Transferprogrammverarbeitungs-Anforderungssignal TREQ wird in die Mikroadressenregister-Steuereinheit 1 eingegeben. Lese- und Schreibsignale R/W werden von der Mikroadressenregister-Steuereinheit 1 dem Mikroadressenregister des bezeichneten Kanals (beispielsweise 41) zugeführt. Mikroadresseninformationen für den Datentransfer für jeden Kanal werden in den Mikroadressenregistern 40 bis 43 für jeden Kanal gespeichert. Der anfängliche Wert der Mikroadresseninformationen wird in jedes Mikroadressenregister durch Mittel, wie beispielsweise in Fig. 13 gezeigt, die nachstehend beschrieben werden, eingeschrieben. Als nächstes werden, wenn die in einem vorherbestimmten Mikroadressenregister gespeicherten Mikroadresseninformationen ausgelesen werden, die ausgelesenen Mikroadresseninformationen durch den Selektor 5 in den uROM (ROM, in dem das nachstehend erwähnte Mikroprogramm gespeichert ist) 7 eingegeben. Auch wird unter Verwendung des inkrementalen Elements 6 der Inhalt der Mikroadresseninformationen inkrementiert und wiederum in das Mikroadressenregister (beispielsweise 41) des entsprechenden Kanals eingeschrieben. Dadurch wird die in der entsprechenden Adresse gespeicherte Mikroinstruktion aus dem uROM 7 ausgelesen, dann wird die ausgelesene Mikroinstruktion in das Register 8 aufgenommen, und ein Steuersignal für den Datentransfer für den entsprechenden Kanal wird aus dem Register 8 beispielsweise zum oben erwähnten Daten-Handler 8 ausgegeben. Es ist zu beachten, daß die Mikroadressenregister-Steuereinheit 1 als Eingabe auch das oben genannte Busfehlersignal BERR empfängt.
Fig.4 ist eine Zeittabelle zur Erläuterung des Betriebs der Vorrichtung von Fig.3. Wenn der Takt φ1 ein Hochpegel ist, wird der uROM 7 vorgeladen. Wenn der Takt φ1 ein Niederpegel wird, wird der uROM 7 entladen. Fig.4 zeigt den Fall von drei Zyklen (T1 bis T3) von externen Transferzyklen in bezug auf einen vorherbestimmten Kanal. MD bezeichnet eine Ausgabe (Mikroinstruktionen), die mit jedem Zyklus aus dem uROM 7 ausgelesen wird. MA bezeichnet die Mikroadresseninformationen, die aus dem Mikroadressenregister (beispielsweise 41) mit jedem Zyklus ausgelesen werden. Das heißt, in Fig.4 ist beispielsweise T1D eine Mikroinstruktion zum Ausführen eines externen Transferzyklus T1 für einen vorherbestimmten Kanal, und ist T1A eine Mikroadresseninformation, die vom Mikroadressenregister (beispielsweise 41) dem uROM 7 zugeführt wird, um zu bewirken, daß die Mikroinstruktion T1D aus dem uROM 7 ausgegeben wird. Es ist zu beachten, daß der Takt φ2 die Zeitsteuerung zeigt, durch die die aus dem uROM 7 ausgelesene Ausgabe in das Register 8 aufgenommen wird.
Hier wird in der in Fig.3 gezeigten DMA-Datentransfer- Steuervorrichtung, wie in Fig.4 dargestellt, nachdem die Mikroprogrammverarbeitung für einen Kanal, beispielsweise Kanal 1, abgeschlossen ist, die Verarbeitung zum Empfangen des Transferprogrammverarbeitungs-Anforderungssignals TREQ für einen anderen Kanal (in Fig.4 Transferanforderungssignal für Kanal 0) fortgesetzt. Das heißt, in Fig.4 wird das oben erwähnte Transferanforderungssignal TREQ im abschließenden Zyklus der Transferzyklen des Kanals 1 ausgegeben (in diesem Fall im T3-Zyklus) (das heißt, nachdem der Datentransfer des Kanals 1 korrekt ausgeführt wurde). Dadurch wird das Kanalanzeigesignal CH von Kanal 1 zu Kanal 0 geändert.
Wenn ein Transferanforderungssignal TREQ zu dieser Zeitsteuerung ausgegeben wird, tritt ein toter Zyklus entsprechend einem Zyklus (als DEAD in Fig.4 gezeigt) zwischen dem externen Transferzyklus vor dem Wechsel (hier dem Transferzyklus von Kanal 1) und dem externen Transferzyklus nach dem Wechsel (hier dem Transferzyklus von Kanal 0) ein.
Das heißt, eine vorherbestimmte Mikroadresseninformation (beispielsweise T1A), die aus einem vorherbestimmten Mikroadressenregister (beispielsweise 41) ausgelesen wird, wird dem uROM 7 zugeführt, dann wird während des Entladungsperiode des uROM 7 eine Mikroinstruktion (beispielsweise T1D) entsprechend der Mikroadresseninformation (beispielsweise T1A) aus dem uROM 7 ausgegeben; so besteht, wie in Fig.4 gezeigt, eine Abweichung von einem Zyklus zwischen der Zeitsteuerung, durch die die Mikroadresseninformation (beispielsweise T1A) aus dem entsprechenden Mikroadressenregister ausgelesen wird, und der Zeitsteuerung des externen Transferzyklus T1, der entsprechend derselben ausgeführt wird. Daher wird ein toter Zyklus entsprechend einem Zyklus erzeugt, um vom Transferzyklus des Kanals 1 in den Transferzyklus des nächsten Kanals (in diesem Fall Kanal 0) einzutreten, das heißt, den Kanalübergang durchzuführen, auf Grund des Empfangs des Transferanforderungssignals TREQ, und dies verzögert den Betrieb der Vorrichtung entsprechend.
Zur Eliminierung des obigen Problems ist es vorgesehen, das oben erwähnte Transferanforderungssignal TREQ zur Mikroeinheit M vor dem Ende der Mikroprogrammverarbeitung des Kanals 1 zu senden, das heißt im T2-Zyklus, wie in Fig.5 gezeigt, um im voraus den nächsten Transfer in der Mikroeinheit vorzubereiten.
Wird das Transferanforderungssignal TREQ zu dieser Zeitsteuerung ausgegeben, sogar wenn ein Busfehler während des Datentransfers des Kanals 1 auftritt, und so ein Busfehlersignal BERR von außen gesendet wird (wobei das Busfehlersignal BERR im abschließenden Transferzyklus T3 des oben erwähnten Kanals 1 gesendet wird), ist jedoch der Kanal für den nächsten Datentransfer (das heißt der Kanal 0) durch die Ausgabe des Transferanforderungssignals TREQ davor (im oben genannten T2-Zyklus) bereits geschaltet. Folglich kommt es zur fehlerhaften Beurteilung, daß der oben erwähnte Busfehler im Datentransfer des oben angegebenen Kanals 0 nach dem Wechsel aufgetreten sei. Das heißt, im Fall einer zur in Fig.5 gezeigten Zeitsteuerung erfolgten Transferprogramm-Verarbeitungsanforderung besteht das Problem, daß, trotzdem der Busfehler im Datentransfer des Kanals 1 aufgetreten ist, das Schalten des oben erwähnten Kanals 0 vor der Detektierung hiervon zur Zerstörung der Mikroadresseninformationen des Mikroadressenregisters des Kanals 0 auf Grund der fehlerhaften Beurteilung führt (das heißt, die Informationen des Mikroadressenregisters des Kanals 0 wird zu den Mikroadresseninformationen für die Busfehlerverarbeitung zurückgeschrieben). Daher ist es mit der in Fig.3 gezeigten Vorrichtung unmöglich, ein Transferprogrammverarbeitungs-Anforderungssignal TREQ zur in Fig.5 gezeigten Zeitsteuerung auszugeben.
Als anderes Mittel zur Eliminierung des oben erwähnten Problems im Fall einer Ausgabe eines Transferanforderungssignals TREQ zur in Fig.4 gezeigten Zeitsteuerung, wie in Fig.6 dargestellt, ist es beabsichtigt, Register 40 bis 43 und 80 bis 83 entsprechend den Kanälen als Mikroadressenregister und Mikrodatenregister (entsprechend dem Register 8 in Fig.3) vorzusehen und unmittelbar bei der Übertragung eines Transferanforderungssignals TREQ zur Mikroeinheit das Mikroadressenregister und das Mikrodatenregister zu den Registern für den nächsten Kanal zu wechseln (Japanische ungeprüfte Patentveröffentlichung (Kokai) Nr.59-100956). In diesem Fall ist ein Wechsel der Mikrodatenregister einfach durch Wechseln der Kanäle möglich, so daß kein toter Zyklus wie in Fig.4 gezeigt besteht, wenn die aus dem uROM ausgegebenen Mikroinstruktionen jedoch eine lange Bitlänge (beispielsweise 70 bis 80 Bits) aufweisen, würde das Vorsehen einer Anzahl von Mikrodatenregistern entsprechend der Vielzahl von Kanälen, wie oben erwähnt, zu einer Erhöhung des physikalischen Ausmaßes oder der Abmessungen führen und daher hinsichtlich der Kosten und Integrationsdichte nachteilig sein.
Die vorliegende Erfindung wurde zur Eliminierung der oben erwähnten Probleme, die eine Busfehlerverarbeitung begleiten, gemacht.
Fig. 7 zeigt eine DMA-Datentransfer-Steuervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung. Hier liegt der Hauptunterschied zur in Fig.3 gezeigten Vorrichtung im Hinzufügen eines operationalen Mikroadressenregisters 45 als Mikroadressenregister zur Durchführung einer Programmverarbeitung ausschließlich für Betriebsarten (Programmverarbeitung, die von der oben erwähnten Datentransfer-Programmverarbeitung verschieden ist). Wenn ein Busfehlersignal BERR oder ein anderes Ausnahmesignal in die Mikroadressenregister-Steuereinheit 1 eingegeben wird, werden die Lese- und Schreibbetriebe im operationalen Mikroadressenregister 45 durch die aus der Mikroadressenregister-Steuereinheit 1 ausgegebenen Signale OPR und OPW gesteuert. Das heißt, die Signale OPR und OPW werden nicht erzeugt, während die Datentransfer-Programmverarbeitung ausgeführt wird, sondern werden ausgegeben, wenn eine Busfehlerverarbeitung oder andere operationale Programmverarbeitung ausgeführt wird, und steuern das oben erwähnte operationale Mikroadressenregister 45. Andererseits werden, während die Datentransfer-Programmverarbeitung ausgeführt wird, die Lesesignale uARR0 bis uARR3 und die Schreibsignale uARW0 bis uARW3 für die Mikroadressenregister 40 bis 43 entsprechend dem vorherbestimmten Kanal aus der Mikroadressenregister-Steuereinheit 1 in Übereinstimmung mit dem Kanalanzeigesignal CH und dem Transferprogrammverarbeitungs-Anforderungssignal TREQ ausgegeben, die vom Anforderungs-Handler H in die Mikroadressenregister- Steuereinheit 1 eingegeben werden. Es ist zu beachten, daß MAPA und MAPW, in Fig.7 gezeigt, die Mikroadresseninformation, die in die Mikroadressenregister 40 bis 43 als anfänglicher Wert geschrieben wird, bzw. die Schreibinstruktion für die Mikroadresseninformation MAPA sind.
Fig.8 ist ein Schaltbild, das die interne Konstruktion der in Fig.7 gezeigten Mikroadressenregister veranschaulicht. Die für jeden Kanal vorgesehenen Mikroadressenregister 40 bis 43 bestehen aus UND-Gates 401 bis 431, Transistoren 402 bis 432, Verriegelungsschaltungen 403 bis 433 und Transistoren 404 bis 434. Das oben erwähnte operationale Mikroadressenregister 45 besteht aus dem UND-Gate 451, dem Transistor 452, der Verriegelungsschaltung 453 und dem Transistor 454. Die für jeden Kanal vorgesehenen Mikroadressenregister sind mit einem UND-Gate 461 und Transistoren 405 bis 435 zum Schreiben der anfänglichen Mikroadresseninformation MAPA in die Verriegelungsschaltungen 403 bis 433 in Übereinstimmung mit der oben erwähnten Schreibinstruktion MAPW versehen. Es ist zu beachten, daß in Fig.8 Mikroadressenregister für die Kanäle im Wert von nur einem Bit gezeigt sind, die Konstruktion jedoch tatsächlich derart ist, daß ein Schreiben und Lesen einer vorherbestimmten Zahl von Bits von Mikroadresseninformationen für jeden Kanal ermöglicht wird.
Daher wird, wenn das Schreibsignal uARW0 für das Datentransfer-Mikroadressenregister 40 entsprechend dem Kanal 0 beispielsweise zu der Zeit ein Hochpegel wird, zu der das oben erwähnte Taktsignal φ1 ein Hochpegel ist, der Transistor 402 durch das UND-Gate 401 eingeschaltet, und werden vorherbestimmte Mikroadresseninformationen in die Verriegelungsschaltung 403 von der Seite des inkrementalen Elements 6 eingeschrieben. Andererseits wird, wenn das Lesesignal uARR0 für das Mikroadressenregister 40 ein Hochpegel wird, der Transistor 404 eingeschaltet, und werden die in der Verriegelungsschaltung 403 gespeicherten Mikroadresseninformationen ausgelesen. Auf die gleiche Weise wird, wenn das Schreibsignal OPW für das operationale Mikroadressenregister 45 zu der Zeit ein Hochpegel wird, zu der das oben erwähnte Taktsignal φ1 ein Hochpegel ist, der Transistor 452 durch das UND-Gate 451 eingeschaltet, und werden vorherbestimmte Mikroadresseninformationen in die Verriegelungsschaltung 453 von der Seite des inkrementalen Elements 6 eingeschrieben. Andererseits wird, wenn das Lesesignal OPR für das Mikroadressenregister 45 ein Hochpegel wird, der Transistor 454 eingeschaltet, und werden die in der Verriegelungsschaltung 453 gespeicherten Mikroadresseninformationen ausgelesen.
Ferner werden, wenn die oben erwähnte Schreibinstruktion MAPW zu der Zeit ein Hochpegel wird, zu der das Taktsignal φ2 ein Hochpegel ist, die oben genannten Transistoren 405 bis 435 durch das UND-Gate 461 eingeschaltet, und wird die Mikroadresseninformation MAPA als anfänglicher Wert in die Verriegelungsschaltungen 403 bis 433 eingeschrieben. Auf diese Weise sind die Mikroadressenregister 40 bis 43 für die Datentransfer-Programmverarbeitung mit einem Leitweg zum Schreiben der Mikroadresseninformationen MAPA als anfänglichen Wert und einem Leitweg zum Schreiben der durch das inkrementale Element inkrementierten Mikroadresseninformation versehen.
Fig.9 ist eine Zeittabelle, die den Betrieb der in Fig.7 gezeigten Vorrichtung in dem Fall erläutert, in dem kein Busfehler aufgetreten ist. Wenn das Taktsignal φ1 ein Hochpegel ist, wird der uROM 7 vorgeladen (siehe uROM(P)). Wenn das Taktsignal φ1 ein Niederpegel ist, wird der uROM 7 entladen (siehe uROM(D)). Das Transferprogrammverarbeitungs-Anforderungsignal TREQ wird im T2-Zyklus auf die gleiche Weise wie zur in Fig.5 gezeigten Zeitsteuerung gesendet, wodurch ein Kanalübergang (Wechsel von Kanal 1 zu Kanal 0) durchgeführt wird. TEN ist ein Transferfreigabesignal, das ein Hochpegel wird, wenn ein Transferprogrammverarbeitungs-Anforderungsignal TREQ empfangen wird. Interne Transferverarbeitung wird durchgeführt, während das Signal TEN ein Hochpegel ist. Das Lesesignal für das Mikroadressenregister (beispielsweise uARR1) wird ausgegeben, beginnend wenn das Taktsignal φ1 ein Hochpegel ist. Wenn das Taktsignal φ1 ein Niederpegel ist, wird der Lesebetrieb durchgeführt. Die auf diese Weise ausgelesenen Mikroadresseninformationen werden wie oben erwähnt inkrementiert, das Schreibsignal für das Mikroadressenregister (beispielsweise uARW1) wird ein Hochpegel zur Zeitsteuerung, zu der das Taktsignal φ2 ein Hochpegel wird, dann wird der Schreibbetrieb durch das oben erwähnte UND-Gate (beispielsweise 411) durchgeführt, wenn das Taktsignal φ1 ein Hochpegel wird. In diesem Fall wird das Transferprogrammverarbeitungs-Anforderungssignal TREQ im T2-Zyklus in den Transferzyklen des Kanals 1 ausgesendet, wie oben angegeben; so wird die Transferprogrammverarbeitung des Kanals 0 unmittelbar nach der Beendigung der Transferprogrammverarbeitung des Kanals 1 ohne einen toten Zyklus gestartet.
Auf diese Weise werden sogar während des Kanalübergangs die Mikroadresseninformationen T1A und T3A, die aus den für jeden Kanal vorgesehenen Mikroadressenregistern ausgegeben werden, und die Mikroinstruktionen T1D bis T3D, die aus dem uROM in Übereinstimmung mit denselben ausgegeben werden, aufeinanderfolgend ohne einen toten Zyklus ausgegeben, wodurch beispielsweise die Transferzyklen des Kanals 0 unmittelbar nach dem Ende der Transferzyklen von beispielsweise Kanal 1 ohne einen toten Zyklus gestartet werden.
Fig.10 ist eine Zeittabelle, die den Betrieb der in Fig.7 gezeigten Vorrichtung in dem Fall zeigt, in dem ein Busfehler aufgetreten ist. Der Unterschied zur Zeittabelle von Fig.9 liegt in der Tatsache, daß das Busfehlersignal BERR, das das Auftreten eines Busfehlers während der Transferverarbeitung des Kanals 1 zeigt, im abschließenden Transferzyklus des Kanals 1 (T3-Zyklus) ein Hochpegel wird, wodurch das Transferfreigabesignal TEN vom hohen Pegel zum niedrigen Pegel wechselt, und es so zu einem Wechsel von der Ausführung der Datentransfer-Programmverarbeitung zur Ausführung der operationalen Programmverarbeitung (Busfehlerverarbeitung, Startverarbeitung und einer anderen Programmverarbeitung, die von der Datentransfer-Programmverarbeitung verschieden ist) kommt. Folglich werden nach dem Ende der Transferprogrammverarbeitung des Kanals 1 das Lesesignal OPR und ferner das Schreibsignal OPW für das operationale Mikroadressenregister 45 Hochpegel, und die Programmverarbeitung wird durchgeführt, um den obigen Busfehler zu bearbeiten.
In diesem Fall, wie in Fig.10 gezeigt, kommt es, nachdem die Mikroadresseninformationen T1A bis T3A zum Ausführen der Transferverarbeitung für den Kanal 1 als Ausgabe MA aus dem Mikroadressenregister ausgegeben werden, zu einem toten Zyklus entsprechend einem Zyklus (durch DEAD in der Figur gezeigt). Dann werden zur Zeit, in der das Lesesignal OPR ein Hochpegel wird, die operationalen (beispielsweise Busfehlerverarbeitungs-) Mikroadresseninformationen OP1A, OP2A, ... aufeinanderfolgend aus dem Mikroadressenregister 45 bis zum Ende der operationalen Programmverarbeitung ausgegeben.
Als aus dem uROM 7 demgemäß aus gegebene Mikroinstruktionen MD werden die Mikroinstruktionen T1D bis T3D zur Ausführung der Transferverarbeitung des Kanals 1 ausgegeben, dann wird ein Nicht-Betriebs Zustand durch einen Zyklus eingegeben (durch NOP in der Figur gezeigt). Als nächstes werden die Mikroadresseninstruktionen OP1A, OP2A, ... zur Ausführung der operationalen Programmverarbeitung (hier Busfehlerverarbeitung) aufeinanderfolgend aus dem uROM bis zum Ende der operationalen Programmverarbeitung ausgegeben.
Auf diese Weise kommt es, sogar wenn ein Busfehlersignal BERR im abschließenden Transferzyklus des Kanals 1 gesendet wird, zu keiner Zerstörung der Inhalte des Mikroadressenregisters des Kanals 0 auf Grund des Wechsels von der Datentransfer-Programmverarbeitung zur operationalen Programmverarbeitung (in diesem Fall Busfehlerverarbeitung).
Fig.11 ist ein Schaltbild, das in der in Fig.7 dargestellten Mikroadressenregister-Steuereinheit 1 die detaillierte Konstruktion des Teils zur Ausgabe der Lesesignale uARR0 bis uARR3 und der Schreibsignale uARW0 bis uARW3 für die für jeden Kanal vorgesehenen Datentransfer-Mikroadressenregister 40 bis 43, der Transferfreigabesignale TEN und des Lesesignals OPR für das operationale Mikroadressenregister 45 zeigt. Ferner ist Fig.12 ein Schaltbild, das in der in Fig. 7 dargestellten Mikroadressenregister-Steuereinheit 1 die detaillierte Konstruktion des Teils zur Ausgabe des Schreibsignals OPW für das operationale Mikroadressenregister 45 zeigt.
In Fig.11 und Fig.12 sind A1 bis A12 UND-Gates, B1 bis B5 ODER-Gates und I1 bis I9 Inverter, von denen der Inverter 14 arbeitet, wenn das Taktsignal φ1 ein Hochpegel ist, und in einen Schwebezustand eintritt, während es ein Niederpegel ist. In der vorliegenden Ausführungsform arbeitet jedoch der Inverter als dynamische Verriegelung durch Verkürzen der Periode des Taktsignals φ1 und hält den früheren Pegel aufrecht, bis das nächste Taktsignal φ1 eingegeben wird. Ferner arbeiten die Inverter I1, I5 und I8, wenn das Taktsignal φ2 ein Hochpegel ist, und treten in einen Schwebezustand ein, während es ein Niederpegel ist. In der vorliegenden Ausführungsform arbeiten diese jedoch auf die gleiche Weise wie oben als dynamische Verriegelungen und halten die früheren Pegel aufrecht, bis das nächste Taktsignal φ2 eingegeben wird. FF1 bis FF4 sind RS-Flip-Flops, von denen FF1 bis FF3 RS-Flip-Flops vom Rücksetzprioritäts- Typ sind (das heißt, wenn die Setzeingabe S und die Rücksetzeingabe R beide 0 sind, die früheren Daten halten, wenn die Setzeingabe S 1 ist und die Rücksetzeingabe R 0 ist, in den Setzzustand eintreten (das heißt Q = 1), und wenn die Setzeingabe S 0 ist und die Rücksetzeingabe R 1 ist, und wenn die Setzeingabe S und die Rücksetzeingabe R beide 1 sind, in den Rücksetzzustand eintreten (das heißt Q = 0).
Von den in die in Fig.11 gezeigte Schaltung eingegebenen Signalen ist T1D ein Transferverarbeitungsende-Anforderungssignal und EXP ein Ausnahmesignal, wobei das oben erwähnte Busfehlersignal darin enthalten ist. Ferner ist IBR ein internes Datenbusverwendungs-Anforderungssignal, WAIT ein Warte-Anforderungssignal, und CH0 bis CH3 sind Anzeigesignale für die Kanäle 0 bis 3, wobei die Potentiale der Signale CHO bis CH3 im aktiven Zustand Niederpegel sind. Ferner ist von den in die in Fig.12 gezeigte Schaltung eingegebenen Signalen OREQ ein operationales Verarbeitungsanforderungssignal und uEND ein operationales Verarbeitungsende-Anforderungssignal.
Dadurch wird, falls das obige Ausnahmesignal EXP ein Niederpegel ist, wenn das Taktsignal φ1 und das Transferanforderungssignal TREQ Hochpegel werden, das Flip-Flop FF1 gesetzt, und wird das Transferfreigabesignal TEN ein Hochpegel. Durch die Bezeichnung eines vorherbestimmten Kanals (beispielsweise wenn CHO ein Niederpegel wird) wird das Lesesignal uARR0 für das Mikroadressenregister 40 entsprechend dem Kanal 0 ein Hochpegel. Ferner wird, wenn das nächste Taktsignal φ2 ein Hochpegel ist, das Flip-Flop FF2 gesetzt, und wird das Schreibsignal uARW0 für das Mikroadressenregister 40 ein Hochpegel.
Andererseits werden, wenn das oben erwähnte Ausnahmesignal EXP ein Hochpegel wird (beispielsweise wenn ein Busfehler, etc., auftritt), die oben genannten Flip-Flops FF1 und FF2 zurückgesetzt, und werden die Lesesignale uARR0 bis uARR3 und die Schreibsignale uARW0 bis uARW3 der Mikroadressenregister entsprechend jedem Kanal ein Niederpegel, während das Schreibsignal OPR für das operationale Mikroadressenregister 45 ein Hochpegel wird. Ferner wird in der in Fig.12 gezeigten Schaltung, wenn das oben erwähnte Ausnahmesignal EXP ein Hochpegel wird, das Schreibsignal OPW für das operationale Mikroadressenregister 45 durch das aufeinanderfolgende Setzen der Flip-Flops FF3 und FF4 ein Hochpegel.
Auf diese Weise kommt es gemäß der vorliegenden Erfindung, sogar wenn ein Busfehlersignal oder dgl. gesendet wird, nachdem ein Datentransferkanal umgeschaltet wird, zu keiner Zerstörung der Inhalte des Mikroadressenregisters entsprechend einem Kanal, zu dem gewechselt wurde, es besteht keine so große Erhöhung des physikalischen Ausmaßes, und ein Kanalübergang ist ohne einen toten Zyklus möglich.
Ferner ist es in der vorliegenden Erfindung möglich, das operationale Mikroadressenregister, welches zur Eliminierung der eine Busfehlerverarbeitung begleitenden Probleme vorgesehen ist, zu verwenden, um eine Startverarbeitung des Datentransfers mit hoher Geschwindigkeit für die Kanäle ohne einen toten Zyklus zu erzielen.
Fig.13 veranschaulicht die Konstruktion des Teils der bekannten Mikroeinheit, wie in Fig.2 gezeigt, mit dem Teil zur Ausführung der Startverarbeitung.
In Fig.13 bezeichnet R den Anforderungs-Handler. Die anderen Teile (das heißt, die Mikroadressenregister-Steuereinheit 1, das abbildungsprogrammierbare logische Array (Abbildungs-PLA) 2, das Auswahlbedingung-programmierbare logische Array (Auswahlbedingung-PLA) 3, die Mikroadressenregister 40 bis 43 für Kanal 0 bis Kanal 3, der Selektor 5, das inkrementale Element 6, der Mikrofestwertspeicher (uROM) 7 und das Register 8) bilden den oben erwähnten Teil der Mikroeinheit M. Das heißt, was die oben genannte Fig.13 zeigt, wie Fig.3, ist eine 4-Kanal-DMA-Datentransfer-Steuervorrichtung. Transferanforderungssignale REQ0 bis REQ3 werden von vier Sätzen von I/O-Einheiten beispielsweise in den Anforderungs-Handler R eingegeben. In Übereinstimmung mit der Eingabe der Transferanforderungssignale wird ein vorherbestimmtes Kanalanzeigesignal CH vom Anforderungs- Handler R in die Mikroadressenregister eingegeben, und wird ein Transferprogrammverarbeitungs-Anforderungssignal TREQ in die Mikroadressenregister-Steuereinheit 1 eingegeben. Lese- und Schreibsignale R/W werden von der Mikroadressenregister-Steuereinheit 1 dem Mikroadressenregister des bezeichneten Kanals (beispielsweise 40) zugeführt. Dadurch wird, wenn die in einem vorherbestimmten Mikroadressenregister gespeicherte Mikroadresseninformation ausgelesen wird, die ausgelesene Mikroadresseninformation durch den Selektor 5 in den uROM 7 eingegeben. Unter Verwendung des inkrementalen Elements 6 wird der Inhalt der ausgelesenen Mikroadresseninformation inkrementiert und wiederum in das Mikroadressenregister (beispielsweise 40) des entsprechenden Kanals eingeschrieben. Dadurch wird die in der entsprechenden Adresse des uROM 7 gespeicherte Mikroinstruktion ausgelesen, dann wird die Mikroinstruktion in das Register 8 aufgenommen, und ein Steuersignal für den Datentransfer für den entsprechenden Kanal wird aus dem Register 8 beispielsweise zum oben erwähnten Daten-Handler D ausgegeben.
Der Selektor 5 empfängt als Eingabe nicht nur die aus den oben erwähnten Mikroadressenregistern 40 bis 43 ausgelesenen Informationen, sondern auch beispielsweise aus dem Abbildungs-PLA 2, etc., ausgelesene Mikroadresseninformationen. In Übereinstimmung mit dem vom Auswahlbedingung-PLA 3 zugeführten Auswahlsignal werden eben vorherbestimmte Mikroadresseninformationen selektiv durch den Selektor 5 in den uROM 7 eingegeben. Hier arbeitet das Abbildungs-PLA als sogenanntes "Sprungbrett" für den uROM, der gemäß in das Abbildungs-PLA eingegebenen Zuständen die Mikroadresseninformationen als anfänglichen Wert (z.B. die Startadresse, Sprungadresse, etc.) bezeichnet, mit dem der uROM operieren muß.
Fig.14 ist eine Zeittabelle, die die Startsequenz im Fall einer Startverarbeitung eines Mikroprogramms durch die in Fig.13 dargestellte Vorrichtung zeigt. Zuerst wird ein Datentransferverarbeitungs-Anforderungssignal TREQ aus dem Anforderungs-Handler R ausgegeben. Auf Basis des Anforderungssignals TREQ werden vorherbestimmte Mikroadresseninformationen aus dem Abbildungs-PLA 2 ausgelesen. Auf Basis der ausgelesenen Mikroadresseninformationen werden Daten (Mikroinstruktionen) aus dem uROM ausgelesen. Auf Basis der ausgelesenen Ausgabedaten des uROM wird die vorherbestimmte Datentransferverarbeitung durch den oben erwähnten Daten- Handler D gestartet. Es ist zu beachten, daß der uROM 7 vorgeladen ist, wenn das Taktsignal φ1 ein Hochpegel ist, und entladen wird, wenn das Taktsignal φ1 ein Niederpegel ist. Ferner werden das Abbildungs-PLA 2 und das Auswahlbedingung-PLA 3 vorgeladen, wenn das Taktsignal φ2 ein Hochpegel ist, und entladen, wenn das Taktsignal φ2 ein Niederpegel ist.
Auf diese Weise werden in der in Fig.13 gezeigten Vorrichtung die aus dem Abbildungs-PLA 2 ausgelesenen Mikroadresseninformationen direkt durch den Selektor 5 in den uROM 7 eingegeben; wie durch die Zeittabelle von Fig.14 gezeigt, dauert es so etwa zwei Zyklen (Zeit im Wert von zwei Takten), ab dem Zeitpunkt, zu dem das oben erwähnte Transferanforderungssignal TREQ in die Abbildungs-PLA 2 eingegeben wird, bis die oben erwähnte Transferprogrammverarbeitung startet. Dies gilt nicht nur, wenn das oben genannte Datentransferverarbeitungs-Anforderungssignal TREQ eingegeben wird, sondern es dauert etwa zwei Zyklen sogar in dem Fall, ab dem ein Anforderungssignal OREQ für eine Betriebsverarbeitung (beispielsweise Startverarbeitung, die ausgeführt wird, bevor die tatsächliche Datentransferverarbeitung durchgeführt wird, und eine andere Programmverarbeitung, die von der Datentransfer-Programmverarbeitung verschieden ist) vom Anforderungs-Handler R in das Abbildungs-PLA 2 eingegeben wird, bis zum Start der vorherbestimmten Betriebsverarbeitung (beispielsweise Startverarbeitung). Dies führt zu einer Abnahme der Startverarbeitungsgeschwindigkeit.
Die vorliegende Erfindung eliminiert auch die eine Startverarbeitung begleitenden Probleme.
Fig.15 zeigt eine DMA-Datentransfer-Steuervorrichtung gemäß einer weiteren Ausführungsform der vorliegenden Erfindung, um die obigen Probleme zu eliminieren. Mit der in Fig.7 gezeigten Ausführungsform gemeinsame Teile erhalten die gleichen Bezugszahlen und Symbole. Der Hauptunterschied zur in Fig.13 gezeigten Vorrichtung liegt im Vorsehen eines operationalen Mikroadressenregisters 45 als Mikroadressenregister zur Durchführung einer Programmverarbeitung ausschließlich für Betriebsarten (beispielsweise Startverarbeitung, Busfehlerverarbeitung und andere Programmverarbeitung, die von der Datentransfer-Programmverarbeitung verschieden ist), und während des Betriebs des operationalen Mikroadressenregisters 45 (beispielsweise während der Startverarbeitung) wird die Mikroadresseninformation MAPA als aus dem Abbildungs-PLA 2 ausgelesener Wert in die für jeden Kanal vorgesehenen Datentransfer-Mikroadressenregister 40 bis 43 eingeschrieben. Es ist zu beachten, daß in Fig.15 MAPW eine Schreibinstruktion ist, die vom uROM 7 durch das Register 8 den vorherbestimmten Mikroadressenregistern 40 bis 43 zugeführt wird. Die als anfänglicher Wert aus dem Abbildungs-PLA 2 ausgelesene Mikroadresseninformation MAPA wird so in die Datentransfer-Mikroadressenregister 40 bis 43 während des Betriebs des operationalen Mikroadressenregisters 45 eingeschrieben. Ferner wird eine Schreibinstruktion CODE der Mikroadresseninformation MAPA vom uROM 7 durch das Register 8 dem Abbildungs-PLA 2 zugeführt.
Es ist zu beachten, daß in der in Fig.15 gezeigten Vorrichtung, wenn die normale Datentransfer-Programmverarbeitung ausgeführt wird, in Übereinstimmung mit dem Kanalanzeigesignal CH und dem Transferanforderungssignal TREQ, die vom Anforderungs-Handler R in die Mikroadressenregister-Steuereinheit 1 eingegeben werden, Lesesignale uARR0 bis uARR3 und Schreibsignale uARW0 bis uARW3 von der Mikroadressenregister-Steuereinheit 1 dem Mikroadressenregister entsprechend dem vorherbestimmten Kanal zugeführt werden. Ferner werden, wenn ein Busfehlersignal BERR oder ein anderes Ausnahmesignal in die Mikroadressenregister- Steuereinheit 1 eingegeben wird, der Lese- und Schreibbetrieb für das operationale Mikroadressenregister 45 durch die Signale OPR und OPW gesteuert, die von der Mikroadressenregister-Steuereinheit 1 ausgegeben werden, wie in bezug auf die Ausführungsform in Fig.7 erläutert.
Die interne Konstruktion der in Fig.15 gezeigten Mikroadressenregister ist in Fig.8 veranschaulicht. Das heißt, die für jeden Kanal vorgesehenen Datentransfer-Mikroadressenregister 40 bis 43 bestehen aus UND-Gates 401 bis 431, Transistoren 402 bis 432, denen Schreibsignale uARW0 bis uARW3 von den UND-Gates 401 bis 431 zugeführt werden, Verriegelungsschaltungen 403 bis 433, Transistoren 404 bis 434, denen Lesesignale uARR0 bis uARR3 zum Lesen von in den Verriegelungsschaltungen gespeicherten Mikroadresseninformationen zugeführt werden, und Transistoren 405 bis 435, denen durch das gemeinsame UND-Gate 461 ein Schreibsignal MAPW vom uROM zugeführt wird. Andererseits besteht das oben erwähnte operationale Mikroadressenregister 45 aus dem UND-Gate 451, einem Transistor 452, dem ein Schreibsignal OPW vom UND-Gate 451 zugeführt wird, einer Verriegelungsschaltung 453 und einem Transistor 454, dem ein Lesesignal OPR zum Lesen von in der Verriegelungsschaltung gespeicherten Mikroadresseninformationen zugeführt wird.
Daher wird, wenn das Schreibsignal uARW0 für das Datentransfer-Mikroadressenregister 40 entsprechend dem Kanal 0 beispielsweise zu der Zeit ein Hochpegel wird, zu der das oben erwähnte Taktsignal φ1 ein Hochpegel ist, der Transistor 402 durch das UND-Gate 401 eingeschaltet, und werden die vorherbestimmten Mikroadresseninformationen von der Seite des inkrementalen Elements 6 in der Verriegelungsschaltung 403 gespeichert. Andererseits wird, wenn das Lesesignal uARR0 für das Mikroadressenregister 40 ein Hochpegel wird, der Transistor 404 eingeschaltet, und werden in der Verriegelungsschaltung 403 gespeicherte Mikroadresseninformationen ausgelesen.
Auf die gleiche Weise wird, wenn das Schreibsignal OPW für das operationale Mikroadressenregister 45 zu der Zeit ein Hochpegel wird, zu der das oben erwähnte Taktsignal φ1 ein Hochpegel ist (wie oben angegeben, wird das Signal OPW ein Hochpegel, wenn ein Busfehlersignal BERR oder ein anderes Ausnahmesignal in die Mikroadressenregister-Steuereinheit 1 eingegeben wird, oder während der Startverarbeitung), der Transistor 452 durch das UND-Gate 451 eingeschaltet, und werden vorherbestimmte Mikroadresseninformationen von der Seite des inkrementalen Elements 6 in der Verriegelungsschaltung 453 gespeichert. Andererseits wird, wenn das Lesesignal OPR für das Mikroadressenregister 45 ein Hochpegel wird, der Transistor 454 eingeschaltet, und werden die in der Verriegelungsschaltung 453 gespeicherten Mikroadresseninformationen ausgelesen.
Ferner wird in der vorliegenden Erfindung während des Betriebs des operationalen Mikroadressenregisters 45 (beispielsweise während der Startverarbeitung) die Mikroadresseninformation MAPA, die als anfänglicher Wert aus dem Abbildungs-PLA 2 ausgelesen wird, in die Datentransfer-Mikroadressenregister 40 bis 43 eingeschrieben. Das heißt, wenn die oben erwähnte Schreibinstruktion MAPW, die vom uROM 7 durch das Register 8 den Datentransfer-Mikroadressenregistern 40 bis 43 zugeführt wird, zu der Zeit ein Hochpegel wird, zu der das Taktsignal φ2 ein Hochpegel ist, werden die an den Datentransfer-Mikroadressenregistern 40 bis 43 vorgesehenen Transistoren 405 bis 435 durch das UND- Gate 461 eingeschaltet, und wird die aus dem Abbildungs-PLA 2 ausgelesene Mikroadresseninformation MAPA durch die Transistoren 405 bis 435 in die Verriegelungsschaltungen 403 bis 433 eingeschrieben. Auf diese Weise werden die Mikroadressenregister 40 bis 43 für die Transferverarbeitung sowohl mit einem Schreibleitweg vom inkrementalen Element 6 als auch einem Schreibleitweg zum Einstellen des anfänglichen Werts vom Abbildungs-PLA 2 versehen.
Das heißt, während des Betriebs des operationalen Mikroadressenregisters 45 (beispielsweise während der Startverarbeitung) befinden sich die Datentransfer-Mikroadressenregister 40 bis 43 in einem ungebrauchten Zustand und können mit Daten beschrieben werden; so wird während der Startverarbeitung die Mikroadresseninformation MAPA im voraus als anfänglicher Wert aus dem Abbildungs-PLA durch die Leseinstruktion CODE vom uROM ausgelesen. Dann wird unter Verwendung der Schreibinstruktion MAPW die Mikroadresseninformation MAPA in die Datentransfer-Mikroadressenregister 40 bis 43 eingeschrieben. Dadurch besteht keine Notwendigkeit, die Mikroadresseninformation aus dem Abbildungs-PLA auszulesen, wenn eine Datentransfer-Verarbeitungsanforderung empfangen wird, und so kann die Startverarbeitung für den Datentransfer mit einer viel höheren Geschwindigkeit ohne einen toten Zyklus ausgeführt werden.
Es ist zu beachten, daß die Konstruktion der oben erwähnten Mikroadressenregister-Steuereinheit 1 in Fig.11 und 12 veranschaulicht ist.
Fig.16 ist eine schematische strukturelle Ansicht des in Fig.15 gezeigten Auswahlbedingung-PLA 3. Die ausgewählten Zustände werden durch verschiedene Signale bestimmt, die vom oben erwähnten uROM, den internen Registern des DMA-Kontrollers, der Fehlerprüfschaltung, dem Anforderungs- Handler R, dem Daten-Handler D, etc., eingegeben werden, und werden durch das Taktsignal φ1 in die Verriegelungsschaltung aufgenommen. Es ist zu beachten, daß beispielsweise das oben erwähnte Betriebsverarbeitungs-Anforderungssignal OREQ vom Anforderungs-Handler R eingegeben wird, und das Busfehlersignal BERR vom Daten-Handler D eingegeben wird.
Fig.17 ist eine schematische strukturelle Ansicht des in Fig.15 gezeigten Abbildungs-PLA. Die Mikroadresseninformationen, mit denen der uROM operieren muß, werden durch verschiedene Signalzustände bestimmt, die vom oben erwähnten uROM, von internen Registern des DMA-Kontrollers, der Fehlerprüfschaltung, der ALU, vom Anforderungs-Handler R, vom Daten-Handler D und dgl. eingegeben werden, und werden durch das Taktsignal φ1 in die Verriegelungsschaltung aufgenommen. Es ist zu beachten, daß beispielsweise die oben erwähnte Leseinstruktion CODE vom uROM eingegeben wird, das Betriebsverarbeitungs-Anforderungssignal OREQ vom Anforderungs-Handler R eingegeben wird, und das Busfehlersignal BERR vom Daten-Handler D eingegeben wird.
Daher ist es gemäß der vorliegenden Erfindung durch die Verwendung des operationalen Mikroadressenregisters, das zur Eliminierung der eine Busfehlerverarbeitung begleitenden Probleme vorgesehen ist, möglich, im voraus Mikroadresseninformationen als anfänglichen Wert vom Abbildungs- PLA in die Datentransfer-Mikroadressenregister während des Betriebs des operationalen Mikroadressenregisters zu schreiben, und so eine Startverarbeitung des Datentransfers mit hoher Geschwindigkeit ohne einen toten Zyklus zu gestatten, wenn eine Datentransfer-Verarbeitungsanforderung empfangen wird.

Claims

1. Datentransfer-Steuervorrichtung für direkten Speicherzugriff, mit:

einem oder mehreren ersten Mikroadressenregistern (40, 41, 42, 43), von welchen jedes Mikroadresseninformationen für die Programmverarbeitung des Datentransfers für einen entsprechenden Kanal speichert;

einem zweiten Mikroadressenregister (45), das Mikroadresseninformationen für die Programmverarbeitung speichert, welche von der genannten Programmverarbeitung des Datentransfers verschieden ist;

einem Mikrofestwertspeicher (7), der operativ mit den ersten (40 bis 43) und zweiten (45) Mikroadressenregistern verbunden ist, zum Speichern von Mikroinstruktionen und Ausgeben einer vorherbestimmten Mikroinstruktion in Übereinstimmung mit Mikroadresseninformationen, die aus den ersten Mikroadressenregistern (40 bis 43) oder dem zweiten Mikroadressenregister (45) ausgelesen werden; und

einem inkrementalen Element (6), das operativ mit den ersten (40 bis 43) und zweiten (45) Mikroadressenregistern verbunden ist, um den Wert der Mikroadresseninformationen zu inkrementieren, die aus dem ausgewählten der ersten Mikroadressenregister (40 bis 43) oder dem zweiten Mikroadressenregister (45) ausgelesen werden, und zum Schreiben der inkrementierten Mikroadresseninformationen in das ausgewählte der ersten Mikroadressenregister (40 bis 43) oder das zweite Mikroadressenregister (45);

wobei die Mikroadresseninformationen, die im ersten Mikroadressenregister (40 bis 43) für den entsprechenden Kanal gespeichert sind, ausgelesen werden, wenn die Programmverarbeitung des Datentransfers für diesen entsprechenden Kanal durchgeführt wird, und wobei die Mikroadresseninformationen, die im zweiten Mikroadressenregister (45) gespeichert sind, ausgelesen werden, wenn die Programmverarbeitung, die von der genannten Programmverarbeitung des Datentransfers verschieden ist, durchgeführt wird.

2. Datentransfer-Steuervorrichtung nach Anspruch 1, ferner umfassend eine Mikroadressenregister-Steuereinheit (1), wobei die Steuereinheit (1) ein Lesesignal und ein Schreibsignal für die Mikroadresseninformationen den ersten Mikroadressenregistern (40 bis 43) für den entsprechenden Kanal zuführt, wenn die Programmverarbeitung des Datentransfers für den entsprechenden Kanal durchgeführt wird, und wobei die Steuereinheit (1) ein Lesesignal und ein Schreibsignal für die Mikroadresseninformationen dem zweiten Mikroadressenregister (45) zuführt, wenn die Programmverarbeitung, die von der genannten Programmverarbeitung des Datentransfers verschieden ist, durchgeführt wird.

3. Datentransfer-Steuervorrichtung nach Anspruch 2, bei welcher die Steuereinheit (1) Mittel zum Empfangen eines Busfehlersignals (BERR) umfaßt und das Lesesignal und das Schreibsignal für die Mikroadresseninformationen dem zweiten Mikroadressenregister (45) zuführt, wenn die Programmverarbeitung für die Busfehlerverarbeitung durchgeführt wird.

4. Datentransfer-Steuervorrichtung nach Anspruch 2 oder 3, bei welcher die Steuereinheit (1) Mittel zum Empfangen eines Kanalanzeigesignals (CH) und eines Transferanforderungssignals (TREQ) für die Programmverarbeitung des Datentransfers umfaßt und das Transferanforderungssignal für einen Kanal empfängt, der durch das Kanalanzeigesignal neu angezeigt wird, bevor die Programmverarbeitung des Datentransfers für einen anderen durch das Kanalanzeigesignal vorher angegebenen Kanal abgeschlossen ist.

5. Datentransfer-Steuervorrichtung nach einem der vorhergehenden Ansprüche, ferner umfassend ein abbildungsprogrammierbares logisches Array (MAPA), wobei die aus dem abbildungsprogrammierbaren logischen Array (MAPA) ausgelesenen Mikroadresseninformationen in die ersten Mikroadressenregister (40 bis 43) geschrieben werden, während die Programmverarbeitung auf Basis der aus dem zweiten Mikroadressenregister (45) ausgelesenen Mikroadresseninformationen durchgeführt wird.

6. Datentransfer-Steuervorrichtung nach Anspruch 5, bei welcher die aus dem abbildungsprogrammierbaren logischen Array (MAPA) ausgelesenen Mikroadresseninformationen in die ersten Mikroadressenregister (40 bis 43) in Übereinstimmung mit einer vom Mikrofestwertspeicher (7) zugeführten Schreibinstruktion geschrieben werden.

7. Datentransfer-Steuervorrichtung nach Anspruch 5 oder 6, bei welcher die aus dem abbildungsprogrammierbaren logischen Array (MAPA) ausgelesenen Mikroadresseninformationen anfängliche in den ersten Mikroadressenregistern (40 bis 43) zu speichernde Mikroadresseninformationen sind.

8. Datentransfer-Steuervorrichtung nach Anspruch 5, 6 oder 7, bei welcher die aus dem abbildungsprogrammierbaren logischen Array (MAPA) ausgelesenen Mikroadresseninformationen in die ersten Mikroadressenregister (40 bis 43) während der Startverarbeitung geschrieben werden, die durchgeführt wird, bevor die Programmverarbeitung des Datentransfers durchgeführt wird.