DE2539211C2

DE2539211C2 - Zugriffssteuereinheit

Info

Publication number: DE2539211C2
Application number: DE2539211A
Authority: DE
Inventors: Saburo Dipl.-Ing. Yokohama Kaneda; Koichi Dipl.-Ing. Ichikawa Chiba Tokura
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1974-09-12
Filing date: 1975-09-03
Publication date: 1983-10-13
Also published as: FR2284926A1; FR2284926B1; CA1033073A; ES440887A1; JPS605978B2; JPS5132143A; GB1493448A; DE2539211A1; US4027291A

Description

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Die Erfindung betrifft eine Zugriffssteuereinheit nach dem Oberbegriff des Patentanspruchs 1.

Eine bekannte Zugriffssteuereinheit dieser Art (US-PS Re 26 087) zeichnet sich dadurch aus, daß bei einem Prozessor mit gegebener Maschinenzykluszeit durch die Verwendung einer Speichervorrichtung mit zwei Bänken, zu denen im allgemeinen abwechselnd überlappt zugegriffen wird, langsamer arbeitende und somit kostengünstigere Speicherausgestaltungen eingesetzt werden können. Da jedoch bei der bekannten Zugriffssteuereinheit jede Adresse der abwechselnd in beiden Bänken enthaltenen, jeweils fortlaufend auszulesenden Speicherplätze vor Ausführung des Speicherzugriffs überprüft wird, ob nicht ein Sprungbefehl vorliegt, bei dem nacheinander Zugriffe zu ein- und derselben Bank in Abweichung vom üblichen abwechselnden und fortlaufenden Auslesen aus beiden Bänken erforderlich sein können, nehmen der Zugriff und das Auslesen jedes Speicherplatzes in jeder Bank wegen der vorhergehenden Adressenüberprufung noch verhältnismäßig viel Zeit in Anspruch.

Der Anmeldung liegt daher die Aufgabe zugrunde, bei einer Zugriffssteuereinheit nach dem Oberbegriff des Patentanspruchs 1 im normalen Betrieb, d. h. bei abwechselndem Auslesen von beiden Bänken, eine höhere Arbeitsgeschwindigkeit zu erzielen ur.d beim Ausführen von Sprungbefehlen ein fehlerhaftes Arbeiten des Datenprozessors zu verhindern.

Gelöst wird diese Aufgabe durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale.

Es wird eine schnellere Arbeitsweise beim abwechselnden Zugriff zu beiden Bänken dadurch erzielt, daß stets abwechselnd zu beiden Bänken zu dem jeweils vorherbestimmten Speicherplatz zugegriffen und dieser ausgelesen wird, mithin ein etwa vorliegender Sprungbefehl zunächst nicht berücksichtigt wird. Während des Zugriffs zum Speicherplatz wird jedoch ein vorliegender Sprungbefehl berücksichtigt und das Einschreiben der ausgelesenen Daten in das nachgeordnete Register durch Blockierung des ihm im normalen Betrieb zugeführten Taktsignals verhindert. Dadurch können die aus der Speichervorrichtung ohne Berücksichtigung des Sprungebefehls falsch ausgelesenen Daten nicht in das Register gelangen und mithin vom Prozessor auch nicht weiterverarbeitet werden.

Die Erfindung wird beispielhaft anhand der Zeichnung beschrieben, in der sind

Fig. 1 ein Blockschaltbild eines Datenverarbeitungssystems allgemeiner Art,

F i g. 2 ein Blockschaltbild einer Ausführung der Zugriffssteuereinheit der Erfindung,

Fi g. 3 eine Darstellung eines Beispiels eines Zeitdiagramms zum Erläutern der Wirkungsweise der voranstehenden Ausführungsform,

F i g. 4 eine Darstellung eines Beispiels eines Bitformats in dem nächsten Adressenbereich und der Beziehung zwischen dem Modul und der Bank und

Fi g. 5 und 6 Schaltbilder von Ausführungsbeispielen des Schaltgatters.

In den Figuren bezeichnen 1-0, 1-1 jeweils Steuerspeichereinheiten, 2-0 und 2-1 Adressenregister, 4 C-Register (oder Datenregister), 5-0 und 5-1 Adressenhalteregister, 6 einen Adressenassembler, 7 einen Inkoinzidenzbestimmungskreis und 9 einen Zyklusbezeichnungszähler.

In F i g. 1 bezeichnen 1 die zentrale Verarbeitungseinheit, 2 eine Hauptspeichereinheit, 3 eine Steuerspeichereinheit, welche Mikrobefehle speichert und nachfolgend im einzelnen beschrieben wird, 4 ein Register zum Aufnehmen der ausgelesenen Mikrobefehle, sogenanntes C-Register, 5 einen Befehlsdecodierer, von dem das Decodierergebnis zu der arithmetischen Operatoreinheit ALU für die Befehlsausführung gegeben und auch zum Auslesen des nächsten Befehls verwendet wird, und 6 bis 9 Kanaleinrichtungen, von denen jede mit einer verschiedenen peripheren Einrichtung verbunden ist, wie einem Kartenleser 10, 11, einer Magnetbandeinheit 12, 13, einer Magnettrommeleinheit 14, 15 und einem Zeilendrucker 16,17.

Nachfolgend wird die Erfindung hauptsächlich in der Form für die Zugriffssteuereinheit für den Steuerspeicher 3 der zentralen Verarbeitungseinheit 1 erläutert. Jedoch ist die Erfindung darauf nicht beschränkt und kann auch bei jeder Art der Zugriffssteuerung für eine überlappt arbeitende Speichervorrichtung angewendet werden.

In Fig. 2 bezeichnen 3 einen Bankumschaltkreis, 8 eine Inkoinzidenzverriegelung, 101, 111 und 20 UND-Xreise, 121 einen Inversionskreis, 131 und 141 Auswahlgatter, 151 einen ODER-Kreis, 16-0, 16-1, 17-0 und 17-1 Adressensammelschienen, 18-0 und 18-1 Sammelschienenumschaltgatter, 19 eine Taktsteuerverriegelung, 21 einen Gattersteuerkreis und 22 einen Befehlsdecodierer.

Die Auslesezykluszeit von jeder Bank ist 2 τ (siehe F i g. 3), und wenn ein Zugriff für die #0-Bcnk i-0 im Zyklus F₀ ausgeführt wird, erscheinen die Auslesedaten (Mikrobefehl) an dem C-Register 4 beim Zyklus τ2 nach dem rl-Zyklus. Während des Zyklus r2 dauert die Ausleseverarbeitung btri der #0-Bank 1-0 an, und zu dieser Zeit wird der Auslesezugriff zu der anderen #1-Bank 1-1 ausgeführt.

Gemäß F i g. 2 bildet die Zyklusbezeichnungsverriegelung 9 einen sogenannten binären Zähler, und wenn das Signal ACSO beispielsweise logisch »1« gemacht wird (das Signal ACSO oder ACSi bezeichnet, zu welcher Bank ( #0-Bank 1-0 oder #1-Bank 1-1) zuerst der Zugriff erfolgen sollte), wird die Zyklusbezeichnungsverriegelung 9 zuerst in den Einstellzustand gebracht und wiederholt aufeinanderfolgend den Einstell- und Rückstellzustand für jeden Zyklus. Wie in F i g. 3 gezeigt ist, wird dadurch ein Zugriff zu der #0-Bank 1-0 während der Zykluszeit τ 0, τ 2, τ 4... und dann zu der #1-Bank 1-1 während rl, τ3, τ5 ... ausgeführt.

Der zu dem C-Register 4 ausgelesene Mikrobefehl kann grob in die folgenden zwei Typen klassifizie¹1 werden. Der eine Befehl (Typ 1) ist von allen Adressen (NA0 + NA 1) in dem nächsten Adressendatenbereich begleitet und der andere Befehl (Typ 2) hat einen Teil der nächsten Adresse (NA 1) in dem nächsten Adressendatenbereich. Die NA 0-Adresse ist die Moduladresse und M4 1 ist die Adresse innerhalb des Moduls. Das Adressenformat ist in F i g. 4 gezeigt. Wenn NA 1 eine Ausbildung mit 4 Bits hat, wie in Fig.4(a) gezeigt ist, muß die Gesamtheit von 16 Wortdaten (Mikrobefehl) in einem Modul gespeichert werden. Von jedem Modul sind die Adressen (0000) bis (Olli) in der #0-Bank 1-0 enthalten, während die Adressen (1000) bis (1111) in der #1-Bank 1-1 enthalten sind (siehe F i g.4(b)). Mit anderen Worten bedeutet ein Modul die Einheit der Adresse, jedoch nicht die Einheit der Hardware. Als Einheit der Hardware wird der Ausdruck Bank verwendet.

Wie oben erwähnt worden ist, muß der Zugriff zu den Bänken 1-0 und 1-1 abwechselnd erfolgen und die Adresse NA 1 in dem Modul wechselt in üblicher Weise, wie in F i g. 4(c) gezeigt ist. Für die übliche Verarbeitung ändert sich die Adresse so, daß sie sich, wie in F i g. 4(c) gezeigt ist, innerhalb des Moduls so viel wie möglich ändert. Zu dieser Zeit ist es nicht mehr erforderlich, daß die Moduladresse NA 0 nur gegeben wird, wenn der Zugriff zuerst zu dem zutreffenden Modul ausgeführt wird und nachfolgend in den oberen Ziffern des Adressenhalteregisters CARO 5-0 in Fig 2 gehalten wird. Für die zu dem C-Register auszulesenden Befehle wird der Typ 2-Befehl, der nicht von NA 0 begleitet ist, verwendet. In diesem Fail wird der Bereich der Moduladresse NA 0 wirksam als die Bits für die anderen Steuerungen verwendet. Bei der Ausführung der Verzweigungsbefehle oder bei der Vervollständigung jedes Befehls innerhalb eines Moduls ist es notwendig, den anderen Modul zu überspringen. In einem solchen Fall ist es notwendig, die Moduladresse NA 0 durch den Typ 1 -Befehl zu geben.

Wenn die nächste Adresse durch den Typ 1-Befehl gegeben ist, werden alle Adressen zu dem Adressenassembler CSASBe von dem C-Register 4 mittels der Adressensammelschienen 16-0 und Ϊ6-1 gegeben. Wenn die nächste Adresse durch den Typ 2-Befehl gegeben wird, wird die Moduladresse NA 0 zu dem Adressenassembler 6 von der oberen Ziffer des Adressenhalteregisiers 5-0 über die Adressensammelschiene 17-0 gegeben, während die Adresse NA 1 innerhalb des Moduls von dem C-Register 4 über die Adressensammelschiene 16-1 gegeben wird.

Im allgemeinen ist es in beiden Fällen, nämlich wenn die Verarbeitung durch den Typ 1-Befehl (Springen zum anderen Modul) oder durch den Typ 2-Befehl (Verarbeitung innerhalb desselben Moduls) ausgeführt wird, erwünscht, daß der Zugriff abwechselnd zu der #0-Bank und der #1-Bank ausgeführt wird. Mit anderen Worten wird es besser sein, wenn die höchste Ziffer BS der Adresse NA 1 innerhalb des Moduls mit dem Ausgangssignal der Zykfusbezeichnungsverriegelung 9 durch Umkehrung dieser Ziffer zwischen »1« und »0« für jeden Zyklus übereinstimmt. Wenn insbesondere zu dem anderen Modul durch übliche Verzweigung gesprungen wird, z. B. zur Adresse innerhalb derselben Bank gesprungen wird, ist es jedoch wahrscheinlich, daß das auftretende ßS-Bit der nächsten Adresse NA 1 »1« oder »0« aufeinanderfolgend zeigt.

Um die Verarbeitung in diesem Fall zu vereinfachen, ist die Zyklusbezeichnungsverriegelung 9 vorgesehen und die Steuerung wird so ausgeführt, daß der irrtümlich ausgelesene Befehl durch Bestimmen der Inkoinzidenz zwischen dem Ausgangssignal der voranstehenden Verriegelung und dem SS-Bit der nächsten Adresse NA 1 nicht ausgeführt wird.

Nachfolgend wird die Inkoinzidenz, die in der in F i g. 3 gezeigten Zykluszeit τ 2 auftritt, erläutert, wobei der Fall beschrieben wird, bei dem zu der Zeit, zu der ein Zugriff zu der #0-Bank 1-0 vom Inhalt der Zyklusbe-Zeichnungsverriegelung 9 ausgeführt wird, ein Befehl gegeben wird, um den Zugriff zu der #1 -Bank von dem Inhalt des nächsten Adressendatenbereichs NA 0 des Mikrobefehls D7~00 (Daten bei der Adresse 0 der #0-Bank), der zu dem C-Register 4 ausgelesen wird, auszuführen. Eine solche Inkoinzidenz tritt während eines Überspringens zu der anderen Routine durch Erzeugung eines Sprungs und dem Anwenden eines Anschlusses an die Subroutine oder eines Leerwortes während der Zuweisung eines Wortes auf.

Im obigen Fall erzeugt der Inkoinzbestimmungskreis 7 das Inkoinzidenzausgangssignal und die Inkoinzidenzverriegelung 8 wird so eingestellt, wie es in Fig. 3 gezeigt ist (Zykluszeit τ 3). Gleichzeitig wird der Inhalt NA 1 in dem nächsten Adressendatenbereich in dem Mikrobefehl DTOO, der in das C-Register eingestellt ist, in das O-Adressenregister 2-0 über den Adressenassembler 6 (durch Auswahl entsprechend dem Inhalt der Zyklusbezeichnungsverriegelung 9) eingestellt Gleichzeitig werden die nächsten Adressendaten NA 0 + NA 1 des Mikrobefehls DTOO oder NA 1 zu dem Adressenhalteregister 5-0 übertragen und gehalten. Die durch den Mikrobefehl DTOO bezeichnete Adresse, die in das C-Register 4 eingesetzt ist, sollte jedoch in das #1-Adressenregister 2-1 eingesetzt werden. Zusätzlich ist der Mikrobefehl, der von der #0-Bank während der Zykluszeit τ 4, wie in F i g. 3 gezeigt ist, als Ergebnis eines fehlerhaften Zugriffs aufgrund der Zyklusbezeichnungsverriegelung 9 ausgelesen wird, fehlerhaft und der

Mikrobefehl EDTW sollte nicht durch den (nicht dargestellten) Datenprozessor ausgeführt werden. Aus diesem Grund wird das Ausgangssignal der Inkoinzidenzverriegelung 8 zu dem Taktsteuerkreis 19, 20 gegeben, wie oben erwähnt, und das Taktsignal wird nicht dem C-Register und anderen Kreisen zur Befehlsausführung während einer besonderen Zykluszeit (in diesem Fall Zykluszeit τ 4) zugeführt. Auf diese Weise wird ein in Fig. 3 gezeigter fehlerhafter Mikrobefehl EDTW nicht ausgeführt.

Da die Zykluszeit τ J ist, werden die Gatter 18-0 und 18-1 betätigt, wenn das Ausgangssignal der Inkoinzidenzverriegelung 8 eingestellt ist, und die Adressendaten CSAD 11 werden in dem Adressenhalteregister 5-0 gehalten, d.h. die Adresse CSADW wird bezeichnet, indem der vorher erwähnte Mikrobefeh! DTQO in das #1-Adressenregister 2-1 eingestellt wird, das durch die Zyklusbezeichnungsverriegelung 9 über den Adressenassembler 6 bezeichnet ist. Mit anderen Worten wird die Adresse CSADW wieder in das # 1-Adressenregister 2-1 zu dieser Zeit eingestellt, so daß ein Zugriff zu der gewünschten Bank ( #1-Bank 1-1) richtig während der Zykluszeit 13 vorgenommen wird. Auf diese Weise wird während der Zykluszeit τ 5 ein richtiger Mikrobefehl DTW zu dem C-Register 4 auf der Basis des Zugriffs ausgelesen. In der Zykluszeit r4 wird tatsächlich während dieser Zeit die Adresse CSAD 01 (die der Adresse 1 der #0-Bank entsprechen soll), die in dem nächsten Adressenbereich des Mikrobefehls DTlO bezeichnet ist, der während der Zykluszeit τ 3 ausgelesen wird, zu dem Adressenassembler 6 von dem C-Register 4 über die Adressensammelschiene 16-1 gegeben und wird richtig in das #0-Adressenregister 2-0 durch die Bezeichnung der Zyklusbezeichnungsverriegelung 9 eingesetzt. Dies erfolgt, weil die Taktzuführung zu dem Adressenassembler 6 nicht gestoppt wird. Alle Adressen CSADij, die in F i g. 3 gezeigt sind, sind die Moduladresse NA 1. Die Moduladresse NAO wird von dem C-Register 4 über die Adressensammelschiene 16-0 gegeben, wenn der Befehl DTiO usw., der M4 1 gegeben hat, der Typ 1-Befehl ist, wie oben erwähnt, oder von dem Adressenhalteregister 5-0 über die Adressensammelschiene 17-0 gegeben, wenn der obige Befeh; der Typ 2-Befehl ist. Dies ist genau dieselbe Operation wie die zur üblichen Zeit.

Nachfolgend wird die Steuerung der Gatter 18-0 und 18-1 unter Bezugnahme auf Fig. 5 beschrieben. Jedes Gatter 18-0 und 18-1 ist jeweils mit drei Adressensammelschienen verbunden. Diese sind HWALJ, HWAL zum zwangsläufigen Speisen der Adresse, der Adressensammelschienen 16-0 und 16-1 von dem C-Register 4 nnii dpr AHrpcciincorrirTiolschiener« 17-0 urid «7-1 von dem Adressenhalteregister 5-0 und jede von diesen ist jeweils mit den ODER-Gattern 24-0 und 24-1 über die Schaltergatter 23-1 bis 23-6 verbunden. Die zwangsläufige Adresse wird zwangsläufig zur Zeit des Springens (Unterbrechung) eingestellt und die Gatter 23-1 und 23-4 werden durch das Sprungsignal TRA Pgeöff net

Im Falle der Verwendung des Typs 1-Befehls werden die Gatter 23-2 und 23-5 geöffnet, während bei der Verwendung des Typs 2-Befehls die Gatter 23-3 und 23-5 geöffnet werden. Die Typ 1- und Typ 2-Befehle können als Ergebnis der Decodierung durch den Decodierer DEC22 unterschieden werden. Da die Gattersteuerung entsprechend dem Ergebnis dieser Decodierung ausgeführt wird, wird das Einstellen der Adressen in den Adressenassembler 6 mit geringer Verzögerung nach dem Start jedes Zyklus ausgeführt F i g. 5 zeigt, daß das Ausgangssignal des Decodierers 22 »1« wird, wenn der Typ 1-Befehl verwendet wird. Üblicherweise befindet sich die Inkoinzidenzverriegelung 8 im Rückstellzustand, und wenn das Bankbezeichnungsbit BS unter dem Adressenausgangssignal von dem Adressenassembler 6 beispielsweise in der Zykluszeit τ 2, wie in F i g. 2 gezeigt ist, nicht mit dem Ausgangssignal der Zyklusbezeichnungsverriegelung 9 übereinstimmt und das Ausgangssignal des Kreises £Ό/?7»1« wird, wird die Inkoinzidenzverriegelung8zu der nächsten Zykluszeit τ 3 eingestellt, was zu dem Ausgangssignal »1« führt. Als Ergebnis schließt das Gatter 23-5 und öffnet das Gatter 23-6, womit eine Adresse CSAD W von dem Adressenhalteregister 5-0 abgegeben wird. Zu dieser Zeit instruieren das Ausgangssigna! der Zyklusbezeichnungsverriegelung 9 und das Ausgangssignal des Adressenassemblers 6 die #1-Bank und deshalb kehrt das Ausgangssignal des Kreises EOR 7 nach »0« zurück. Da die Inkoinzidenzverriegelung 8 eingestellt ist, wird jedoch die Taktsteuerverriegelung 19 bei der nächsten Zykluszeit τ 4 eingestellt und die Inkoinzidenzverriegelung 8 wird zurückgestellt. Aus diesem Grund treten die Daten EDTW, die irrtümlich ausgelesen sind, nicht in das

->5 C-Register 4 ein und ΟΓ10 wird während der Zykluszeit τ 3 in dem C-Register 4 so gehalten, wie er war. Für den Adressenassembler 6 wird die nächste Adresse CSAD01 von dem C-Register über die Adressensammelschiene 16-1 und das Gatter 23-5 abgegeben. Daraufhin werden die Verarbeitungen durch die übliche Operation ausgeführt.

Eine Ausführungsform des Schaltergatters 18-0 ist in F i g. 6 gezeigt. Die Gatter 131 bis 151 der F i g. 2 können auch im selben Aufbau wie oben ausgebildet sein.

Das Adressenhalteregister CARi 5-1, das in Fig.2 gezeigt ist, wird zum Schützen einer Rückführbestimmungsadresse, wenn ein Sprung, auftritt, und einer Adresse vor der Verzweigung verwendet, wenn diese in die Hauptspeichereinheit springt.

Wie oben erwähnt worden ist, wird der Zugriff gemäß der Erfindung für die #0-Bank, #l-Bank, #0-Bank,... abwechselnd durch die Zykiusbezeichnungsverriegelung 9 ausgeführt und dieser Zugriff stimmt der Bank überein, die durch den Inhalt des nächsten Adressendatenbereichs der ausgelesenen Mikrobefehle bezeichnet worden ist. Wenn aber eine solche Inkoinzidenz während des Sprungs usw. auftritt, wird die Inkoinzidenzverriegelung 8 eingestellt und ein fehlerhafter Mikrobefehl EDTW, der als Ergebnis des unrichtigen Zugriffs während der Zykluszeit (τ 2 in F i g. 2), die eine Erzeugung der Inkoinzidenz ermöglicht, erhalten worden ist, wird ungültig gemacht, indem der Takt bei der Ausführung der Zykluszeit r 4 anhält. Die nächste Adresse CSADW wird zweitweilig in dem Adressenhalteregister 5-0 gehalten, um zu ermöglichen, daß der genaue Mikrobefehl DTW zur zukünftigen Zykluszeit ν 5 ausgelesen wird, und diese Adresse wird wieder in das Adressenregister, beispielsweise in das #1-Adressenregister 2-1 eingestellt, so daß es mit der Bezeichnung durch die Zyklusbezeichnungsverriegelung 9 während der Zykluszeit r 3 übereinstimmt. Danach wird ein Zugriff richtig zu der #1-Bank, #0-Bank, #l-Bank,... abwechselnd ausgeführt.
Bei der obigen Ausführungsform wird, wenn der Typ 2-Mikrobefehl verwendet wird, der nur NA 1 als nächste Adressendaten gibt, der Bitbereich, für den NA 0 wesentlich gegeben wird, für den Steuerungsbit zum Zwecke der Steuerung des Datenprozesses verwendet.

Hierzu 6 Blatt Zeichnungen

Claims

Patentansprüche:

1. Zugriffssteuereinheit für eine Speichervorrichtung einer Datenverarbeitungsanlage mit einem Datenprozessor, wobei die Speichervorrichtung Mikrobefehle speichert, von denen jeder eine nächste Adresse (NA 1) einschließlich eines Bankauswahlbits enthält, wobei die Speichervorrichtung zwei Bänke (CS, 1-0, 1-1) aufweist, zu denen der Zugriff mit einer Zugriffszeit (2r) erfolgt, die doppelt "> so lang wie der Maschinenzyklus (τ) des Datenprozessors ist, mit einem Register (4), das Mikrobefehle aus der Speichervorrichtung empfängt, wobei das Auslesen der Mikrobefehle abwechselnd aus den beiden Bänken oder nacheinander aus derselben '5 Bank erfolgt, und mit einem Adressenregister (CSASB, 6) das eine Adresse für die jeweilige Bank überträgt, dadurch gekennzeichnet, daß eine Zyklusbezeichnungsverriegelung (9), die immer abwechselnd automatisch jede Bank bezeichnet, zu der die nächste Adresse gesandt wird und zu der in jedem Maschinenzyklus der Zugriff erfolgt, vorgesehen ist, daß die Mikrobefehle aus jeder Bank zu dem Register (4) ausgelesen werden, daß eine Inkoinzidenzbestimmungseinrichtung (EOR, 7) vorgesehen ist, die eine Inkoinzidenz zwischen der Zyklusbezeichnungsverriegelung und dem Bankauswahlbit der nächsten Adresse feststellt, die tatsächlich zu jeder Bank gesandt wird, die durch die Zyklusbezeichnungsverriegelung bezeichnet ist, daß eine Einrichtung (8, 19, 20) das Schreiben von Mikrobefehlen in das Register (4) unterdrückt, wenn eine Inkoinzidenz festgestellt worden ist, indem ein Taktsignal zu dem Register blockiert wird, und daß eine Einrichtung (5-0, 18-0, 17-0, 17-1) die Adresse hält und diese in dem nächsten Maschinenzyklus auswählt, wenn die Inkoinzidenz durch die Inkoinzidenzbestimmungseinrichtung festgestellt worden ist.

2. Zugriffssteuereinheit nach Anspruch 1, dadurch gekennzeichnet, daß die Speichervorrichtung mehrere Module enthält, wobei in jedem Model dieselben zwei Bänke (CS, 1-0, 1-1) vorhanden sind, und daß die Einrichtung (8, 19, 20) zum Unterdriikken fehlerhafter Mikrobefehle das Taktsignal beim Springen zu einem anderen Modul zur Ausführung eines Verzweigungsbefehls blockiert.

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