DE2755611A1

DE2755611A1 - Steuereinheit fuer datenverarbeitungsanlagen

Info

Publication number: DE2755611A1
Application number: DE19772755611
Authority: DE
Inventors: Ronald Eugene Bodner
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1976-12-27
Filing date: 1977-12-14
Publication date: 1978-06-29
Also published as: BR7708686A; FR2375657B1; US4117536A; JPS5382236A; FR2375657A1; IT1114930B; JPS5653780B2; GB1539872A

Description

Anmelderin: International Business Machines

Corporation, Armonk, N.Y. 1050

te-bd Steuereinheit für Datenverarbeitungsanlagen

Die Erfindung betrifft eine Steuereinheit für Datenverarbeitungsanlagen nach dem Oberbegriff des Anspruchs 1.

Moderne Datenverarbeitungsanlagen werden durch Einbau neuer Funktionen für den Benutzer bequemer handhabbar gemacht; diese neuen Funktionen erfordern in vielen Fällen jedoch neue jund erweiterte Instruktionen, so daß mehr Speicherplatz be-I nötigt wird und die Decodierschaltkreise umfangreicher und komplizierter werden.

;Als Beispiel sei hier ein System betrachtet, bei dem der Be-

!nutzer logische Adressen verwendet, die danach in physikalische Adressen umgesetzt werden müssen. Hierzu sind Adreßübersetzungsregister notwendig und, in vielen Fällen, zusätzliche Steuerregister, mit denen der Übersetzungsvorgang kontrolliert werden kann. Für jede Art dieser zusätzlichen Register sind nun besondere Instruktionen zum Einschreiben und zum Auslesen (Abfühlen) der Register erforderlich.

Im Stand der Technik wurde zur kostengünstigen Erweiterung des Instruktionssatzes eines Rechners vorgeschlagen, Vor-Decodierer und Funktionsmodifizierer zu verwenden; Beispiele hierfür sind in den US Patentschriften 3 657 705 und 3 889 242 zu finden. In dem Artikel IBM Technical Disclosure Bulletin, Vol. 8, Nr. 12, Mai 1966, Seite 1751 vorgeschlagen, den Instruktionssatz durch eine Spezialinstruktion zu erwei-

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tern, mit der das System in eine alternative Betriebsweise umgeschaltet werden kann, in der die Bedeutung der Operationscodes verschieden ist von derjenigen in der Grundbetriebsart. Für die zusätzliche Instruktion sind hier, wie in dem vorherig genannten Fall, zusätzliche Steuerechaltungen erforderlich.

Die vorliegende Erfindung macht es sich deshalb zur Aufgabe, eine Steuereinrichtung zur Datenverarbeitungsanlagen anzugeben, mit der in einfacher Weise eise Erweiterung des Instruktionssatzes ermöglicht wird, und die weitgehend von den schon vorhanden Systemeinrichtungen Gebrauch macht. Insbesondere soll die Steuereinrichtung eine einfache Register-Adressierung erlauben.

Diese Aufgabe wird durch die im Hauptanspruch gekennzeichnete Erfindung gelöst. Ausgestaltungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Die Erfindung schlägt vor, Instruktionen mit identischen Operationscode für verschiedene Funktionen zu verwenden, und die Unterscheidung der Funktionen durch ein Bit in der Instruktion zu treffen, das normalerweise für diese Instruktion nicht benutzt wird. In dem bevorzugten Ausführungsbeispiel verwendet eine Instruktion, die ein Register adressiert (sogenannte Registerinstruktion) denselben Operationscode wie eine in dem System sowieso vorhandene Instruktion, die einen Speicherzugriff erfordert (Speicherinstruktion). Ein bisher nicht benutztes Bit in dieser Speicherinstruktion zeigt an, daß die Instruktion als Registerinstruktion wirken soll, und veranlaßt die Decodierlogik zur Erzeugung eines Steuersignal, mit dem die Speicheroperation unterdrückt und die in der Instruktion angegebene Adresse stattdessen ein Register adressiert. Mit Hilfe zusätzlicher Information in der Instruktion kann dieses Re-

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! gister geladen oder ausgelesen werden. Beim Zugriff zu diesem I Register können die Steuereinrichtungen verwendet werden, die ι sonst auch bei Speicherzugriffen mit dieser Instruktion in

Aktion treten, beispielsweise solche zur Modifizierung der Speicheradresse; auf diese Weise stehen Adreßmanipulationen für den Speicher ohne zusätzlichen Aufwand auch für die Registeradressierung zur Verfügung.

Ein Ausführungsbeispiel der Erfindung wird nun anhand von Zeichnungen näher erläutert.

.Es zeigen:

iFig. 1 in schematischer Weise die in ein Rechner

system eingebaute Erfindung,

ι die nach Fig. 2 zusammengefügten Figuren 2A,

j 2B, 2C, 2D, 2E und 2F die in ein Multi-

prozessorsystem eingebaute Erfindung,

Fig. 3 das Format einer Registerinstruktion, die

von Rechnersystemen nach den Fign. 1 oder ausführbar ist,

Fig. 4 ein Schaltbild der zusätzlichen Logikschaltungen zur Decodierung von RegisterInstruktionen und der Schaltungen, die entweder von der Speicherinstruktion oder von der Register Instruktion aufgerufen werden, um eine Adreßmodifizierung (Inkrement oder Dekrement) zu steuern,

Fig. 5 ein Zeitdiagramm mit der Taktsequenz für den

Speicher,

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!Fig. 6 ein Zeitdiagramm mit den Zeitsignalen während,

der Ausführung einer Registerinstruktion,

die zusammengefügten Fign. 7A und 7B ein Schaltkreisdiagramm der Taktgeber von Zen- | traleinheit und Speicher in Fig. 1, '

Fig. 8 ein logisches Diagramm mit Einzelheiten der j

Logikschaltung für Registerauswahl in Fig. 1

und ·

jFig. 9 ein Zeitdiagramm mit den Zeitsignalen, die j

während der Ausführung einer Registerinstruk-i tion in einem Multiprozessorsystem nach J Fig. 2 auftreten. '

das hier betrachtete Ausführungsbeispiel bezieht sich auf ein '^; Rechnersystem mit einem modifizierten IBM-System/32-Prozessor. Einzelheiten dieses Prozessors sind in der Firmendruckschrift IBM Formnr. SY 31-0346-0 beschrieben. Nach Fig. 1 enthält | {dieser Prozessor einen Hauptspeicher M5 10 und einen Steuerspei eher CS 15. Im Hauptspeicher 10 sind die Instruktionen in Systemsprache und Daten enthalten, im Steuerspeicher 15 die Mikroinstruktionen und Daten. Zur Adressierung sowohl des Hauptspeichers 10 als auch des Steuerspeichers 15 wird ein einziges Speicheradreßregister (SAR) 16 verwendet, das mit dem 5peicheradreßdecodierer und der Auswahllogik 17 zusammenwirkt. Oer IBM System /32-Prozessor ist insoweit modifiziert, als |3ie Speicheradresse im Register 16 auch zur Adressierung der Steuer- (CTL) und Statusregister 200 dient. Die Adresse im Rejister 16 wird an den Speicheradreß-Decodierer 17 und an die j

Registerauswahllogik 201 gegeben. Die Registerauswahllogik 201 Lst nur aktiv, wenn die Decodierlogik 51 für Registerinstruktioien 2in Signal "Abfühlen/Laden CTL/Status REG" abgibt.

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Die Adresse für Register SAR 16 wird aus einem der lokalen !Speicherregister (LSR) 100 entnommen. Dieses Register wird durch die Bits 13 bis 15 der in Fig. 3 dargestellten Registerinstruktion bestimmt. Diese Bits werden mit REG2 bezeichnet. Die Registerinstruktion wird dem Steuerspeicher 15 entnommen und in das Speicherdatenregister SDR19 und das Instruktionsregister IR 20 gegeben. Die Bits 13 bis 15 im Register 20 werden vom Instruktionsdecodierer 50 an die LSR Auswahllogik 101 gegeben. Diese Bits werden dann von der LSR Auswahllogik 101 decodiert, um eines der Register LSR 100 auszuwählen. Das ausgewählte LSR wurde zuvor mit der ausgewählten Adresse geladen, ir dem vor Abruf der Registerinstruktion eine direkte Speicherinstruktion ausgeführt wurde. Die Adresse im ausgewählten LSR wird über die Speichertorschaltung 21 an SAR 16 übertragen.

Die Daten, die in eines der ausgewählten Steuer- oder Statusregister 200 während einer Ladeoperation gegeben werden sollen, stammen aus einem der LSR 100. Umgekehrt werden während einer Ausleseoperation die Daten in einem der Steuer- oder Statusregister 200 in ein ausgewähltes LSR 100 übertragen. Das ausjgewählte LSR 100 wird durch die Bits 5 bis 7 der Registerinstruktion bestimmt. Diese Bits gelangen vom Instruktionsrejgister 20 zum Instruktionsdecodierer 50, der sie an die LSR Auswahllogik 101 weitergibt. Im Fall einer Ladeoperation wird der Inhalt des ausgewählten LSR 100 über die Speichertorschaltung 21 an die Steuer- und Statusregister 200 gegeben. Die Speichertorschaltung 21 beaufschlagt den Hauptspeicher 10, den Steuerspeicher 15, SAR 16, X-Register 22, Y-Register 23, ALU-Torschaltung 25 und die Steuer- und Statusregister 200; die Daten werden in diese Bestimmungsorte jedoch nur dann eingegeben, wenn gleichzeitig ein Schreibsignal ansteht. Das Signal "Schreibe CTL/Status REG" ist während der Ausführung einer Schreibe-Registerinstruktion zum Laden der Daten in das adressierte Register 200 aktiv. Handelt es sich um eine

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Auslese-(Abfühl-)Operation, werden die Daten vom adressierten j Register 200 über die Torschaltung 202 auf die Speichersammel- j leitung und in das Speicherdatenregister 19 gegeben. Die Da- j ten gelangen dann vom Register 19 über die Speichertorschaltung 21 zur ALU-Torschaltung 25 und von dort zum LSR 100, das durch die Bits 5 bis 7 der Registerinstruktion ausgewählt wurde. Das Signal "Abfühlen/Lade-CTL-Status REG" vom Decodierer 51 für die Registerinstruktion öffnet Torschaltung 202 und sperrt Torschaltung 18 Über die Inverterschaltung 36, während der Ausführung einer Lese-(Abfühl-)Registerinstrukition. Wenn Torschaltung 18 gesperrt ist, können Daten weder vom Hauptspeicher 10 noch vom Steuerspeicher 15 in SDR 19 gegeben werden.

Während der Ausführung einer Registerinstruktion decodiert der Instruktionsdecodierer 50 die Bits 0 bis 3 des Operationscodes der Registerinstruktion im Instruktionsregister 20. Da der Operationscode für die Registerinstruktion derselbe ist wie für eine SpeicherInstruktion, erzeugt der Instruktionsdecodierer 50 ein Signal für eine Speicherinstruktion, das dem Instruktionsdecodierer 51 für Registerinstruktion zugeführt wird. Der Decodierer 51 verarbeitet auch Bits 11 und 12 der Registerinstruktion im Instruktionsregister 200. Bit 11 der Registerinstruktion zeigt an, ob die Adresse im ausgewählten LSR, d.h. dem durch Bits 13 bis 15 der Registerinstruktion bezeichneten LSR inkrementiert oder dekrementiert werden soll. Bit 11 hat dieselbe Bedeutung für die Registerinstruktion wie für eine Speicherinstruktion, d.h. es zeigt an, ob die Adresse inkrementiert oder dekrementiert werden soll. Hat Bit 11 den Wert 0, wird die Adresse inkrementiert, im anderen Fall wird sie dekrementiert. Bit 12 einer SpeicherInstruktion zeigt den Betrag an, um den ein durch Bit 13 bis 15 ausgewähltes LSR

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Ünkrementiert oder dekrementiert werden soll. Hat Bit 12 den Wert 0, wird die Adresse nicht inkrementiert oder dekrementiert ;Steht Bit 12 auf 1, so wird die Adresse um 1 inkrementiert
Oder dekrementiert. Hat Bit 11 den Wert 1 und Bit 12 den Wert 0, so wird damit angezeigt, daß es sich um eine Registerinstruktion und nicht um eine Speicherinstruktion handelt. Diese Bitkombination hat in einer Speicherinstruktion des IBM
Systems/32 keine Bedeutung.

Das Signal "Abfühlen/Laden CTL/Status REG", das vom Decodierer 51 aus einer RegisterInstruktion erzeugt wird, dient zusammen mit einem Zeitsignal T5 zur Bildung eines Signals "Schreibe

CTL/Status REG", welches den Steuer- und Statusregistern 200
zum Einschreiben der Daten zugeführt wird, die über die Speichertorschaltung 21 aus dem ausgewählten LSR 100 eintreffen.
Das Signal "Abfühlen/Laden CTL/Status REG" wird ebenfalls über Inverter 36 an die Schaltung 17 zur Speicheradreßdecodierung- und Auswahl angelegt, um zu verhindern, daß Daten entweder in iden Hauptspeicher oder in den Steuerspeicher eingeschrieben

!werden.

Einzelheiten der Logikschaltung zur Decodierung der Register-Jinstruktion anstelle einer Speicherinstruktion sind in Fig. 4 dargestellt. Der Inhalt des Instruktionsregisters 20 wird dem Instruktionsdecodierer 50 zugeführt. Durch Decodierung des
Operationscodes in den Bits 0 bis 3 des Instruktionsregisters wird ein Signal "Speicher-Steuerinstruktion STG CTL INSTR",
erzeugt. Dieses Signal wird dem UND-Glied 52 des Decodierers für die Registerinstruktion zugeführt. Bit 11 des Instruktionsregisters 20 wird direkt einem UND-Glied 52 zugeführt, Bit 12 über einen Inverter 53. Das Signal "Steuerspeicherzugriff CTL STG ACCESS" des Instruktionsdecodierers 50 steht zu diesem
Zeitpunkt nicht an, die Leitung für dieses Signal wird jedoch dem Inverter 54 zugeführt, der den UND-Kreis 52 beaufschlagt.

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Zu diesem Zeitpunkt sind also alle Eingangssignale des UND-Glieds 52 vorhanden, so daß ein Signal "Abfühlen/Laden CTL/Sta-j itus REG" ansteht, mit dem angezeigt wird, daß eine Registerinistruktion decodiert wurde. Dieses Signal wird zur Sperre einer Speieheroperation dem Inverter 36 zugeführt, der die UND-Glieder 37 und 38 sperrt, sowie dem ODER-Glied 55 zusammen mit Bit 12 des Instruktionsregisters 20, um damit ein neues IR-Bit 12 zu erzeugen, das zur Steuerung der Inkrement- und Dekrement-; funktion in der ALU-Steuerung 26 dient. Im wesentlichen wird [Bit 12 des Instruktionsregisters, das bei einer Registerinstruktion den Wert 0 hat, durch den Inverter 53 in seiner Polarität umgedreht, sodaß es dieselbe Bedeutung wie Bit 12 einer: SpeieherInstruktion erhält. Auf diese Weise steuert die ALU-Steuereinheit 26 in Fig. 1 die ALU bei der Inkrementierung oder' Dekrementierung in gleicher Weise unabhängig davon, ob eine Registerinstruktion oder eine Speicherinstruktion vorliegt.

Die ALU-Steuerlogik 26 in Fig. 4 enthält ein UND-Glied 27, dem das Ausgangssignal des ODER-Gliedes 55 zugeführt wird und außer Idem Bit 11 des Instruktionsregisters 20, das Signal "STG CTL INSTR" des Instruktionsdecodierers und ein Zeitsignal "T3 bis \l6" der Taktgeber 60 für Zentraleinheit und Speicher. Der Ausjgang des UND-Gliedes 27 wird den ODER-Gliedern 28, 29 und 30 zugeführt, deren weitere Eingangssignale vom Instruktionsdecodierer 50 stammen, die dieser für andere , von der ALU 24 Gebrauch machend« Instruktionen erzeugt. Die Ausgangssignale jder ODER-Glieder 28, 29 und 30 stellen die ALU Funktionsbits 1,

2 bzw. 3 dar. Das neue Bit 12 im Instruktionsregister (IR Bit 1J2) wird auch dem UND-Glied 31 zusammen mit IR Bit 11 über Inverter 33 zugeführt, das außerdem das Zeitsignal T3 bis T6 und äas Signal "Speichersteuerinstruktion STG CTL INSTR" empfängt, um so über ODER-Glied 32 ein Signal "Übertrag-Eingang" zu erzeugen. ODER-Glied 32 empfängt außerdem ein Eingangssignal des

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Instruktionsdecodierer 50 für weitere Instruktionen, die die ALU 24 benötigen.

Das Signal "Schreibe CTL/Status REG" für das Einschreiben in die Steuer- und Statusregister 200 stammt vom UND-Glied 35. Dieses empfängt das Signal "Abfühlen/Laden CTL/Status REG" vom UND-Glied 52 und Zeitsignal T5 von den Taktgebern 60 für Zentraleinheit und Speicher. Die Speicheradreßdecodier- und Aus- ! wahlschaltungen 17 in Fig. 1 zur Steuerung des Dateneintrags, entweder in den Hauptspeicher 10 oder den Steuerspeicher 15, umfassen die Inverter 36 und die UND-Glieder 37 und 38 in Fig. 4. Inverter 36 empfängt das Signal "Abfühlen/Lade CTL/Status REG" vom UND-Glied 52, sein Ausgangssignal wird den UND-Kreisen 37 und 38 zugeführt. Diese UND-Glieder 37 und 38 wer- i den also immer dann gesperrt, wenn eine Registerinstruktion im I Instruktionsregister 20 vorhanden ist. UND-Glied 38 empfängt I weiterhin ein Steuerspeicherzugriffsignal "CTL STG ACCESS", während UND-Glied 37 über Inverter 54 das invertierte Signal "Steuerspeicherzugriff" empfängt. Die UND-Glieder 37 und 38 sind nur aktiv, wenn die Taktgeber 60 für Zentraleinheit und Speicher ein Auslöse-Signal "CSY TRIGGER" erzeugen.

Die Taktgeber 60 für Zentraleinheit und Speicher in Fig. 7A und 7B umfassen einen Oszillator 61, der Impulse mit einer Grundfrequenz an die Phasentaktgeber 62 gibt. Diese Taktgeber 62 bestehen aus einem Paar von Auslöseschaltungen (Trigger, Flip-Flops), die so miteinander verbunden sind, daß sie Auslöseimpulse TRA und TRB erzeugen. Der invertierte Impuls A und der Impuls B werden einer E/A Zyklus-Sperrschaltung 63 zugeführt, die ein Signal "Taktsystemauslösung CLK SYS TGRS" erzeugt. Dieses Signal, das während einer E/A-Instruktion zu einer zeitweisen Betriebsaussetzung führt, wird an den Trigger 65 für Systemtaktgeber und die Schaltung 68 mit Trigger T8 angej-

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j legt. Diese letztgenannte Schaltung ist für die vorliegende Er-I findung nicht von Interesse und wird deshalb nicht näher besprochen .

Die Steuerlogikschaltung 65 mit den Triggern für Systemtaktgeber empfängt auch Steuersignale von der Schaltung 69 für das Sperren und Fortschalten der Taktgeber. In der Schaltung 65 sind vier Trigger C, D, E und F enthalten, mit denen Eingangssignale für die T-Zeitdecodierlogik 70 erzeugt werden. Die Decodierschaltung 70 decodiert die Ausgangssignale dieser Trigger, um Zeitimpulse TO bis T6 und Kombinationen dieser Zeitimpulse zu erzeugen. Die T-Zeiten werden benutzt, um Zeitsignale während des Auslesens und der Ausführung einer Instruktion aus dem !Steuerspeieher 15 zur Verfügung zu stellen. Die Instruktionen werden zur Zeit TO ausgelesen. Das Auslesen dauert bis zur Zeit T2, die Instruktionsausführung beginnt zur Zeit T3. Die Ausführung dauert während der Zeiten T4, T5 und T6 an.

iDas Zeitsignal TO wird in die Speieherfunktionslogik 71 gegeben, um während der Zeit TO das Signal "Speicherfunktion" zu erzeugen und damit das Auslesen einer Instruktion aus dem Steuerspeicher 15 zu ermöglichen. Die Ausleseadresse der Instruktion wird während der Zeit TO von LSR 100 nach SAR 16 ge-₍geben. Die Speieherfunktionslogik 71 empfängt außerdem die Zeitsignale T3, T8 und das invertierte Signal TRA; außerdem !die Instruktionssignale BR INST, BOC INST und ein Signal STG FUNC GEN, welches durch die UND-Glieder 72, 73 und 74 und die ODER-Glieder 75 für Speicher und Registerinstruktionen erzeugt wird. ι

Das Lesesignal für den Speicher "STG READ" wird zur Zeit TO \ immer erzeugt, um das Auslesen einer Instruktion zu erleichtern. Das Speicherlesesignal wird dem UND-Glied 83 zusammen \

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mit einem Ausgangssignal des Triggers 82 zugeführt. Das Ausgangssignal des UND-Gliedes 83 liefert über das ODER-Glied 84 das Signal "CSY TRIGGER". Das Signal CSY TRIGGER wird auch verwendet, um die Instruktion aus dem Speicher 15 in das Instruktionsregister 20 einzulesen. Dies erfolgt während der Zeiten T1, T2. Die Instruktion wird im letzten Teil des Zeitabschnitts T2 und im ersten Teil des Zeitabschnitts T3 decodiert. Das Signal "Speicherfunktion" wird zur Zeit T3 erzeugt, die Adresse aus dem ausgewählten LSR 100 wird während T3 in SAR 16 gegeben. Danach erfolgt abhängig vom Instruktionstyp die Übertragung der Daten vom Speicher in das Speicherdatenregister (SDR 19) mit Hilfe des Signals "CSY TRIGGER". Die Daten im Register 19 können dann direkt in das Y-Register 23 oder zur Speichertorschaltung 21 gegeben werden, von wo sie zu den früher beschriebenen Endpunkten gelangen. Das Signal "CSY TRIGGER" wird während einer Registerinstruktion in praktisch derselben Weise benutzt, wie während einer Speicherinstruktion.

UND-Glied 83 wird unter Steuerung des Trigger 82 geöffnet, der über Inverter 76 durch den niederem Pegel des Oszillatorimpulses getaktet wird. Der Dateneingang des Triggers 82 stammt ! von dem Schreib-Trigger 81. Diese Schaltung wird ebenfalls vom Ausgangssignal des Inverters 76 getaktet, ihr Dateneingang wird vom UND-Glied 80 gesteuert. UND-Glied 80 wird von der Verriegelungsschaltung 78 für die Speicherfunktion und dem Ausgangssignal des Triggers 79 beaufschlagt. Das Ausgangssignal des Triggers 79 wird weiterhin direkt der ODER-Kreis j 84 zugeführt, um das Signal "CSY TRIGGER" zu erzeugen. Trigger 79 wird weiterhin vom Ausgangssignal des Inverters 76 beeinflußt, ihr Dateneingang ist mit der Verriegelungsschaltung 78 für die Speicherfunktion verbunden. Verriege- j lungsschaltung 78 für die Speicherfunktion wird unter Steue- j

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rung eines UND-Gliedes 77 gesetzt, dem das Signal "Speicherfunktion" und ein Eingangssignal vom Inverter 76 zugeführt wird. Die Verriegelungsschaltung 78 für die Speicherfunktion wird zurückgesetzt, wenn Trigger 82 angesetzt ist. Nach dem Zurücksetzen der Verriegelungsschaltung 78 werden die Trigger 79, und 72 zur Erzeugung der Speicher-Zeitsignale durch die Taktsequenz zurückgesetzt.

Die Taktsequenz für den Speicher ist im Zeitdiagramm der Fig. dargestellt. Daraus ist ersichtlich, daß die Verriegelungsschaltung 78 für die Speicherfunktion mit dem Signal "Speicherfunktion" gesetzt wird, wenn der Oszillatorimpuls seinen niederen Pegel einnimmt. Trigger 79 wird gesetzt, wenn der nächste Oszillatorimpuls zum niederen Pegel übergeht. Bei gesetztem Trigger 79 wird die Schaltung 81 gesetzt, wenn der nächste Oszillatorimpuls niederpegelig wird. Trigger 82 wird dann gesetzt, wenn der nächste Oszillatorimpuls niederpegelig wird. Das Setzen des Triggers 82 setzt die Verriegelungsschaltung 78 für die Speieherfunktion zurück. Trigger 82 kann somit die Leseoperation verlängern, selbst wenn Trigger 79 zurückgesetzt wurde.

Das Zeitdiagramm von Fig. 6 betrifft die Abläufe nach dem Auslesen einer RegisterInstruktion. Die Registerinstruktion wird während der Zeiten TO, T1 und T2 ausgelesen. Es kann sich bei dieser Instruktion entweder um eine Lese- oder eine Schreibinstruktion handeln. Betrifft die Registerinstruktion einen Lesevorgang, wird der Inhalt eines ausgewählten Steuer- oder Statusregisters 200 in ein ausgewähltes LSR-Register 100 gegeben; bei einem Schreibvorgang gelangt der Inhalt eines ausgewählten LSR-Registers 100 in ein ausgewähltes Steuer- oder ₍ Statusregister 2OO.

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Während einer Lese-Registerinstruktion werden die Daten im ausgewählten Steuer- oder Statusregister 200 zunächst in das Speicherdatenregister 19 und von dort über die ALU-Torschaltung 25 in ein ausgewähltes LSR gegeben. Aus dem Zeitdiagramm in Fig. 6 ist ersichtlich, daß LSR 100 (Fig. 1) mit der nach SAR 16 zu bringenden Adresse durch die Bits 13, 14 und 15 der Instruktion während der Zeit T3 ausgewählt wird, und der Inhalt des ausgewählten LSR 100 in SAR 16 und X-Register 22 geschrieben wird. Die Adresse in SAR 16 wird der Speicheradreßdecodier- und Auswahllogik 17 zugeführt, sowie der Re- j gisterauswahllogik 201. Die Registerauswahllogik 201 wird durch) das Signal "Abfühlen/Laden CTL/Status REG" aktiviert und die ; Daten aus dem gewählten Steuer- oder Statusregister 200 über die Torschaltung 202 in das Speicherdatenregister (STR 19) gegeben, wenn während der Zeiten T4 und T5 das Signal "CSY TRIGGER" ansteht. Die Adresse im X-Register 22 wird der ALU 24 zugeführt, und unter Steuerung der ALU-Steuerung 26 während j der Zeiten T4 und T5 dekrementiert. ALU 24 führt die Dekrementierung durch, wenn die ALU-Funktionsbits 1, 2 und 3 auf 0 stehen und kein Bitübertrag vorhanden ist. Die Registerinstruktion zwingt die ALU-Funktionsbits 1, 2 und 3 und das Übertragsbit auf 0. Die dekrementierte Adresse wird dann an das ausgewählte LSR über die ALU-Torschaltung 25 während der Zeit T5 | zurückgeschrieben. Die Daten im Speicherdatenregister (SDR) 19 ]

gelangen dann über die Speichertorschaltung 21 zur ALU-Toschal-i tung 25 und in ein LSR 100, das durch die Bits 5, 6 und 7 der Instruktion während der Zeit T6 ausgewählt wurde.

Eine Schreibe-Registerinstruktion überträgt Daten aus einem !ausgewählten LSR über die Speichertorschaltung 21 in ein ausgewähltes Steuer- oder Statusregister 200. Die Schreibe-Registeriinstruktion wird während der Zeiten TO, T1 und T2 ausgelesen. Das LSR mit der nach SAR 16 zu bringenden Adresse wird während der Zeit T3 ausgelesen und der Inhalt über Speichertorschal-

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tung 21 nach SAR 16 und X-Register 22 gebracht. Der Inhalt von !SAR 16 wird dann der Registerauswahllogik 201 zugeführt, die idurch das Signal "Abfühlen/Laden CTL/Status REG" aktiviert wird und eines der Steuer/Statusregister 200 auswählt. Das LSR 100 mit den zu übertragenden Daten wird während der Zeit ¹T4 und T5 durch die Bits 5, 6 und 7 der Instruktion ausgewählt. !Die Daten gelangen vom adressierten LSR über die Speichertorischaltung 21 während der Zeit T5 in das ausgewählte Steueroder Statusregister 200. Die Adresse im X-Register 22 wird dann während der Zeit T6 durch ALU 24 unter Steuerung der ALU-Steuerung 26 dekrementiert. Die dekrementierte Adresse läuft über ALU-Torschaltung 25 zum LSR 100, das über Bits 13, 14 und 15 der Instruktion während der Zeit T6 ausgewählt wurde.

Die Adressierung der Steuer- und Statusregister 200 ist in Fig. 8 dargestellt. Bits 0 bis 15 von SAR 16 werden den UND-Gliedern 204 der Registerauswahllogik 201 zugeführt. Diese !UND-Schaltkreise werden durch das Signal "Abfühlen/Laden Status IREG" gesteuert.

|ln einer modifizierten Ausfuhrungsform kann der Ausgang von

|SAR 16 einem Paar von Torschaltungen zugeführt werden, die dann die Speicheradreßdecodier- und Auswahllogik 17 bzw. die I

|Steuer- und Statusregister 200 beaufschlagen. Diese Torschaltungen sind im wesentlichen dieselben wie die Schaltung 18 und 202 und werden über das Signal "Abfühlen/Laden CTL/Status REG" gesteuert, das der Torschaltung, die der Schaltung 18 entspricht, über den Inverter 36 und der Schaltung, die der Torschaltung 202 entspricht, direkt zugeführt wird. In diesem Fall ist es dann nicht notwendig, die Ausgangssignale der Speicher 10 und 15 und der Register 200 über Torschaltungen zu führen.

Sin Ausführungsbeispiel, bei dem die Erfindung in ein Multiprozessor sy st em eingebaut ist, wird in den Fign. 2A, 2B, 2C, 2D

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2E und 2F dargestellt. Das hier betrachtete System ist in der

Patentanmeldung P (internes Aktenzeichen RO 976 007)

mit dem Titel "Asymmetrischer Multiprozessor", beschrieben. Die dort im einzelnen erläuterte Fig. 2 entspricht der Fig. 2 in dieser Anmeldung. Die Instruktions- und Funktionsdecodierlogik 350 in Fig. 2D erzeugt ein Signal "Abfühlen/Laden MSP REG", das vom Steuerprozessor CP an die Torschaltung-Steuerlogik 200 im Hauptspexcherprozessor MSP 10 über die CP-Steuerlogik 400 für den MSP und die Instruktionsfunktions-Decodier- und Steuerlogik 100 (Fig. 2F und 2B) gegeben wird.

Während der Ausführung einer Instruktion "Abfühlen/Laden MSP REG" im Steuerprozessor CP 300 wird das invertierte Signal "Steuerspeicherzugriff" erzeugt und an die Instruktions- uFunk-* tionsdecodier- und Steuerlogik 100 des MSP 10 übertragen. Die CP-Taktgeber 330 für Zentraleinheit und Speicher in Fig. 2D treten dann in eine Schleife ein und bleiben somit in dem be- . treffenden Zeitzustand stehen. MSP 10 antwortet auf das invertierte Signal "Steuerspeicherzugriff", wodurch die MSP Taktgeber 50 in Fig. 2F gestoppt werden und ein Signal "MSP Taktgeber ge-j stoppt" erzeugt und an die CP Steuerlogik 400 für MSP innerhalb^ des Steuerprozessors 300 übertragen. Die Steuerlogik 400 für MSP innerhalb des Steuerprozessors benutzt das Signal "MSP i Taktgeber gestoppt" zur Synchronisierung und erzeugt ein Signalj "Hauptspeicher OP TRIGGER", das an die Instruktionsfunktionsdecodier- und Steuerlogik 100 im MSP 10 übertragen wird. Das ' Signal "Hauptspeicher OP TRIGGER" wird innerhalb der CP-Steuer4 logik 400 für den MSP verwendet, um ein Signal "Zeitfortschaltung" zu erzeugen, mit dem die CP-Taktgeber 330 aus ihrem Schleifenzustand herausgenommen werden. Die CP Steuerlogik 400 liefert auch ein Signal "Takt MS SAR" an die Instruktionsfunk- ; tionsdecodier- und Steuereinheit 100 des MSP 10. Der Steuerpro-

zessor setzt eine Adresse auf die Sammelleitung CPSPO 313, um

sie nach dem Hauptspeicheradreßregister MSAR 11 (Fig. 2A) des RO 976 006

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MSP zu übertragen, wenn der Instruktionsdecodierer 100 nach Empfang des Signals "Takt MS SAR" vom CP 300 das Taktsignal "CLK MSAR" erzeugt. Die Adresse im MSAR 11 wird in diesem Fall zur Adressierung eines der Register im MSP 10 über die Torschaltungssteuerung 200 und die LSR-Steuerung 270 verwendet. LSR Steuerung 270 liefert Signale auf den Adreßleitungen zum Adressieren der lokalen Speicherregister LSR 36, der Adreßübersetzungsregister AÜR 12, der Prozeßstatusregister (PSR) 29, der Programmmoderegister (PMR) 90, der Steuermoderegister (CMR) 91, der Halteregister (BMR) 92, der Konfigurationssteuerregister (CCR) 93 und der Adreßvergleichsregister (ACR) 94.

Die Systemausgangs-Sammelleitung des Steuerprozessors CPSBO beaufschlagt direkt MSAR 11, Adreßübersetzungsregister 12, Prozessorstatusregister 29, Programmmoderegister 90, Steuermoderegister 91, Haltemoderegister 92, Konfigurationssteuerregister 93 und Adreßvergleichsregister 94. Die Systemsausgangssammelleitung des Steuerprozessors (CPSBO) beaufschlagt weiterhin die LSR 36 über die Hauptspeichertorschaltung 49 und LSR-Torschaltung 35. Der Inhalt der gerade erwähnten Register kann auch vom Steuerprozessor 300 abgefühlt werden, wenn dieser eine Instruktion "Abfühlen/Laden MSP Register" ausführt. Außerdem kann die Instruktion "Abfühlen/Laden MSP Register" den Inhalt folgender Register auslesen (abfühlen); Q-Register 28, Q-Halteregister 27, Register 95 für Statusbyte 0, Register 96 für Statusbyte 2, Register 97 für Statusbyte 3.

Einzelheiten der Torschaltungssteuerung 200 und LSR Steuerung 270 brauchen hier nicht näher ausgeführt werden. Einzelheiten der Steuertorschaltung 200 sind in den Fign. 5A, 5B, 5C und 5D, Einzelheiten der LSR Steuerung 270 in den Fign. 6A und 6B der Patentanmeldung P (Aktenzeichen RO 9-76-OO7) enthalten.

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In diesem Zusammenhang ist es nur wichtig, daß die im MSAR 11 enthaltene Adresse, mit der normalerweise Hauptspeicher 15 übei den Hauptspeicheradreßdecodierer 13 adressiert wird, während der Ausführung einer Registerinstruktion dazu dient, die Register LSR 36, AÜR 12, PSR 29, PMR 90, CMR 91, BMR 92, CCR 93 und ACR 94 zu adressieren. Die in MSAR 11 eingegebene Adresse wird durch den Steuerprozessor 300 auf praktisch die gleiche Weise dekrementiert, wie es für den in Fig. 1 dargestellten Prozessor beschrieben wurde. Die in MSAR 11 eingegebene Adresse:

wurde aus den LSR 310 über die Speichertorschaltung 312 (Fig.

eingelesen. Die gleiche Adresse wird über Register XREG 314 der ALU 318 zugeführt und dort unter Steuerung der ALU-Steuersignale aus dem Instruktions- Funktionsdecodierer 350 dekrementiert. Die dekrementierte Adresse wird dann zum ausgewählter} LSR 310 über die ALU-Torschaltung 319 zurückgegeben. Die LSR 310 werden durch Signale "ADR/Schreibe LSR" aus dem Instruktions- und Funktionsdecodierer 315 ausgewählt. Die in die erwähnten ausgewählten Register des MSP einzuschreibenden Daten stammen auch von einem der LSR 310 und werden über die Speichertorschaltung 312 auf CPSBO gegeben. Wenn Daten aus den MSP-Registern ausgelesen (abgefühlt) werden sollen, werden sie über Sammelleitung 321, die durch verkabelte Oderverknüpfung (Dot OR) mit der Steuerspeichersammelleitung verbunden ist, in das Speicherdatenregister 307 des Steuerprozessors 300 eingegeben. Die Sammelleitung 321 ist nach Fig. 2B über die verkabelte Oderbedingung 37 angeschlossen. Dieser ODER-Schaltkreis 37 empfängt Eingangssignale von der Steuerprozessortorschaltunc' 30 und der Torschaltung 39 für das Abfühlen von Bytes. Die Torschaltung 39 wird von den Registern AÜR 12, PMR 90, CMR 91,

!BMR 92, CCR 93, und ACR 94 beaufschlagt. Die SteuerprozessoriTorschaltung 30 wird von der Steuertorschaltung 25 beaufschlag^.

Steuertorschaltung 25 empfängt ihre Eingangssignale von der Statustorschaltung 38.

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,Die Statustorschaltung 38 empfängt ihre Eingangssignale von jden Registern, Q-Register 28, PSR 29 und den Statusregistern 95 und 96. Die in SDR 307 eingegebenen Daten werden dann in eines der ausgewählten LSR 310 über die Speichertorschaltung 312 und ALU-Torschaltung 319 eingegeben.

Obwohl während der Ausführung der Registerinstruktion eine Speicheradresse im MSAR 11 enthalten war, wird der Hauptspeicher 15 nicht adressiert, da die Hauptspeicher-Adreßdecodierschaltung 13 durch einen Impuls "Sperre STG/Schreiben" gesperrt wird, der von der Instruktionsfunktionsdecodier- und Steuerlogik 100 nach Empfang des Signals "Abfühlen/Laden MSP REG" erzeugt wird. Die MSP Register werden also geladen und ausgelesen (abgefühlt), indem eine RegisterInstruktion in CP 300 ausgeführt wird. Der Hauptspeicher 15 ist während der Aus-

ι führung dieser Registerinstruktion in CP 300 gesperrt. Das Laden und Abfühlen der MSP-Register während der Ausführung einer Registerinstruktion in CP 300, entspricht im wesentlichen dem Laden und Abfühlen der Steuer- und Statusregister 200 in Fig. 1. Auch das Sperren des Hauptspeicher-Adreßdecodierschalt-* kreises 13 in Fig. 2A so, daß während der Ausführung einer Registerinstruktion kein Hauptspeicherzugriff erfolgen kann, entspricht im wesentlichen dem Speicheradreß-Decodier- und Auswahlschaltkreis in Fig. 1. Die während der Ausführung einer Instruktion "Abfühlen/Laden MSP REG" in CP auftretenden Zeitsignale sind in Fig. 9 dargestellt. Das Signal "Schreibe MSP REG" wird nur für die Instruktion "Lade MSP REG" generiert, das Signal "Taktgeber SDR" nur, wenn eine Instruktion "Abfühlen; MSP REG" ausgeführt wird.

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Leerseite

Claims

PATENTANSPRÜCHE

Steuereinheit für Datenverarbeitungsanlagen mit mindestens einem Prozessor, dadurch gekennzeichnet, < daß zwei oder mehrere voneinander verschiedene Instruktionen denselben Operationscode aufweisen, daß die zugehörigen unterschiedlichen Funktionen durch weitere in den Instruktionen enthaltene Steuerbits unterschieden werden, und daß bei der Instruktionsdecodierung mit Hilfe der zusätzlichen Steuerbits Sperrsignale zur Unterdrückung von Systemvorgängen erzeugt werden, die zur Ausführung der gewünschten Funktion nicht erforderlich sind.
2. Steuereinheit nach Anspruch 1, dadurch gekennzeichnet,

! daß die zusätzlichen Steuerbits nach ihrer Decodierung auf Werte zurückgesetzt werden, die einer anderen Funktion entsprechen.
3. Steuereinheit nach Anspruch 2, dadurch gekennzeichnet, daß zur Ausführung einer Instruktion bestimmte Teile

■ des Funktionsablaufs einer anderen Instruktion durch- ! geführt werden und die weiteren, nicht gewünschten Abläufe durch Sperrsignale gesperrt sind.
4. Steuereinheit nach einem oder mehreren der Ansprüche

1 bis 3, dadurch gekennzeichnet, daß eine Instruktion zur Adressierung eines Registers (Registerinstruktion) denselben Operationscode aufweist wie eine Instruktion zum Adressieren eines Speichers (Speicherinstruktion).

ORIGINAL
5. Steuereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß bei der Decodierung des gemeinsamen Operationscodes ein Aktivierungssignal (STG CTL ; INSTR, Fig. 1) an eine weitere Decodiereinheit

(51) gegeben wird, die die weiteren Steuerbits (11, 12, Fig. 3) decodiert und bei Vorliegen einer Registerinstruktion ein Sperrsignal für den Hauptspeicher (15) abgibt.
6. Steuereinrichtung nach Anspruch 5, dadurch gekennzeichnet, daß das Sperrsignal dem Speicher-Adreß-Decodierer (17) zugeführt wird.
7. Steuereinheit nach Anspruch 6, dadurch gekennzeich- i

net, daß die zusätzliche Decodiereinheit die zusätzlichen Steuerbits entsprechend den Werten einer Speicherinstruktion zurücksetzt.
8. Steuereinheit nach Anspruch 7, dadurch gekennzeich- ' net, daß bei einer Registerinstruktion die für j eine Speicherinstruktion vorgesehene Adreßrechnung (inkrementiere/dekrementiere SAR 16) durchgeführt ;

wird. I
9. Steuereinrichtung nach Anspruch 8, dadurch gekennzeichnet, daß bei einer Registerinstruktion die im j

Speicheradreßregister (16) enthaltene Adresse zur Adressierung eines Registers (200) dient. J
10. Steuereinrichtung nach einem oder mehreren der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß die | Registerinstruktion zum Lesen bzw. Einschreiben | eines ausgewählten Registers dient, wobei der Datenverkehr mit weiteren Registern (LSR 100) erfolgt.
11. Steuereinrichtung nach einem oder mehreren der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß ein Multiprozessorsystem zugrunde liegt, die Registerinstruktion und die Registeradreßmodifikation in einem Prozessor (CP 300, Fig. 2) ausgeführt wird, und die adressierten Register in einem damit verbundenen zweiten Prozessor (MSP 10) enthalten sind.
12. Steuereinrichtung nach Anspruch 11, dadurch gekennzeichnet, daß bei einer Registerinstruktion der Hauptspeicher des zweiten Prozessors durch ein Sperrsignal gesperrt wird.

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