DE3003150A1

DE3003150A1 - Mikrocomputer mit einem speicher mit wahlfreiem zugriff zum speichern von paritaetsbits

Info

Publication number: DE3003150A1
Application number: DE19803003150
Authority: DE
Inventors: Shigenobu Katagiri; Kazuyuki Kubo
Original assignee: Hitachi Koki Co Ltd
Current assignee: Koki Holdings Co Ltd
Priority date: 1979-01-31
Filing date: 1980-01-29
Publication date: 1980-08-07
Also published as: US4355393A; JPS55105897A; DE3003150C2

Description

Die Erfindung betrifft allgemein einen Mikrocomputer und insbesondere betrifft die Erfindung einen Speicher für einen Mikrocomputer, in dem Paritätsbits des Steuerprogramms gespeichert werden.

In letzter Zeit werden Mikrocomputer immer mehr zur Steuerung verschiedener Vorrichtungen und Geräte benutzt. Falls das durch einen Mikrocomputer gesteuerte System relativ klein ist, werden oft Auslese- oder Festwertspeicher (ROM-Speicher) als Programmspeicher für den Mikrocomputer benutzt. Wenn ein ROM als Programmspeicher für einen Mikrocomputer verwendet wird, wird eine Reihe von Vorgängen, beispielsweise von einer Programmzusammenstellung in den ROM eingeschrieben und das kann relativ einfach mit einem handelsüblichen Entwicklungssystem-Gerät geschehen.

Keines der derzeit auf dem Markt befindlichen Entwicklungssystem-Geräte besitzt jedoch die Funktion, Paritätsbits mit Bezug auf das in dem ROM eingespeicherte Steuerprogramm zu erzeugen. Wenn es nun wünschenswert oder erforderlich ist, dem Programmspeicher Paritätsbits hinzuzufügen, muß die Auslegung (software) des Entwicklungssystem-Geräts geändert werden. Wenn darüberhinaus das Programm geändert werden soll, beispielsweise wenn ein Fehler bei einer Fehlersuche im Programm des Mikrocomputers entdeckt wird oder wenn eine Änderung in den Anforderungen an den Mikro-

die computer vorgenommen wird, müssen aucn aera Steuerprogramm entsprechenden Paritätsbits geändert werden.

Die Erfindung wurde entwickelt, um diese Nachteile bei den üblichen Mikrocomputer-Systemen zu überwinden.

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Es ist deshalb ein primäres Ziel der vorliegenden Erfindung, eine neue Mikrocomputerauslegung zu schaffen, mit der die Hinzufügung von Paritätsbits, die den eingespeicherten Programmdaten entsprechen, auf einfache Weise zu lösen ist.

Ein anderes Ziel der vorliegenden Erfindung besteht darin, eine neue Mikrocomputerauslegung zu schaffen, durch die die Paritätsbits des Steuerprogramms selbsttätig erzeugt werden, wenn der Mikrocomputer eingeschaltet wird, woraufhin die erzeugten Paritätsbits in einem Speicher mit freiem Zugriff (RAM) gespeichert werden.

Ein weiteres Ziel der vorliegenden Erfindung besteht darin, eine neue Mikrocomputerauslegung zu schaffen, bei der die in dem Speicher mit freiem Zugriff (RAM) gespeicherten Paritätsbits ausgelesen und zur überprüfung der vorgespeicherten Daten des Steuerprogramms benutzt werden, wenn dieses Programm zur Steuerung einer Vorrichtung oder eines Geräts benutzt wird , mit dem zusammen der Mikrocomputer arbeitet.

Um diese Ziele zu erreichen, empfängt die Zentraleinheit (CPU) des Mikrocomputers alle Einzeldaten des in einem Festwertoder Auslesespeicher (ROM) vorgespeicherten Steuerprogramms, um entsprechende Paritätsbits zu erzeugen, daraufhin werden die Paritätsbits in einem zusätzlich vorgesehenen Speicher mit freiem Zugriff (RAM) gespeichert. Wenn ein Mikrocomputer in der meist üblichen Weise mit einem RAM ausgerüstet ist, wird noch ein zweiter oder zusätzlicher RAM benutzt, um die erwähnten Paritätsbits zu speichern.

Die Erfindung wird nachfolgend anhand der Zeichnung beispielsweise näher erläutert; in der Zeichnung zeigt:

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Fig. 1 ein schematisches Blockschaltbild eines

erfindungsgemäßen Mikrocomputers,

Fig. 2 eine Tafel der logischen Werte, die in den

ROM- und RAM-Speichern der Schaltung in Fig. gespeichert sind, und

Fig. 3 ein in Form eines Flußdiagramms dargestellter

Betätigungsablauf des Mikrocomputers nach Fig. 1 bei der Herstellung und Speicherung der Paritätsbits.

Der in Fig. 1 gezeigte Mikrocomputer enthält neben anderen eine zentrale Verarbeitungseinheit CPU.1, einen Festwertoder Auslesespeicher ROM 2, der als Programmspeicher dient, und einen Speicher mit freiem Zugriff RAM, der nicht näher dargestellt ist und der als Programm- und Datenspeicher beim Programmablauf dient. Dieser RAM wird im Zusammenhang mit dieser Beschreibung als erster RAM bezeichnet und ist, wie bereits erwähnt, in Fig. 1 nicht dargestellt. Zusätzlich ist bei dem erfindungsgemäßen Mikrocomputer ein zweiter RAM 3, ein Paritäts-Überprüfer oder -Tester 4 und ein Flip-Flop 5 vorhanden, Der zweite oder Hilfs-RAM 3 dient als Paritätsbitspeicher _f wie es im einzelnen später beschrieben wird.

Zur Erklärung des Betriebsablaufs des Mikrocomputers wird auf die Tabelle der logischen Werte in Fig. 2 und das Flußdiagramm in Fig. 3 Bezug genommen. Der Programmspeicher 2 besitzt eine Vielzahl von Adressen, die von der Adresse " ο " bis zur Adresse "X" reichen. Diese Adressenvielzahl von " O " bis "X" ist in zwei Abschnitte unterteilt, die hier als Block I und als Block II bezeichnet sind. Der Block I besteht aus den Adressen von " ο " bis "n-1", während im Block II die Adressen von "n" bis "X" vorhanden sind (Fig. 2). Bei jeder Adresse der beiden Blöcke I und II

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ist ein Datenwort, d.h. eine Bitreihe, gespeichert. In der gezeigten Ausführung enthält jedes Datenwort 8 Bits. Der Block I wird zur Speicherung eines Programms benutzt, der bei der Erzeugung von Paritätsbits verwendet wird, während der Block 2 zur Speicherung eines normalen Programms benutzt wird, wie es zur Steuerung eines Geräts oder einer Vorrichtung durch den Mikrocomputer gebraucht wird. Die 8 bei jeder Adresse des Programmspeichers ROM 2 gespeicherten Bits werden der CPU 1 zugeführt, so daß die CPU 1 das Paritätsbit für jedes Wort bestimmen kann. Das geschieht so, daß die CPU 1 feststellt, ob die Anzahl von logisch 1-Werten an jeder Adresse gerade oder ungerade ist. Das so erfaßte Ergebnis wird bei jeweils einer entsprechenden Adresse im zweiten oder Hilfs-RAM 3 gespeichert. Der zweite oder Hilfs-RAM 3 dient so als Speicher für die Paritätsbits und die bei den jeweiligen Adressen gespeicherten logischen Werte sind unterhalb der im ROM 2 gespeicherten Bits in Fig. 2 angezeigt.

Wie es bekannt ist, stehen zwei Paritätssysteme zur Auswahl, nämlich das Gerade-Paritätssystem und das Üngerade-Paritätssystem. Bei der gezeigten Ausführung wird die ungerade Parität angezeigt und die folgende Beschreibung wird unter dieser Voraussetzung fortgeführt.

Wenn der Mikrocomputer durch einen (nicht gezeigten) Einschalter in Betrieb gesetzt wird, führt die CPU 1 eine Programmabfolge von der Adresse " O " aus durch. Dementsprechend werden die Betriebsinstruktionen der Reihe nach ausgelesen, die durch die Bits an den Adressplätzen von " O " bis "n-1" gespeichert sind, d.h. also die Programmdaten des Blocks I ausgelesen, um die Parität der jeweiligen Worte zu bestimmen. Nachdem die im Block I enthaltenen Daten ausgelesen wurden, kommen die an der Adresse "n" enthaltenen Daten an die Reihe, werden ausgelesen und zur CPU 1 übertragen. Die Anzahl der

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logisch 1-Werte des an der Adresse "n" gespeicherten Wortes wird erfaßt und es wird bestimmt,, ob die erfaßte Zahl gerade oder ungerade ist. Die CPU 1 gibt dann ein Bit logisch " O " ab, wenn die Anzahl der logisch 1-Werte ungerade ist bzw. ein Bit logisch "1", wenn diese Anzahl gerade ist. Dieses Ausgangssignal der CPU 1 wird wiederum an der Adresse "n" des zweiten oder Hilfs-RAM 3 eingespeichert. In diesem Beispiel (Fig. 2) sind 5 Werte logisch 1 in dem Wort enthalten/ das sich an der Adresse "n" des Programmspeichers ROM 2 befindet. Damit ist die Anzahl ungerade und deswegen wird bei der entsprechenden Adresse "n" des Hilfs-RAM 3 ein Bit " O " gespeichert. Auf diese Weise werden die Paritätsbits der Speicherplätze mit den Adressen von "n" bis "X" durch die CPU 1 ermittelt und die Paritätsbits in die entsprechenden Adressen "n" bis "X" des Paritätsbitspeichers, also des Hilfs-RAM 3, der Reihe nach eingespeichert.

Nach der Erzeugung und Speicherung der Paritätsbits der Programmdaten aus dem Block II führt die CPU 1 das in dem Block II dieses Speichers eingespeicherte Steuerprogramm aus. Zu diesem Zweck wird jeweils das bei einer Adresse gespeicherte Wort durch die CPU 1 ausgelesen und gleichzeitig wird das bei der gleichen Adresse im Paritätsbitspeicher 3 enthaltene Paritätsbit ausgelesen und daraufhin werden das Programmwort der Adresse und das zugehörige Paritätsbit zu dem Paritätsprüfer oder -vergleicher 4 gegeben. Dieser erfaßt, ob die Anzahl der logisch 1-Werte des Wortes gerade oder ungerade ist, und vergleicht das Ergebnis mit dem Paritätsbit. Wenn ein Paritätsfehler aufgetreten ist, erzeugt der Paritätsvergleicher 4 ein Ausgangssignal logisch "1". Der Ausgang des Paritätsvergleichers 4 ist mit dem D-Eingang des D-Flip-Flops 5 verbunden. Gleichzeitig empfängt das D-Flip-Flop 5 Taktimpulse von einem (nicht gezeigten) Taktimpulsgeber und deshalb wird das D-Flip-Flop 5 beim Eintreffen eines Taktimpulses gesetzt, wenn am Eingang D

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ein Ausgangssignal logisch "1" anliegt. Damit erzeugt das D-Flip-Flop 5 ein Ausgangssignal, das als "Paritätsfehler" bezeichnet wird und gibt dieses an die CPU 1 ab, um diese von dem aufgetretenen Paritätsfehler zu informieren, der im Steuerprogrammwort, das im Programmspeicher 2 eingespeichert ist, vorhanden ist.

Weise

Auf diese werden die Paritätsbits erzeugt und die Paritätsprüfung ausgeführt. Da jedoch keine Paritätsbits von den an den Plätzen mit Adressen " O " bis "n-1" versehenen Speicherplätzen des Blocks I des Paritätsbitspeichers 3 eingeschrieben sind, können Paritätsfehler auftreten während der Ausführung des Programms im Block I des Programmspeichers 2. Das Auftreten solcher Paritätsfehler kann jedoch verhindert werden, wenn keine Taktimpulse erzeugt werden, so lange die CPU das Programm des Blocks I des Programmspeichers 2 ausführt.

Während der Zeitspanne, in der die CPU 1 das Programm im Block I.ausführt, kann nicht sichergestellt werden, ob die Paritätsbits richtig oder nicht erzeugt werden, da die Paritätsprüfung während dieses Zeitabschnitts nicht ausgeführt werden kann. Wenn jedoch ein Paritätsbit auf fehlerhafte Weise erzeugt wurde, muß ein Paritätsfehler auftreten, wenn die CPU das Steuerprogramm im Block II des Programmspeichers 2 ausführt. Demzufolge entsteht kein Problem, obwohl nicht sichergestellt ist, ob Paritätsfehler korrekt erzeugt wurden oder nicht.

Fig. 3 zeigt ein Flußdiagramm der Arbeitsabfolge bei der Erzeugung von Paritätsbits. Nach dem Einschalten des Mikrocomputers (START) nimmt der Mikrocomputer seinen Betrieb gemäß den eingespeicherten Programm auf. Dabei beginnt der Mikrocomputer mit dem Programmwort an der Adresse " .0 " des ersten Blocks I. Im Flußdiagramm bedeutet

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der Hinweis "N" allgemein eine der Adressen von "n" bis "X". Zum Beginn der Arbeitsabfolge ist die Adresse "N" die erste Adresse "n" des zweiten Blocks II. Demzufolge wird das Wort an der Adresse "n" ausgelesen und an ein in der CPU 1 enthaltenes Register übertragen, so daß die CPU 1 den Betrieb aufnehmen und so ein Paritätsbit aus dem Wort erzeugen kann, das aus der Adresse "n" ausgelesen wurde. Das so durch die CPU 1 erzeugte Paritätsbit wird dann an der entsprechenden Adresse in den zweiten oder Hilfs-RAM 3 eingeschrieben. Wie Fig. 2 zeigt, ist diese entsprechende Adresse die Adresse "n" im zweiten RAM 3. D.h. also,daß die Adresse, an der das Paritätsbit eingeschrieben wird, die Adresse "N" ist.

Nachdem das Paritätsbit des an der Adresse "n" stehenden Wortes in die Adresse "n" des zweiten oder Hilfs-RAM 3 eingeschrieben wurde, wird die der Adresse "N" entsprechende Zahl, zu diesem Zeitpunkt "n", mit der Zahl der letzten Adresse "X" verglichen. Bei diesem Vergleich wird dann, wenn die der Adresse "N" entsprechende Zahl gleich oder größer als die der letzten Adresse "X" entsprechende Zahl ist, die

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Antwort "JA" erzeugt , während dann, wenn die der Adresse "N" entsprechende Zahl kleiner als die der Adresse "X" entsprechende Zahl ist, die Antwort "NEIN" ergibt. Bei der Antwort "NEIN" wird die Zahl der Adresse "N" um 1 erhöht. Wenn das Paritätsbit des an der Adresse "n" stehenden Wortes bei der entsprechenden Adresse "n" im Hilfs-RAM 3 gespeichert wurde, ist die Zahl der Adresse "N" gleich "n", und damit ist, da "n" offensichtlich kleiner als "X" ist, die Antwort beim Vergleichen "NEIN". Nach diesem Vergleich wird die Adresse "n" durch die nächste Adresse "n+1" ersetzt. Damit wird das bei der nächsten Adresse "n+1" gespeicherte Datenwort ausgelesen und dessen Parität auf die gleiche Weise, wie bereits beschrieben, ermittelt.

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Dieser beschriebene Ablauf für die Erzeugung und Speicherung der Paritätsbits wird so lange wiederholt, bis beim Vergleichsschritt die Antwort "JA" erfolgt. D.h., daß der Reihe nach Paritätsbits für die Adressen von "n" bis "X" erzeugt und jeweils bei der entsprechenden Adresse im zweiten oder Hilfs-RAM 3 gespeichert werden. Nachdem alle Paritätsbits erzeugt und im Hilfs-RAM 3 gespeichert sind, ergibt sich als Antwort auf den Vergleichsschritt "JA", und der normale Steuervorgang nach dem im Block II des ROM 2 gespeicherten Steuerprogramms wird eingeleitet.

Es kann bei der beschriebenen Ausführung auch, statt die Erfassung und Bestimmung der Paritätsbits durch die CPU 1 vorzunehmen, ein handelsüblicher Parxtätsbitgenerator zur Erzeugung der Paritätsbits Verwendung finden.

Die Bitzahl, durch die die an den einzelnen Adreßplätzen gespeicherten Worte gebildet werden, muß nicht auf 8 beschränkt sein, sondern das erfindungsgemäße Verfahren kann natürlich auch mit verschiedenen anderen Bitzahlen, beispielsweise 4, 16 usw, angewendet werden.

Damit wird ein Mikrocomputer, der ein Gerät oder eine Vorrichtung nach einem in einem Festwert- oder Auslesespeicher (ROM) eingespeicherten Programm steuert und beeinflußt, mit einem weiteren oder zusätzlichen Speicher mit wahlfreiem Zugriff (RAM) versehen, um die Paritätsbits des Steuerprogramms zu speichern. Die das Steuerprogramm in dem ROM bezeichnenden Daten werden der Reihe nach ausgelesen und der zentralen Verarbeitungseinheit des Mikrocomputers zugeführt, welche die Paritätsbits der gespeicherten Daten erzeugt, worauf diese in dem RAM 2 gespeichert werden. Die so erhaltenen Paritätsbits werden zur Überprüfung der eingespeicherten Daten benutzt.

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Leerseite

Claims

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PATENTANWÄLTE

MANITZ, FINSTERWALD & QRÄMKOW

Hitachi Koki Company, Ltd.

No. 2-6-2, Ote-machi Chiyoda-ku Tokyo Japan

DEUTSCHE PATENTANWÄLTE

DR. GERHART MANITZ · DlPL-PHYS

MANFRED FINSTERWALD · DiPL-ING.. DiPL -wirtsch.-ing

WERNER GRÄMKOW ■ DlPL -ing.

DR. HELIANE HEYN · DlPL-CHEM. HANNS-JÖRG ROTERMUND · DiPL -phys

BRITISH CHARTERED PATENT AGENT JAMES G. MORGAN B se (PHYS). D M s

ZUGELASSENE VERTRETER BEIM EUROPAISCHEN PATENTAMT REPRESENTATIVES BEFORE THE EUROPEAN PATENT OFFICE MANDATAIRES AGREES PRES L OFFICE EUROPEEN DES BREVETS

München, den 29. Januar 19 80 P/3/SL - H 2141

Mikrocomputer mit einem Speicher mit wahlfreiem Zugriff zum Speichern von Paritätsbits

Patentansprüche

1J Mikrocomputer mit einer zentralen Verarbeitungseinheit (CPU) und einem Auslese- oder Festwertspeicher (ROM) zur Einspeicherung eines Steuerprogramms, dadurch gekennzeichnet , daß

a) eine Einrichtung zur Erzeugung von Paritätsbits der Steuerprogrammworte und

b) ein Speicher mit wahlfreiem Zugriff (RAM 3) zum Speichern der Paritätsbits vorgesehen ist.

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MANlTZ · FINSTERWALD ■ HEYN · MORGAN · 8000 MÖNCHEN 22 ROBERT-KOCH-STRASSE1 TEL (089) 22 4211 TELEX 05-29 672 PATMF

GRÄMKOW · ROTERMUND ■ 7000 STUTTGART 50 (BAQPANNSTATT)*SEELBERGSTR.23/25 JEL (0711) 5672 61 ZENTRALKASSE BAYER. VOLKSBANKEN · MÖNCHEN ■"KONTO-NUMMER7270 ·. POSJSGfcfiGKjiMONCHEN 77062 -805

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2. Mikrocomputer nach Anspruch 1, dadurch gekennzeichnet , daß ein Paritätsvergleicher (4) vorgesehen ist, der die in dem Festwertspeicher (ROM 2) gespeicherten Programmierungsdaten und die in dem Speicher mit freiem Zugriff (RAM 3) gespeicherten Paritätsbits erhält zur Überprüfung der Korrektheit der Programmierungsdaten, und daß ein Flip-Flop vom D-Typ (5) vorgesehen ist, das das Ausgangssignal des Paritätsvergleichers (4) und von einem Taktimpulsgeber stammende Taktimpulse erhält, wobei das D-Flip-Flop in Abhängigkeit von dem Ausgangssignal des Paritätsvergleichers (4) und dem-Taktimpuls ein paritätsfehlerbezeichnendes Ausgangssignal erzeugt.
3. Verfahren zur Erzeugung und Speicherung von Paritätsbits der Datenworte eines in einem Festwertspeicher eines Mikrocomputers gespeicherten Kontrollprogramm, dadurch gekennzeichnet ,

a) daß ein bei einer vorbestimmten Adresse in dem Festwertspeicher eingespeichertes Datenwort ausgelesen wird,

b) daß das ausgelesene Datenwort durch die zentrale Verarbeitungseinheit zur Erfassung der Parität des Datenwortes verarbeitet und auf diese Weise ein Paritätsbit hergestellt wird,

c) daß das Paritätsbit bei einer vorbestimmten Adresse eines Speichers mit wahlfreiem Zugriff gespeichert wird, und

d) daß die Schritte a) bis c) wiederholt werden, bis Paritätsbits entsprechend allen in dem Festwertspeicher gespeicherten Steuerprogramm-Datenworten erzeugt und in dem Speicher mit wahlfreiem Zugriff gespeichert sind.

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