DE2659031B2

DE2659031B2 - Fehlerkorrektur- und -Steuersystem

Info

Publication number: DE2659031B2
Application number: DE2659031A
Authority: DE
Inventors: Takashi Tama Tokio Kanie; Jun'ichi Yamato Kanagawa Tanahashi
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1975-12-27
Filing date: 1976-12-27
Publication date: 1978-04-27
Also published as: US4107652A; DE2659031A1

Description

Die vorliegende Erfindung bezieht sich auf ein Fehlerkorrektur-und-Steuersystem gemäß Oberbegriff des Anspruchs 1.

Bei einem Datenübertragungssystem, wie einer Hauptspeichervorrichtung eines Datenverarbeitungssystems, ist bisher eine Methode unter Verwendung eines sogenannten SEC/DED-Hamming-Code gewählt worden, bei der eine automatische Korrektur von 1-Bit-Fehlern und eine Feststellung von 2-Bit-Fehlem durchgeführt wird. Mit der in jüngerer Zeit aufgetretenen Verbesserung des Integrationsgrades von Speicherelementen in Form von integrierten Schaltungen (IC) ist der Wunsch entstanden, einen Fehlerkorrektur-Code verfügbar zu machen, mit dem eine automatische Korrektur der Fehler von f Bits (t£ 2) und die Feststellung der Fehler von (t+1) Bits möglich ist

Als Fehlerkorrektur-Code der gewünschten Art ist ein sogenannter BCH-Code bekannt Dieser Code und herkömmliche Codierungsmethoden sind ausführlich angegeben beispielsweise in M i y a g a w a et al., »Theory of Coding« veröffentlicht von SHOKODO.

Im allgemeinen werden bei einem Fehlerkorrektur-

Steuersystem Codewörter dadurch erzeugt, daß Prüfbits zu Informationsbits auf der Basis der erwähnten Codelogik hinzugefügt werden, und unter Verwendung der Information werden Syndrome aus den Codewärtern erzeugt, die aus den Informationsbits und dem zu den Informationsbits hinzugefügten Prüfbits bestehen. Aus diesen Syndromen ist sowohl die Anzahl der Fehler bekannt, falls welche vorliegen, als auch die Position der Fehlerbits. Prüfbits werden von den Informationsbits durch eine spezielle Logikschaltung (d. h, eine Prüfbiterzeugungsschaltung) erzeugt, entsprechend der erwähnten Codelogik. Syndromsignale werden ebenfalls von den Informationsbits und den Prüfbits erzeugt, und zwar durch eine vorbestimmte Syndromerzeugungsschaltung.

Bei einem herkömmlichen Beispiel werden die Syndromsignale durch die Logikschaltung decodiert, um das Vorhandensein oder NichtVorhandensein von Fehlern, die Anzahl der Fehler und die Positionen der Fehlerbits zu bestimmen. Bei anderen Beispielen wird ein Schieberegister verwendet Für den Fall, daß mehr als zwei Bits korregiert werden sollen, besteht jedoch der Nachteil, daß im Fall des ersteren Beispiels die Logikschaltungen überaus zahlreich und kompliziert werden, und daß im Fall der anderen Beispiele eine lange Zeit zur Verarbeitung erforderlich ist

Aufgabe der vorliegenden Erfindung ist es, ein Fehlerkorrektur-Steuersystem zur Überwindung dieser Nachteile verfügbar zu machen, deren Fehlerkorrekturschaltungen vereinfacht sind und deren Schaltuhgsoperationen für automatische Fehlerkorrekturen schneller gemacht sind.

Die Lösung dieser Aufgabe ist im Anspruch angegeben. Erfindungsgemäße Ausgestaltungen end Weiterbildungen sind in den Unteransprüchen gekennzeichnet.

Beim erfindungsgemäßen Fehlerkorrektur-Steuersystem ist im Hinblick auf die Tatsache, daß die Syndrome und Fehlerbitpositionen durch die zuvor erwähnte Codetheorie vorausgesagt werden können, ein Speicher vorgesehen, der in Speicherplätzen, welche die Adressen der Syndrome sind, die Fehlerbitpositionsinformationen speichert, welche die Fehlerbitpositionen entsprechend den Syndromen anzeigt, um die Fehlerkorrekturschaltungen zu vereinfachen und die Schaltungsoperationen für automatische Fehlerkorrekturen zu beschleunigen.

Außerdem wird ein Fehlerkorrektur-Steuersystem verfügbar gemacht, bei dem in Hinblick auf die Tatsache, daß eine bestimmte Beziehung zwischen den Syndromen und der diesen Syndromen entsprechenden Fehlerbitpositionsinformation besteht, lediglich ^i — I)-Fehlerbitpositionsinformation im Speicher gespeichert wird, und bei dem die Positionsinformation des restlichen Fehlerbits bestimmt wird durch Ausführen vom Exklusiv-ODER-Operationen basierend auf den Syndromen und der aus dem Speicher ausgelesenen Fehlerbitpositioninformation, wodurch die erforderliche Kapazität des Speichers reduziert wird.

Ferner wird mit der Erfindung ein Fehlerkorrektursteuersystem verfügbar gemacht, bei dem die Fehler der im Speicher gespeicherten Fehlerbitpositionsinformation festgestellt werden können.

Im folgenden wird die Erfindung anhand von Ausführungsformen näher erläutert In der Zeichnung zeigen

F i g. 1 bis 4 Diagramme zur Erläuterung der Bildung einer Prüfmatrix zur automatischen Korrektur von t

Bitfehlern und zur Feststellung von (t+1) Bitfehlern,

F i g. 5 ein Diagramm zur Erläuterung einer Ausführungsform der Verarbeitung zum Erhalt von erfindungsgemäßen Syndromen,

F i g. 6 ein Diagramm zur Erläuterung der Beziehung zwischen Adressen und Inhalten, die in dem erfindungsgemäß verwendeten Speicher gespeichert sind,

F i g. 7 bis 9 Schaltbilder zur Erläuterung von Ausführungsformen erfindungsgemäßer Aufbauten, F i g. 10 Decodierschaltungen 8-0,8-1 der F i g. 7, Fig. 11 den Inhalt des Speichers in F i g. 8 und F i g. 12 Decodiemngsschaltungen 8-0,8-1 der F i g. 8, F i g. 13 den Inhalt des Speichers in F i g. 9. Ein BCH-Code zur Korrektur von 2-Bit-ZufaIlsfehlern, der eine Codewortlänge von 15 Bits und eine Informationsbitzahl k von 7 aufweist, wird nun als Beispiel beschrieben. Der Polynomausdruck zur Erzeugung dieses Codes wird durch folgende Gleichung mit Wurzeln λ und «³ der Galois-Funktion GF (2*) dargestellt:

Die Prüf matrix //dieses Code zeigt F i g. 1.

Wenn Codewärtern mit Fehlern im Bit / und im Bit j auf die genannte Prüfmatrix H gegeben werden, ist, wenn das von der oberen Hälfte der Prüfmatrix H gemäß F i g. 1 berechnete Syndrom als S, und das von der unteren Hälfte berechnete Syndrom als S₂ bezeichnet werden, das gesamte Syndrom (S = [ f > j gegeben wie folgt:

S₁ = χ'"¹ +

(A)

Diese Formel (A) kann folgendermaßen angeordnet werden:

i'-¹ = S\ +

(B)

S₁

= 0. (C)

ist in F i g. 2 gezeigt. Wenn die Prüfmatrix gemäß F i g. 2 verwendet wird, wird das Feststellen von Fehlerbedingungen folgendermaßen durchgeführt

Wenn auf die in Fig.2 gezeigte Prüfmatrix IH ) Codewörter gegeben werden und wenn das von der ersten Reihe berechnete Syndrom mit So, das von der zweiten Reihe berechnete Syndrom mit S₁ und das von der dritten Reihe berechnete Syndrom mit Si bezeichnet wird, ergeben sich folgende Beziehungen: in (a) Wenn kein Fehler vorliegt:

S₀ = S, = S₂ = 0 (b) Im Fall eines 1-Bit-Fehlers: (i)So= I₁S, = S2 = 2 (ii)So- U(S₁Y = S₂ Ii (c) Im Fall eines 2-Bit-Fehlers: )

Demzufolge sind die Positionen der 2-Bitfehler durch Lösen des folgenden Polynomausdrucks gegeben.

Wenn ein Fehler nur in einer Position auftritt, ist da die Beziehung von S₂ = (S\Y besteht, die Fehlerbitposition durch Lösen der folgenden Formel gegeben:

f(x) = + S₁ = 0.

Es sind bisher Schieberegister und Decodierer von Logikschaltungen zur Bestimmung der Fehlerbitpositionen entsprechend den genannten Verfahren benutzt worden, und deshalb ist die Verarbeitungsstruktur kompliziert. Wenn man eine Paritätsprüfzeile zum Prüfen der gesamten Bits zu der in F i g. 1 gezeigten Prüfmatrix H hinzufügt, ist es bekanntlich möglich, 3-Bitfehler festzustellen. Die entsprechende Prüf matrix

(d) Im Fall eines 3-Bit-Fehlers: S₀ = U(S₁Y Φ S₂

Bei Verwendung der vorstehenden Beziehungen werden 1-Bit-Fehler und 2-Bit-Fehler automatisch korregiert und 3-Bit-Fehler festgestellt

F i g. 3 zeigt eine Prüfmatrix H in der «' anhand des Vektors des Binärwerts von 4 Bits ausgedrückt wird und in der Paritätsprüfzeichen der ersten Reihe so angeordnet sind, daß jede Spalte eine ungerade Anzahl von »1« annimmt. Wenn die Matrix gemäß Fig.3 verwendet wird, werden die gleichen Beziehungen (a) bis (d), wie sie im Zusammenhang mit F i g. 2 erläutert worden sind, hinsichtlich der Syndrome S₁ und S₂ aufgestellt Es kommt jedoch ein Unterschied bezüglich des Syndroms S₃ zustande: Im Fall der Verwendung der Prüfmatrix gemäß F i g. 3 ist das, was mit der Tatsache gemeint ist, daß S₀ eine logische »1« ist, und das, was mit der Tatsache gemeint ist daß So eine logische »0« ist, von dem in demjenigen Fall verschieden, in welchem die Prüfmatrix gemäß F i g. 2 verwendet wird. Die Bedingung, daß das Syndrom So eine logische »0« ist ist nämlich, daß, wenn eine gerade Anzahl von neun Ziffern das Syndrom S bilden, der Logikwert »1« ist, und die Bedingung dafür, daß das Syndrom So eine logische »1« ist, ist, daß, wenn eine ungerade Anzahl von neun Ziffern das Syndrom Sbüdet, der Logikwert »1« ist

Die Prüf matrix //gemäß F i g. 3 kann so, wie sie ist, in dem erfindungsgemäßen Fehlerkorrektur-und-Steuersystem gemäß Fig.4 verwendet werden. Generell werden die Korrektur und die Feststellung von Fehlern der Codewärter durchgeführt, indem Ziffern in Positionen, in denen der Wert »1« erscheint, aus Ziffern herausgenommen werden, die Codewärter bezüglich einer jeden Zeile der Matrix H bilden, die Paritäten dieser Ziffen geprüft und die Syndrombits bezüglich jeder Reihe erzeugt werden. Demgemäß werden für den Fall einer Matrix, in der viele Positionen einer jeden Zeile den Wert»1« annehmen, wie bei der Prüf matrix H gemäß Fig.3 oder Fig.4, die Verarbeitung zur Erzeugung der Syndrome und die Schaltung für diese Verarbeitung kompliziert

Deshalb wird erfindungsgemäß vorteilhafterweise eine Prüfmatrix H gemäß Fig.5 verwendet Die in F i g. 5 gezeigte Matrix H wird dadurch gebildet, daß eine Modulo-2-Addition in jeder Reihe und ein austausch der Zeilen in der Matrix gemäß F i g. 3 oder F i g. 4 durchgeführt wird, so daß die Matrix in eine linke Einheitsmatrix und eine rechte Prüfmatrix unterteilt werden kann.

Bei der vorliegenden Erfindung wird zur Durchführung der Verarbeitung zur Bestimmung von Fehlerbit-

Positionen ein Speicher verwendet, so daß die Verarbeitung mit einem einfachen Aufbau durchgeführt werden kann, sei es nun, daß die in F i g. 3 oder in F i g. 4 gezeigte Prüfmatrix H verwendet wird oder die Prüfmatrix //gemäß F i g. 5.

Wenn in F i g. 5 das Syndrom S durch Anwenden der Prüfmatrix H auf das Codewort erhalten wird, wird die in F i g. 5 gezeigte Verarbeitung durchgeführt. In F i g. 4 bezeichnet //eine Kontrollmatrix und Wein Codewort, das aus einem Paritätszeichen P, Prüfbits G> bis C₇ und Daten Db bis A besteht.

Nach der vorliegenden Erfindung ist ein Speicher so angeordnet, daß Fehlerbitpositionsinformation, die durch ein bestimmtes Syndrom Sbezeichnete Fehlerbitpositionen zeigt, in Adressenpositionen gespeichert wird, die durch das Syndrom S gegeben sind. Wenn ein bestimmtes Syndrom S durch die in F i g. 5 gezeigte Verarbeitung gegeben ist, wird Zugriff zum Speicher genommen, und es werden Fehlerbitpositionen durch die gespeicherten Inhalte des Speichers bestimmt.

F i g. 6 zeigt den Aufbau des erfindungsgemäß zur Speicherung von Information über Fehlerbitpositionen verwendeten Speichers. Es können im voraus Muster des Syndroms S berechnet werden, wenn das Codewort Wund die Matrix ///verarbeitet werden. Das heißt, es kann berechnet werden, welches Muster das Syndrom S annimmt, entsprechend der zuvor erwähnten Codetheorie, wenn ein Fehler in irgend einem Bit im Codewort W vorhanden ist, wenn zwei Fehler auftreten oder wenn in drei oder mehr Bits Fehler vorhanden sind. Basierend auf den Ergebnissen einer solchen Berechnung wird im Speicher Information gespeichert, welche die Fehlerbitposition entsprechend einem bestimmten Syndrom 5 angibt.

Genauer ausgedrückt: Wenn bei der in Fig.6 gezeigten Ausführungsform Syndrome s& bis S\ gegeben sind durch

oder 2-Bit-Fehlern nicht erzeugt werden kann, beispielsweise

wird Information

[0OOOO0O0J

[0OOOOOOOJ

die das Nichtvorhandensein eines Fehlerbits anzeigt, unter der Adresse

[00000000]

des Speichers gespeichert, und wenn Syndrome S₈ bis S\ durch

[00000001]
gegeben sind, wird Information

[10000000],

welche das Vorhandensein eines Fehlers bei Bit Gi anzeigt, unter der Adresse

[00000001]

des Speichers gespeichert. Gleichermaßen werden, wenn Syndrome $ bis s\ gegeben sind durch

[00000011],

Information [10000100], die das Vorhandensein von Fehlern bei den Bits C₀ und Q anzeigt, unter der Adresse

[00000011]

des Speichers gespeichert, und wenn das Muster der Svndrome ig bis si eines ist, das im Fall von 1-Bit-Fehlern ι wird Information [00000000], die das Unvermögei, zur Bestimmung der Fehlerbitpositionen anzeigt, unter der entsprechenden Adresse des Speichers gespeichert.

Der in Fig.6 gezeigte Speicher ist so angeordnet, daß das Verarbeiten entsprechend Syndrom So geson-

Hi dert durchgeführt wird, um die Speicherkapazität des Speichers zu reduzieren, wie nachfolgend ausführlich im Zusammenhang mit F i g. 7 beschrieben ist. Ferner sind die Speicher-Inhalte des Speichers in einen Teil A und einen Teil B unterteilt, so daß beim Auftreten eines Fehlers in nur einem Bit die Fehlerbitposition durch vier Bits des Teils A ausgedrückt wird, und wenn ein Fehler in 2 Bits vorliegt, wird eine Fehlerbitposition durch vier Bits des Teils A und die andere Fehlerbitposition durch vier Bits des Teils B ausgedrückt. Wenn kein Fehler

Ji) vorhanden ist, oder wenn Fehler bei drei oder mehr Bits vorliegen, wird der Inhalt eines jeden der Teile A und E auf Null eingestellt.

Unter der Annahme, daß das Muster [00000011] für s_s bis Si des Syndroms S durch Ausführen der Operation

: ί gemäß F i g. 5 gegeben ist, wird Zugriff zur Adressenposition

[00000011]

im Speicher genommen und der gespeicherte Inhalt
^J" [10000100]

ausgelesen. Durch den Inhaltsteil [1000] des Teils A des gespeicherten Inhalts wird die Position des erster Fehlerbits G) extrahiert und durch den Inhaltsteil [0100' des Teiis B wird die Position des zweiten Fehlerbits Q extrahiert.

Wie zuvor anhand der F i g. 6 ausgeführt worden ist zeigt F i g. 7 ein Beispiel eines Aufbaus zur Durchführung einer automatischen Korrektur und Feststellung

4Ii von Fehlern dadurch, daß Zugriff zum Speicher auf dei Grundlage des erhaltenen Syndroms S genommen wird und somit Fehlerbitpositionen bestimmt werden.

In F i g. 7 bedeutet Bezugsziffer 1 eine Syndromgeneratorvorrichtung, 2 einen Festwertspeicher, in dem 5 Information über Fehlerbitpositionen gespeichert ist, 3 einen Adressendecodierer zum Decodieren der Inhalte von Sg bis Si des durch die Syndromgeneratoreinrichtung 1 erzeugten Syndroms Sund 4 einen Paritätsgenerator zur Erzeugung einer logischen »1« untei Verwendung der Syndrome s& bis Si und so, wenn Fehlet bei einer ungeraden Anzahl von Bits vorhanden sind; 5 bedeutet eine ODER-Schaltung zur Erzeugung einei logischen »0«, wenn jeder Wert % bis S₁ des Syndroms S einen Lcgikwert »0« aufweist, 6 eine NOR-Schaitunfj zur Erzeugung einer logischen »1«, wenn jeder der au; dem Speicher 2 ausgelesenen Inhalte des Teils A einer Logikwert »0« hat, 7 eine NOR-Schaltung zui Erzeugung einer logischen »1«, wenn jeder der Inhalte des aus dem Speicher 2 ausgelesenen Teils B einer

bo Logikwert »0« hat, und 8-0 und 8-1 Decodierer zurr Decodieren der Inhalte der Teile A bzw. B. Fernei kennzeichnen Bezugszilfern 9 bis 18 UND-Schaltungen 19 bis 24 ODER-Schaltungen, 25 eine NOR-Schaltung 26 eine NICHT-Schalilung und 27 bis 32 Exklusiv-

bi ODER-Schaltungen. F i g. 10 zeigt Decodierschaltunger 8-0 und 8-1 der F ig. 7.

(I) Es wird nun als Beispiel der Fall erläutert, in dem ein Fehler im Eingangscodewort P₀, G),... A nur bei BiI

C\ auftritt. In diesem Fall führt der Syndromgenerator 1 die in F i g. 5 gezeigte Verarbeitung durch, um das folgende Syndrom Szu erzeugen:

S = (se, S₇... s,. So) = (000000100)

Somit sind Se bis S\ als Adresseninformation für den Speicher 2 gegeben, und aus den entsprechenden Adressenpositionen des Speichers wird die Information

[01000000]

ausgelesen, wie in Fig. 6 gezeigt ist. Der Inhalt [0100] des Teils A wird in den Codierer 8-0 gegeben und der Inhalt [0000] des Teils B wird in den Codierer 8-1 gegeben. Als Ergebnis erscheint an einem Anschluß [2] des Decodierers 8-0 ein Logikwert »1«, und jeder der ι j Anschlüsse [1 ] und [15] des Decodierers 8-1 erzeugt eine logische »0«. Da die NOR-Schaltung 25 eine logische »1« erzeugt, wie nachfolgend beschrieben ist, wird an diesem Punkt einem der Eingänge der Exklusiv-ODER-Schaltung 29 über die ODER-Schaltung 22 und die >n UND-Schaltung 16 eine logische »1« zugeführt, wodurch der Inhalt des Bits_Ci im Eingangscodewort umgekehrt wird, und [P₁ C₀, Q,... A] wird ausgegeben als P', CO ... D'_b. Das heißt, der 1-Bit-Fehler ist korregiert. j>

(II) Es wird nun der Fall erläutert, in dem ein Fehler nur beim Paritätsbit P unter den Eingangscodewörtern verursacht worden ist. In diesem Fall hat lediglich das Syndrom so einen Logikwert »1«. Demgemäß weist der Paritätsgenerator 4 einen Logikwert »1« auf und die jo ODER-Schaltung 5 besitzt einen Logikwert »0«, mit dem Ergebnis, dafl jede der NOR-Schaltungen 6 und 7 einen Logikwert »1« aufweist. Deshalb gibt die UND-Schaltung 13 eine logische »1« aus, und über die ODER-Schaltung 20, die UND-Schaltung 14 und die r, Exklusiv-ODER-Schaltung 27 wird lediglich das Paritätsbit P unter den Eingangscodewärtern umgekehrt, und es wird [P, C₀, C\,... A] ausgegeben.

(III) Es wird nun der Fall erläutert, indem Fehler beim Paritätsbit P und beim Bit Ci unter den Eingangscode-Wörtern verursacht worden sind. In diesem Fall wird folgendes Syndrom Serhalten:

S = (Ss₁S₇ ...SuS₀)= (000000101)

In diesem Fall wird die Korrektur des Fehlers beim -r> BitCi in derselben Weise durchgeführt, wie sie zuvor im Zusammenhang mit dem Fall (I) beschrieben worden ist. Ferner erzeugt in diesem Fall der Paritätsgenerator 4 eine logische »0«, die ODER-Schaltung 5 gibt eine logische »1« aus, die NOR-Schaltung 6 gibt eine logische w »0« aus und die NOR-Schaltung 7 erzeugt eine logische »1«.

Als Ergebnis wird über die UND-Schaltung 12, die ODER-Schaltung 20, die UND-Schaltung 14 und die Exklusiv-ODER-Schaltung_27 das^Eingangsparitätsbit P π umgekehrt, und es wird [P, Co, Ci,... A] ausgegeben. Überdies wird das Auftreten von 2-Bit-Fehlern über die ODER-Schaltung 19 angezeigt.

(IV) Es wird nun der Fall erläutert, in dem Fehler bei den Bits C₀ und Ci unter den Eingangscodewörtern w> verursacht worden sind. In diesem Fall erhält man folgendes Syndrom S:

S- fa sy... si, S₀)- (000000110)

Wie aus F i g. 6 entnehmbar ist, wird der Inhalt [1000] μ des Teils A und der Inhalt [0100] des Teils B aus dem Speicher 2 ausgelesen. Dementsprechend wird am Anschluß [1] des Decodierers 8-0 eine logische »1« und am Anschluß [2] des Decodierers 8-1 eine logische »1« erzeugt.

Aufgrund des Vorhandenseins von 2-Bitfehlern gibt der Paritätisgenerator 4 an diesem Punkt eine logische »0« aus, die ODER-Schaltung 5 gibt eine logische »1« aus und jede der NOR-Schaltungen 6 und 7 gibt eine logische »0« ab. Als Ergebnis wird die UND-Schaltung 11 eingeschaltet, um das Vorhandensein eines 2-Bit-Fehlers anzuzeigen. Da die NOR-Schaltung 25 zu diesem Zeitpunkt eine logische »1« erzeugt, werden durch die Exklusiv-ODER-Schaltungen 28 und 29 die Bits Co und Q unter _den Eingangscodewörtern umgekehrt und wird [P, Co, C\,... A] ausgegeben.

(V) Es wird nun der Fall erläutert, in dem Fehler beim Paritätsbit P, beim Bit C₀ und beim Bit Q unter den Eingangscodewörtern verursacht worden sind. In diesem Fall erhält man folgendes Syndrom:

S= (ss, S₇... Su so) = (000000111)

Bezüglich der Bits Co und C\ wird die Korrekturverarbeitung wie im zuvor erläuterten Fall (IV) begonnen und sowohl am Anschluß [1] des Dekodierers 8-0 als auch am Anschluß [2:] des Decodierers 8-1 wird eine logische »1« erzeugt. Da der Paritätsgenerator 4 eine logische »1« erzeugt, erzeugt die ODER-Schaltung 5 zu diesem Zeitpunkt jedoch eine logische »1« und jede der NOR-Schaltungen 6 und 7 erzeugt eine logische »0«. Die UND-Schaltung 9 wird eingeschaltet, die NOR-Schaltung 25 erzeugt eine logische »0«, und die NICHT-Schaltung 26 gibt eine logische »1« ab, mit dem Ergebnis, daß eine Anzeige »nichtkorregierbare Fehler« gegeben wird. Da zu diesem Zeitpunkt die NOR-Schaltung 25 eine logische »0« abgibt, wird jede der UND-Schaltungen 14 und 18 ausgeschaltet und die Exklusiv-ODER-Schaltungen 27 bis 31 lassen die Eingangscodewörter so passieren, wie sie sind. Demzufolge wird eine unerwünschte Korrektur überhaupt nicht durchgeführt.

(VI) Es wird nun der Fall erläutert, in dem Fehler bei drei Bits Co, Ci und d unter den Eingangscodewörtern verursacht worden sind. In diesem Fall erhält man folgendes Syndrom S:

S = (ss, S₇... su so) = (000001110)

Da dieses; Syndrom-Muster ein solches ist, das man nicht erhält, wenn 1-Bit-Fehler oder 2-Bit-Fehler auftreten, ist jeder der Inhalte der aus dem Speicher 2 ausgelesenen Teile A und ß[0000] und deshalb erzeugt keiner der Anschlüsse [1] bis [15] der Decodierer 8-0 oder 8-1 eine logische »1«.

Der Paritiitsgenerator 4 erzeugt eine logische »0«, die ODER-Schaltung 5 erzeugt eine logische »1«, und jede der NOR-Schaltungen 6 und 7 gibt eine logische »1« ab. Als Ergebnis wird die UND-Schaltung 10 eingeschaltet und eine Anzeige »unkorregierbare Fehler« über die NICHT-Schaltung 26 ausgegeben.

Der Grund dafür, daß der Paritätsgenerator 4, die ODER-Schaltung 5, die NOR-Schaltungen 6 und 7 und die UND-Schaltungen 9 bis 13 in der in Fig. 17 gezeigten Ausführungsform vorgesehen sind, ist der, daß die notwendige Speicherkapazität des Speichers 2 dadurch auf die Hälfte reduziert wird, daß S₀ des erhaltenen Syndroms S gesondert behandelt wird. Genauer ausgedrückt: Wenn alle Kombinationen der zu erzeugenden Syndrome s_s bis so in Betracht gezogen werden, ist es erforderlich, 2⁹ Adressen im Speicher vorzusehen. Wenn dagegen S₀, das sich auf das Paritätsbit bezieht, gemäß Fig.7 gesondert behandelt

wird, reichen für den Speicher 2 2⁸ Adressen aus. Das heißt, die Kapazität des Speichers 2 kann auf die Hälfte reduziert werden. Diese Reduzierung kann erreicht werden, indem lediglich der Paritätsgenerator 4 und dergleichen vorgesehen wird. Demgemäß kann der Hardware-Aufbau beträchtlich vereinfacht werden.

Der Ausführungsform gemäß F i g. 7 kann man folgendes entnehmen: Wenn der Festwertspeicher 2 verwendet wird, ergibt sich der Vorteil, daß die Verarbeitung zur Bestimmung der Fehlerbits beträchtlich vereinfacht werden kann. Wenn jedoch ein Codewort übermäßig lang wird und die Prüfbits zunehmen, tritt ein anderer Nachteil auf, nämlich der, daß die Speicherkapazität des Festwertspeichers 2 stark erhöht werden muß.

Fig.8 zeigt eine erfindungsgemäße Ausführungsform, mit der dieser andere Nachteil überwunden wird. In F i g. 8 entsprechen die Bezugsziffern jenen in F i g. 7. 87 bis 90 sind Extrahiervorrichtungen, die mit Exklusiv-ODER-Schaltungen aufgebaut sind, und 4/4 und 4ßsind Fehlerbit-Positionsinformationsregister.

In F i g. 8 ist der Speicher 2 so aufgebaut, daß er eine Kapazität aufweist, die zum Speichern lediglich der Information einer Fehlerbit-Position ausreicht, und die restliche eine Fehlerbit-Position wird durch Fehlerbit-Position-Informationsextrahiervorrichtungen 87 bis 90 extrahiert.

Wenn in Fig.8 Codewörter Wi(PCiCi ... A) gegeben sind, führt der Syndromgenerator 1 die Verarbeitung gemäß Darstellung in Fig.4 durch, um das Syndrom 5 (so, «ι... ss) zu erzeugen.

Im BCH-Code, wie er in der Η-Matrix der Fig.2 gezeigt ist, ist der Wert von « in der zweiten Reihe in der Reihenfolge der Potenz angeordnet, und außerdem erscheint jeder Wert nur einmal. Deshalb ist es möglich, in der Η-Matrix der F i g. 3 und 4 die Fehlerbit-Position im Codewort anzuzeigen durch Verwendung eines 4-Bit-Vektoranzeigeteils, der dem Teil der zweiten Reihe in F i g. 2 entspricht Wenn die Fehlerbit-Position durch eine solche Methode angezeigt wird, und wenn das Syndrom Sund die durch das Syndrom Sangezeigte Fehlerbit-Position geprüft werden, sieht man, daß die folgenden Beziehungen zwischen ihnen bestehen. Wenn nämlich die erste Fehlerbitinformation, die durch das Syndrom S( = S& si... s&) angegeben ist, als d\ bis ck und die zweite Fehlerbit-Information als d\ bis d\ bezeichnet ist, und wenn 2-Bit-Fehler unter diesen auftreten, ergeben sich folgende Beziehungen:

si = S₂ =

® d\ ® d'₂ = Λ φ d'₃ = cU CO d\

Fig. 11 zeigt den Inhalt des in Fig.8 verwendeten Speichers. Es versteht sich, daß in F i g. 4 die Syndrome S₈... si = 000... 01 zur Zeit von zwei Bitfehlern des Bits C₅ und des Bits Di erzeugt werden. In der Adressenposition 0000... 01 des Speichers ist λ⁶ = 0110 gespeichert, welches das Cs-Bit zeigt. Gleichermaßen ist in den Adressenpositionen von dem Bit Ck und dem Bit D₃ 000... 010 λ⁵ = 0011 gespeichert, was das Bit Q, zeigt. Zudem ist in dem Speicher in den Adressenpositionen entsprechend den Syndromen »keine Fehler« und »Korrektur unmöglich« 0000 gespeichert.

Erfindungsgemäß wird durch Verwendung der vorstehenden Beziehungen die zweite Fehlerbit-Positionsinformation d\ bis dt durch die Fehlerbit-Positioninformationsextrahiervorrichtung 87 bis 90 erhalten, und zwar basierend auf der aus dem Speicher 2 ausgelesenen Positionsinformation für das erste Fehlerbit d\ bis άΆ, und den Syndromen si bis 5*. Mit anderen Worten, die Information des zweiten Fehlerbits wird im Register 4ß eingestellt. Die Inhalte der Register AA und 4B werden durch Decodierer 8-2 und 8-3 decodiert. Wenn beispielsweise decodiert worden ist, daß Fehler bei den Bits d und Ci unter den Codewörtern P, Q₁--■ D'_b vorhanden sind, werden Wörter (P\, Co, ...
... D'i... Dt) als korregierte Codewörter (P, C₀..
... D 3,... Os) ausgegeben.

Wenn Fehler bei den Bits C₀ und Ci unter
Codewärtern W(P, Co... £%) vorhanden sind, wie zuvor erwähnt worden ist, wird vom Syndromgenerator 1 folgendes Syndrom S erzeugt:

So -	[0]
	I
	1
■·>ι	0
	0
	1
	0
.V₂ =
	0
	I

Ferner ist die aus dem Speicher 2 ausgelesene Positionsinformation für das erste Fehierbit folgendermaßen:

(Dabei bedeutet © Modulo-2-Addition.)

Wenn das Syndrom S(= S₀, s\ ... Sa) und die erste Fehlerbit-Information d\ bis dt gegeben sind, kann die zweite Fehlerbit-Information d\ bis d'₄ von folgenden Beziehungen erhalten werden.

d\ - si Θ dt

d'₂ - Si® di

d'i = s₃®d₃

d\ - S₄ ® ck

''ζ	I 0
	0
<u	0

Somit ist bestätigt, daß die Beziehungen So - 0 und si³ = S₃ gegeben sind und zwei Bitfehler vorhanden sind.

Die Informationsextrahiervorrichtungen 7 bis 10 führen folgende Operationen durch:

	=	.S',	Θ	'/4

*d'i*
	_s

Als Ergebnis wird die folgende Positionsinformation für das zweite Fehlerbit erhalten und im Register 4B eingestellt.

</;	I	Θ	1	ü
	1		0	1
d>	0	0	0
«'J	0	0	0

Wenn Fehler bei den Bits G, und Q vorhanden sind, wie zuvor erwähnt, ist die Positionsinformation für das zweite Fehlerbit d\ bis d\ folgendermaßen:

Man sieht deshalb, daß der im Register AB in F i g. 8 eingestellte Inhalt die Information für das zweite Fehlerbit korrekt anzeigt.

Wie aus der vorausgehenden Erläuterung ersichtlich ist, reicht der Speicher 2 zum Speichern von Informationen der Fehlerbit-Positionen in der Ausführungsform in F i g. 8 aus, wenn er eine Kapazität zum Speichern nur der Informationen von ff—1) Fehlerbit-Positionen aufweist, und man kann den Vorteil erzielen, daß die Kapazität des Speichers 2 auf die Hälfte reduziert wird, wenn beispielsweise eine Korrektur von 2-Bit-Fehlern und eine Feststellung von 3-Bit-Fehlern durchgeführt werden.

Wie aus den Ausführungsformen der F i g. 7 und 8 ersichtlich ist, kann, wenn der Festwertspeicher 2 verwendet ist, die Verarbeitung zum Bestimmen von Fehlerbits beträchtlich vereinfacht werden. Jedoch tritt ein anderer Nachteil auf. Wenn nämlich ein Problem beim Festwertspeicher 2 an sich besteht, wird wahrscheinlich ein Fehler in der ausgelesenen Fehlerbit-Positioninformation enthalten sein.

Fig.9 zeigt den Aufbau einer erfindungsgemäßen Ausführungsform zur Überwindung des erwähnten weiteren Nachteils, bei der zum Festwertspeicher gemäß F i g. 7 und F i g. 8 eine Paritätsprüffunktion hinzugefügt ist. In diesem Fall hat der Festwertspeicher

2 den in Fig. 13 gezeigten Inhalt; und die Dekodierer 8-0 und 8-1 sind in Fig. 12 gezeigt. In Fig.9 kennzeichnen die Bezugszeichen A, B, 2, 3, AA und AB dieselben Teile oder Einheiten wie in Fig.8. Die Bezugsziffern 96 bis 102 kennzeichnen eine erfindungsgemäße Richtigkeitsprüfschaltung, die Exklusiv-ODER-Schaltungen 96 bis 101 und eine ODER-Schaltung 102 aufweist. Das Symbol Pout kennzeichnet ein Prüfsignal, das eine logische »0« darstellt, wenn die Ausgangsfehlerbit-Positionsinformation keine Fehler enthält.

Bei der in F i g. 9 gezeigten Ausführungsform wird im Speicher 2 ein Paritätsbit P zum Teil A der Fehlerbitpositionsinformation und ein Paritätsbit P' zum Teil B der Fehlerbitpositionsinformation hinzugefügt, so daß, wenn ein Fehler von einem Bit in jedem Teil verursacht wird, der Fehler festgestellt wird. Wenn jedoch Fehler von 2 Bits in einem der beiden Teile oder in beiden Teilen verursacht werden, ist eine Feststellung der Fehler unmöglich.

Um das aufgeführte Feststellproblem zu lösen, wird bei der Ausführungsform nach Fig.9 die Beziehung zwischen dem durch die Verarbeitung gemäß Fig.4 erhaltenen Syndrom S und der durch das Syndrom S gekennzeichneten Fehlerbit-Position geprüft und zur Korrektur und Feststellung der Fehler verwendet. Genauer ausgedrückt: Wenn zwei Bit-Fehler vorliegen, werden folgende Beziehungen zwischen den Ausgangssignalen des durch die Verarbeitung gemäß Fig.4 erhaltenen Syndroms 5(= so, s\... s&) und der im Speicher 2 gespeicherten Fehlerbitinformation du bis dt und d\ bis d\ aufgestellt.

5, = d, ®d\

S₂ = (h®d'₂

Ferner sind die folgenden Beziehungen zwischen den Paritätsbits Pund /"und der Information d\ bis dt und d\ bis d 4 gegeben.

P = d\ ® di ® ch 1 P'= d\®d'₂Qd'i®d\

Wenn die folgenden Formeln im Hinblick auf die vorausgehenden Beziehungen berechnet werden, sieht man, daß jeder der Ausgänge Ps\ bis P'_p einen Logikwert von »0« haben muß.

Pii = si®

Ps₂ = s₂@di®d'i

Ps₃ = S3®ch®d'i
Ps₄ =

Wenn in irgendeinem der ausgelesenen Informationsinhalte von d\ bis dt. P, d\ bis ώ,' und P\ ein Fehler vorliegt, muß einer der Ausgänge Ps\ bis Pp' einen Logikwert »1« haben. Demgemäß sind in Fig.9 gezeigte Exklusiv-ODER-Schaltungen 6 bis If so angeordnet, daß eine logische »1« als das Ausgangssignal Pout ausgegeben wird, wenn die Ausgänge Ps\ und Pp'geprüft sind und es sich herausgestellt hat, daß einer dieser Ausgänge einen Logikwert »1« führt.

Wenn beispielsweise Fehler bei den Bits C₀ und CV unter den Codewörtern w in F i g. 5 vorließen, wie zuvor

beschrieben, erhält man durch die Verarbeitung gemäß F i g. 4 folgendes Syndrom:

S₀ = [0]
1

Ferner haben die Teile A und B der Fehlerbit-positionsinformation folgende Inhalte:

S₁ =

S, =

'U	=	ι	bzw.	<l\	-=	0
*'Ii*		0 O		Ί'ι		I O
'U	O	</;	O

Aus obigen Resultaten erhält man die Beziehungen von So=O und S^ Si, und das Vorliegen von 2-Bit-Fehlem ist festgestellt.

(I) Wenn die Inhalte von C\ bis β, P, c/ bis C₁' und P der aus dem Speicher 1 aufgelesenen Fehlerbitinformation richtig sind, ergibt sich folgende Beziehung:

Si

Θ

«Λ

©

'Ϊ2

=

1

©

1

Θ

0

=

O

S;

'U

Λ'α.

1
O

O
1

1
O

O
O

S₄

O

1

O

Demgemäß wird als Ausgangssignal Pout eine jn geändert in logische »0« ausgegeben.

(II) Wenn ein Fehler bei irgendeinem beliebigen Bit der Inhalte der Teile A und B auftritt, erscheint eine logische »1« wenigstens am Ausgang Pp oder Pp', und als Ausgangssignal Pout wird eine logische »1« r, ausgegeben.

(IH) Unter der Annahme, daß ein Fehler bei jedem der Bits <i und d% auftritt, werden die Inhalte von c\ bis α, die als

di	1 O
'h	O
'U	O

bestimmt sind.

In diesem Fall wird für das Paritätsbit P keine Änderung bewirkt, und deshalb können obige Fehlei durch die Paritätsbits alleine nicht festgestellt werden.

Erfindungsgemäß ist jedoch folgende Beziehunf aufgestellt:

■Si	©	</.	®	d\	=	1	0	1	Θ	0	=	0
S₂		di 'h		*d'2* d>		I 0		1 1		1 0		1 1
S₄	'h	di	0	0	0	0

Folglich führen die Ausgänge Ps2, Psi je einen Logikwert »1«, und als Ausgangssignal Pout wird eine logische »1« ausgegeben.

Wie sich aus der Ausführungsform in F i g. 9 ergibt, kann, da bei der vorliegenden Erfindung der Speicher 2 verwendet wird, die Bestimmung von Fehlerbit-Positionen sehr einfach durchgeführt werden, und das Auftreten eines Fehlers in der Fehlerbit-Positionsinformation aufgrund eines Problems im Speicher 2 kann für sich geprüft werden.

«ι Vorausgehend ist eine Ausführungsform zur automa tischen Korrektur von 2-Bit-Fehlern und zur automat! sehen Feststellung von 3-Bit-Fehlern erläutert worden Die vorliegende Erfindung ist jedoch generell auf eint automatische Korrektur von zufälligen i-Bit-Fehleri

b5 und eine automatische Feststellung von (t+ 1)-Bit-Feh lern anwendbar.

Hierzu 9 Blatt Zeichnungen

Claims

Patentansprüche:

1. Fehlerkorrektur-und-Steuersystem, bei dem ein Fehlerprüfbit zum Korregieren beliebiger f-Bit-Fehler (f>2) und zum Feststellen von (t+ 1)-Bit-Fehlern zu Datenbits hinzugefügt und unter Benutzung der Datenbits auf der Grundlage der Daten und des Fehlerprüfbits f-Bit-Fehler automatisch korregierbar und (t+ 1)-Bit-Fehler gleichermaßen feststellbar sind, dadurch gekennzeichnet, daß eine Syndromgeneratorvorrichtung vorgesehen ist sowie ein Speicher zum Speichern von Fehlerbit-Positionen in Adressenpositionen, die je eindeutig Ausgangssignalen der Syndromgeneratorvorrichtung entsprechen, und daß die Korrektur und die Feststellung von Fehlern der Daten auf der Grundlage der im Speicher gespeicherten Inhalte durchführbar sind.

2. System nach Anspruch t, dadurch gekennzeichnet, daß im Speicher ff—1) Fehlerbit-Positionen betreffende Information gespeichert ist, die Fehlerbit-Positionen entsprechend dem Ausgangssignal der Syndromgeneratorvorrichtung darstellt, und daß eine Fehlerbitpositionsinformation-Extrahiervorrichtung vorgesehen ist zum Lesen von Informationen der restlichen einen Fehlerbitposition auf der Grundlage der aus dem Speicher ausgelesenen Information für die (t-\) Fehlerbitpositionen, so daß die Fehlerbitkorrektur ausgeführt wird mittels aus dem Speicher ausgegebener Bitpositionsinformation und der von der Extrahiervorrichtung extrahierten Fehlerbitposition.

3. System nach Anspruch 1, dadurch gekennzeichnet, daß eine Prüfschaltung vorgesehen ist zum Prüfen, ob eine vorbestimmte Beziehung zwischen einer aus dem Speicher ausgelesenen Fehlerbitpositionsinformation und dem von der Syndromgeneratorvorrichtung erzeugten Syndrom besteht oder nicht, und somit die Korrektheit der aus dem Speicher ausgelesenen Fehlerbitpositionsinformation bestimmt wird.