JPH02125532A

JPH02125532A - Ｂｃｈ符号の復号装置

Info

Publication number: JPH02125532A
Application number: JP63278722A
Authority: JP
Inventors: Yuichi Kojima; 雄一小島
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1988-11-04
Filing date: 1988-11-04
Publication date: 1990-05-14
Also published as: DE68924124D1; DE68924124T2; EP0367268A3; EP0367268A2; EP0367268B1; US5208815A; KR900008785A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】以下の順序で本発明を説明する。

Ａ　産業上の利用分野発明の概要従来の技術発明が解決しようとする課題課題を解決するための手段（第１図）作用実施例Ｇ、全体構成（第１図）Ｇ２訂正信号・検出信号生成回路の構成Ｇ３復号するＢ
ＣＨ符号の説明発明の効果（第２図）Ａ　産業上の利用分野本発明は、各種データ通信等に使用されるＢＣＨ符号の
復号装置に関する。

Ｂ　発明の概要本発明は、各種データ通信等に使用されるＢＣＨ符号の
復号装置において、シンドロームＳ１及びＧ３を計算す
る回路と、パリティＰを計算する回路と、Ｓ−を計算す
る回路と、Ｓ１３を計算する回路と、ｓ　、’＋　ｓ　
、を計算する回路と、チェーンサーチ回路を備え、誤り
位置多項式σ（ｘ）　＝　（Ｓ　ｌｘ　”＋３１”ｘ　
＋３１３＋Ｓｓ）をσ、（ｘ）＝Ｓ、ｘ”＋ｓ、２ｘ。

σ、（Ｘ）　＝σ＋（ｘ）＋　Ｓ　１’＋　Ｓ　３の２
段階で解く構成を採ることにより、同一のガロア体の元
で構成される最小距離が３から６までのＢＣＨ符号につ
いて、外部からの切替信号に応じて可能な全ての復号方
式に対応するようにしたものである。

Ｃ従来の技術先に本出願人は、ＬＳＩ化に好適なりＣＨ符号の復号装
置を提案した（特開昭６１−２８１７２０号公報）この
復号装置は、第３図に示す如く構成される。

この第３図において、（１）は、受信系列が入力される
入力端子を示す。受信系列がＳＩ計算回路（２）及び８
３計算回路（３）に供給され、シンドロームＳ１及びＳ
３が生成される。シンドロームＳ、及びシンドロームＳ
、がゼロ検出回路（４）に供給される。このゼロ検出回
路（４）は、シンドロームＳＩ及びシンドロームＳ３が
共に全デイジットが“０“の時即ち誤りが無い時に、“
Ｌ゛°（ロウレベル）の検出信号を発生する。この検出
信号が受信系列と同期するように、ラッチ（４八）に取
りこまれる。

シンドロームＳｌがＳ、！計算回路（５）及びＳＩ：Ｉ
計算回路（６）に供給され、Ｓ、２及びＳ１３の値が計
算される。Ｓ１３計算回路（６）は、後述するように、
Ｓ１２と３１とを乗算することによりＳ１３を算出する
構成とされる。シンドロームＳ３及びＳ−が演算回路（
７）に供給され、（Ｓ＋３＋Ｓ：ｔ）が算出される。

上述のようにして、誤り位置多項式σ′（Ｘ）の係数Ｓ
Ｌ＋　　ＳＩ”＋　　ＳＩ’＋　　Ｓｚの各々が得られ
、これらの係数が破線で囲んで示すチェーンサーチ回路
（８）に供給される。チェーンサーチ回路（８）は、演
算回路（９）、θりと１クロツクの遅延量を有する遅延
回路θ０）、０３）とスイッチ回路０１）、　０４）と
加算回路００とゼロ検出回路０６）とからなる。スイッ
チ回路（Ｉ＋）、θ４は、受信系列の先頭のビットのタ
イミングに合わせて、Ｓ１計算回路（２）からのシンド
ロームＳ、及びＳＩ”計算回路（５）からのＳ１２を夫
々選択し、残りのビットにおいては、遅延回路０ω及び
面の出力を夫々選択する。

スイッチ回路（１１）及び０４）の出力が演算回路（９
）及び０２）に夫々供給され、演算回路（９）及び０り
の出力が遅延回路０ω及び０３）に夫々供給され、巡回
構成とされる。演算回路（９）は、α−２を乗じるもの
で、演算回路０２）は、α弓を乗じるものである。αは
、ＣＦ　（２”）の生成多項式の根である。。符号長を
ｎとすると、演算回路（９）により、Ｓ　、　（１’−
”の項が得られ、演算回路０りにより、ＳＩ２α−ｎの
項が得られる。これらの演算回路（９）及び（＋２１の
出力が（ｍｏｄ′・２）の加算を行う加算回路０ωに供
給される。

加算回路０５）は、誤り位置多項式（σ’（Ｘ）＝Ｓ＋
ｘ”＋Ｓ＋”ｘ＋Ｓ＋３＋３３）の演算を行うもので、
この加算回路０５）の出力がゼロ検出回路０６）に供給
される。加算回路０５）の出力がゼロとなるところが誤
り位置である。ゼロ検出回路θｅは、誤り位置で“Ｈ°
゛　（ハイレベル）となる訂正指示信号を発生する。

ゼロ検出回路０６）からの訂正指示信号がラッチ（４Ａ
）の出力と共に、ＡＮＤゲートｑ力に供給される。ラッ
チ（４＾）の出力は、ゼロ検出回路（４）によって、シ
ンドロームＳ１及びＳ３の両者の全デイジットが“０パ
の時に、“Ｌ　１１となる。（Ｓ　ｌ＝　３２　＝　Ｏ
）の場合には、誤り位置多項式の演算結果がゼロとなり
、ゼロ検出回路θωから誤って訂正指示信号が発生する
。この正しくない訂正指示信号を禁止するために、ＡＮ
Ｄゲートθ′７）が設けられている。

ＡＮＤゲー）Ｑ７）を介された“°Ｈパの訂正指示信号
がエクスクル−シブＯＲゲート（ＥＸ−ＯＲゲートと称
する。）０ωに供給される。ＥＸ−ＯＲゲートＱ８）に
より、誤り位置と対応して発生する訂正指示信号により
、シフトレジスタ０９）からの受信系列のビットが反転
され、ビット誤りが訂正される。ＥＸ−ＯＲゲート０８
）からの誤り訂正がされたデータ系列が出力端子Ｃ！０
に取り出される。シフトレジスタ０９）は、誤り位置が
検出されるのに必要な時間、受信系列を遅延させる。　
ここで、ＢＣＨ符号の一例を示すと、この第３図の回路
は、例えば［１５，７］　Ｂ　ＣＨ符号の復号に対して
適用できる。面は、符号長、７は、情報ビット長、最小
距離は、５である。従って、２ピント以下の誤りを訂正
できる。この符号の生成多項式は、Ｇ（ｘ）＝（ｘ’±ｘ＋　１）（ｘ’十ｘ’＋ｘ２＋ｘ
＋　１）＝ｘ’＋ｘ７＋ｘ６＋ｘ’±１ αを（ｘ’＋ｘ＋１−０）の根としたとき、α３を根と
して持つ最小多項式は、（ｘ’＋ｘ３＋ｘ２＋ｘ＋１）
である。（ｘ’＋ｘ−１−１＝Ｏ）で与えられるガロア
体Ｇ　Ｆ　（２’）の元は、以下の通りである。

この符号のパリティ検査行列Ｈを下記に示す。

Ｄ　発明が解決しようとする課題ところで、斯かる従来のＢＣＨ符号の復号装置は、誤り
訂正符号の訂正能力の変更には対処できなかった。

一方ディジタルデータを伝送する場合に、伝送状態が悪
い伝送路を使用するときには冗長度の高い誤り訂正符号
を付加し、伝送状態が良い伝送路を使用するときには冗
長度の低い誤り訂正符号を付加し、この誤り訂正符号の
冗長度が低い場合に、余った部分を別の情報を伝送でき
るようにすることが考えられている。

また、同じ冗長度の符号を用いる場合でも、伝送情報の
種類によって、誤り訂正能力を高めたい場合と、誤り訂
正能力は低くても誤り検出能力を高くしたい場合とがあ
る。例えば、コンピュータデータのときにはデータの正
確さが要求されるので、誤り訂正能力を高くする必要が
あるが、ディジタルオーディオデータのときには前後の
信号よりの補間によりデータを補うことができるので、
誤り検出能力を高くする必要がある。

ところが、このようにＢＣＨ符号の冗長度或いは能力を
変更できるようにすると、第３図に示した従来の復号装
置は１種類のＢＣＨ符号の復号しかできないため、復号
装置を複数用意する必要があり、装置の構成が非常に大
規模になってしまう不都合があった。

本発明は斯かる点に鑑み、種々の復号方式に対処できる
ＢＣＨ符号の復号装置を提供することを目的とする。

Ｅ　課題を解決するための手段本発明のＢＣＨ符号の復号装置は、例えば第１図に示す
如く、シンドロームＳＩ及びＳ３を計算する回路（２）
及び（３）と、パリティＰを計算する回路（２３）と、
３．ｚを計算する回路（５）と、Ｓ−を計算する回路（
６）と、Ｓ、’＋Ｓ、を計算する回路（７）と、チェー
ンサーチ回路（８′）を備え、誤り位置多項式σ（Ｘ）
　−（ＳＩＸ”＋ＳＩ”Ｘ＋Ｓｌ’＋Ｓ３）をσ＋（ｘ
）＝　Ｓ　１　ｘ　２＋Ｓ　Ｉ　”　Ｘ　＋　　σ、（
Ｘ）　＝σＩ（ｘ）　＋　３１３＋　３３の２段階で解
く構成を採ることにより、同一のガロア体の元で構成さ
れる最小距離が３から６までのＢＣＨ符号について、外
部からの切替信号に応じて可能な全ての復号方式に対応
するようにしたものである。

Ｆ　作用本発明のＢＣＨ符号の復号装置によると、誤り位置多項
式を上述した２段階で解く構成にしたことで、ＢＣＨ符
号で可能な全ての復号方式に対応でき、この復号装置で
複数種類のＢＣＨ符号の復号ができる。

Ｇ　実施例以下、本発明のＢＣＨ符号の復号装置の一実施例を、第
１図及び第２図を参照して説明しよう。

この第１図及び第２図において、第３図に対応する部分
には同一符号を付し、その詳細説明は省略する。

Ｇ１全体構成本例の復号装置は、チェーンサーチ回路（８′）を第１
図に示す如く構成する。即ち、本例のチェーンサーチ回
路（８′）は、誤り位置多項式の演算を行う加算回路を
、加算回路（１５ａ）と加算回路（１５ｂ）とに分ける
。そして、加算回路（１５ａ）は、演算回路（９）の出
力と演算回路０２）の出力とを加算し、（Ａ＝Ｓ、α−
”＋　Ｓ　Ｉ”α−ｈ）の算出を行い、加算回路（１５
ｂ）は、この加算回路（１５ａ）の出力と演算回路（７
）の出力とを加算し、（Ｂ＝Ａ＋Ｓ１３＋Ｓ５ｆｆ）の
算出を行う。そして、この加算回路（１５ｂ）の出力を
、ゼロ検出回路θθに供給し、このゼロ検出回路０６）
が（Ａ＋　ｓ　、３＋Ｓ　３＝　Ｏ）となることを検出
したときにハイレベル信号として出力する訂正指示信号
を訂正信号・検出信号生成回路（３０）に供給する。

また、加算回路（１５ａ）が出力する算出信号を、ゼロ
検出回路（２１）に供給し、このゼロ検出回路（２１）
が（ＳＩα−”＋ｓ−α−７−〇）となることを検出し
たときにハイレベル信号として出力する訂正指示信号を
訂正信号・検出信号生成回路（３０）に供給する。

そして、Ｓｌ計算回路（２）が出力するシンドロームＳ
、を、ゼロ検出回路（４′）に供給し、シンドロームＳ
１が“０゛のときに、ローレベル信号としての検出信号
を出力する。そして、この検出信号を訂正信号・検出信
号生成回路（３０）に供給する。

また、３３計算回路（３）が出力するシンドロームＳ３
を、ゼロ検出回路（４”）に供給し、シンドロームＳ３
が“０°“のときに、ローレベル信号としての検出信号
を出力する。そして、この検出信号を訂正信号・検出信
号生成回路（３０）に供給する。

そして、入力端子（１）に得られる受信系列を、パリテ
ィ計算回路（２３）に供給し、このパリティ計算回路（
２３）が出力するパリティ検出信号を訂正信号・検出信
号生成回路（３０）に供給する。

Ｇ２訂正信号・検出信号生成回路の構成訂正信号・検出
信号生成回路（３０）は、第２図に示す如く構成する。

この第２図において、（３１）　。

（３２）、　（３３）、　（３４）、　（３５）及び（
３６）は、夫々ゼロ検出回路（４’）、ゼロ検出回路（
４″）、パリティ計算回路（２３）、ゼロ検出回路（２
１）及びゼロ検出回路０６）からの検出信号が供給され
る入力端子を示す。

そして、各入力端子（３１）〜（３６）を各生成回路を
構成するゲート回路に接続する。即ち、端子（３１）に
得られるシンドロームＳ、のゼロ検出信号を、最小距離
３の［１５，１１］　Ｂ　ＣＨ符号の１ビット誤り訂正
信号生成回路を構成する２人力ＡＮＤゲート（３７）の
一方の入力端子に供給し、端子（３５）に得られる加算
回路（１５ａ）での加算信号Ａのゼロ検出信号を、この
ＡＮＤゲート（３７）の他方の入力端子に供給する。そ
して、このＡＮＤゲート（３７）の論理積出力を、第１
の復号切替スイッチ（６１）の第１の固定接点（６１ａ
）に供給する。

また、端子（３１）に得られるシンドロームＳ、のゼロ
検出信号を、最小距離４の［１５，１０］　Ｂ　ＣＨ符
号の１ビット誤り訂正信号生成回路を構成する３人力Ａ
ＮＤゲー１−　（３８）の第１の入力端子に供給し、端
子（３３）に得られるパリティ検出信号Ｐを、このＡＮ
Ｄゲー）　（３８）の第２の入力端子に供給し、端子（
３５）に得られる加算信号Ａでのゼロ検出信号を、この
ＡＮＤゲー）　（３８）の第３の入力端子に供給する。

そして、このＡＮＤゲート（３Ｂ）の論理積出力を、第
２の復号切替スイッチ（６２）の第１の固定接点（６２
ａ）に供給する。

また、端子（３１）に得られるシンドロームＳ１のゼロ
検出信号を、最小距離５の［１５，７］　Ｂ　ＣＨ符号
の１ビット誤り訂正信号生成回路を構成する３人力ＡＮ
Ｄゲート（３９）の第１の入力端子に供給し、端子（３
４）に得られる（ＳＩ３＋３３）のゼロ検出回路Ｃ２２
）のゼロ検出信号を、このＡＮＤゲート（３９）の第２
の入力端子に供給し、端子（３６）に得られる加算回路
（１５ｂ）での加算信号Ｂのゼロ検出信号を、このＡ　
Ｎ　Ｉ）ゲート（３９）の第３の入力端子に供給する。

そして、このＡ　Ｎ　Ｉ）ゲート（３９）の論理積出力
を、第３の復号切替スイッチ（６３）の第１の固定接点
（６３ａ）に供給する。

また、端子（３１）に得られるシンドロームＳｌのゼロ
検出信号を、最小距離５の［１５，７１Ｂ　ＣＨ符号の
２ビツトまでの誤り訂正信号生成回路を構成する２人力
ＡＮＤゲー）　（４０）の一方の入力端子に供給し、端
子（３６）に得られる加算回路（１，５ｂ）での加算信
号Ｂのゼロ検出信号を、このＡＮＤゲー１−　（４０）
の他方の入力端子に供給する。そして、このＡＮＤゲー
ト（４０）の論理積出力を、第３の復号切替スイッチ（
６３）の第２の固定接点（６３ｂ）に供給する。

また、端子（３１）に得られるシンドロームＳ、のゼロ
検出信号を、最小距離６の［１５，６］　Ｂ　ＣＨ符号
の１ビット誤り訂正信号生成回路を構成する４人力ＡＮ
Ｄゲー１−（４１）の第１の入力端子に供給し、端子（
３４）に得られる（Ｓ＋’＋３３）のゼロ検出回路（２
２）のゼロ検出信号を、このＡＮＤゲート（４１，）の
第２の入力端子に供給し、端子（３３）に得られるパリ
ティ検出信号Ｐを、このＡＮＤゲート（４１）の第３の
入力端子に供給し、端子（３６）に得られる加算回路（
１５ｂ）での加算信号Ｂのゼロ検出信号を、このＡＮＤ
ゲー）　（４１）の第４の入力端子に供給する。

そして、このＡＮＤゲー）　（４１）の論理積出力を、
第４の復号切替スイッチ（６４）の第１の固定接点（６
４ａ）に供給する。

また、端子（３１）に得られるシンドロームＳ、のゼロ
検出信号を、最小距離６の［１，５，６］　Ｂ　ＣＩｆ
符号の２ビツトまでの誤り訂正信号生成回路を構成する
２人力ＡＮＤゲー）　（４２）の一方の入力端子に供給
し、端子（３６）に得られる加算回路（１５ｂ）での加
算信号Ｂのゼロ検出信号を、このＡ　Ｎ　Ｄゲート（４
２）の他方の入力端子に供給する。そして、このＡＮＤ
ゲー１−　（４２）の論理積出力を、第４の復号切替ス
イッチ（６４）の第２の固定接点（６４ｂ）に供給する
。

以上は訂正信号生成回路について説明したが、次に検出
信号生成回路について説明する。即ち、端子（３１）に
得られるシンドロームＳ、のゼロ検出信号を、最小距離
３の［］、５．１１］　Ｂ　ＣＨ符号の２ピントまでの
誤り検出回路として、そのまま第５の復号切替スイッチ
（６５）の第３の固定接点（６５ｃ）に供給する。

また、端子（３１）に得られるシンドロームＳ１のゼロ
検出信号を、最小距離４のｆ１５．１０１　Ｂ　ＣＨ符
号の２ビット誤り検出信号生成回路を構成する。２人力
ＡＮＤゲー）　（４３）の一方の入力端子に供給し、端
子（３３）に得られるパリティ検出信号Ｐを、インバー
タゲート（４４）を介してこのＡＮＤゲート（４３）の
他方の入力端子に供給する。そして、このＡＮＤゲー１
−　（４３）の論理積出力を、第６の復号切替スイッチ
（６６）の第１の固定接点（６６ａ）に供給する。

また、端子（３１）に得られるシンドロームＳ、のゼロ
検出信号を、最小路ｊｉｉ１４の［１５，１０］　Ｂ　
ＣＨ符号の３ビットまでの誤り検出信号生成回路を構成
する２人力○Ｒゲー１−　（４５）の一方の入力端子に
供給し、端子（３３）に得られるパリティ検出信号を、
このＯＲゲート（４５）の他方の入力端子に供給する。

そして、このＯＲゲートク４５）の論理和出力を、第６
の復号切替スイッチ（６６）の第３の固定接点（６６ｃ
）に供給する。

また、端子（３４）に得られる（Ｓ＋’＋Ｓｚ）のゼロ
検出回路（２２）のゼロ検出信号を、最小距離５の［１
５，７］　Ｂ　ＣＨ符号の２，３ビット誤り検出信号生
成回路を構成するインハータゲー１−　（４６）を介し
て、第７の復号切替スイッチ（６７）の第１の固定接点
（６７ａ）に供給する。

また、端子（３１）に得られるシンドロームＳ、のゼロ
検出信号を、最小距離４の［１５，７］　Ｂ　ＣＩ−１
符号の４ビツトまでの誤り検出信号生成回路を構成する
２人力ＯＲゲート（４７）の一方の入力端子に供給し、
端子（３２）に得られるシンドロームＳ３のゼロ検出信
号を、このＯＲゲート（４７）の他方の入力端子に供給
する。そして、このＯＲゲート（４７）の論理和出力を
、第７の復号切替スイッチ（６７）の第３の固定接点（
６７ｃ）に供給する。

また、端子（３４）に得られる（Ｓ１３±３３）のゼロ
検出回路（２２）のゼロ検出信号を、インバータゲート
（４８）を介して、最小距離６の［１５，６１Ｂ　ＣＨ
符号の２．３．４ビット誤り検出信号生成回路を構成す
る２人力ＡＮＤゲート（４９）の一方の入力端子に供給
し、端子（３１）及び（３２）に得られるシンドローム
ＳＩ及びＳ３のゼロ検出信号を、夫々２人力ＯＲゲート
（５０）の一方及び他方の入力端子に供給し、このＯＲ
ゲート（５０）の論理和出力をＡＮＤゲート（４９）の
他方の入力端子に供給する。そして、このＡＮＤゲート
（４９）の論理積出力を、第８の復号切替スイッチ（６
８）の第１の固定接点（６８ａ）に供給する。

また、端子（３３）に得られるパリティ検出信号Ｐを、
最小距離６の［１５，６］　Ｂ　ＣＨ符号の３ビット誤
り検出信号生成回路を構成する２人力ＡＮＤゲート（５
１）の一方の入力端子に供給し、端子（３４）に得られ
る（ＳＩ’＋３３）のゼロ検出回路（２２）のゼロ検出
信号を、インバータゲート（５２）を介して、このＡＮ
Ｄゲー）　（５１）の他方の入力端子に供給する。

そして、このＡＮＤゲート（５１）の論理積出力を、第
８の復号切替スイッチ（６８）の第２の固定接点（６８
ｂ）に供給する。

また、端子（３１）に得られるシンドロームＳ、のゼロ
検出信号を、最小距離６の［１５，６１Ｂ　ＣＨ符号の
５ビツトまでの誤り検出信号生成回路を構成する３人力
ＯＲゲー）　（５３）の第１の入力端子に供給し、端子
（３２）に得られるシンドロームＳ３のゼロ検出信号を
、このＯＲゲー）　（５３）の第２の入力端子に供給し
、端子（３３）に得られるパリティ検出信号Ｐを、この
ＯＲゲート（５３）の第３の入力端子に供給する。そし
て、このＯＲゲート（５３）の論理和出力を、第８の復
号切替スイッチ（６８）の第３の固定接点（６８ｃ）に
供給する。

そして、本例の訂正信号・検出信号生成回路（３０）に
は、外部から復号切替信号入力端子（２４ａ）を介して
復号切替信号が供給され、この復号切替信号により各復
号切替スイッチ（６１）〜（６８）の切替が制御される
如くしである。即ち、端子（２４ａ）に、１ビツト訂正
を指示する信号が供給されると、各復号切替スイッチ（
６１）　〜（６８）の可動接点（６１ｍ）　〜（６８ｍ
）を、夫々第１の固定接点（６１ａ）〜（６８ａ）に接
続させる。また、２ビツト°訂正を指示する信号が供給
されると、各復号切替スイッチ（６１）〜（６８）の可
動接点（６１ｍ）　〜（６８ｍ）を、夫々第２の固定接
点（６１ｂ）〜（６８ｂ）に接続させる。さらに、誤り
検出だけを行うことを指示する信号が供給されると、各
復号切替スイッチ（６１）　〜（６Ｂ）の可動接点（６
１ｍ）　〜（６８ｍ）を、夫々第３の固定接点（６１ｃ
）〜（６８ｃ）に接続させる。

そして、第１．第２．第３及び第４の復号切替スイッチ
（６１）、　（６２）、　（６３）及び（６４）の可動
接点（６１ｍ）　。

（６２ｍ）、　（６３ｍ）及び（６４ｍ）に得られる信
号を、夫々第１のＢＣＨ切替スイッチ（７１）の第１．
第２．第３及び第４の固定接点（Ｖｉａ）　、　（７１
ｂ）　、　（７１ｃ）及び（７１ｄ）に供給し、この切
替スイッチ（７１）の可動接点（７１ｍ）に得られる信
号を、訂正信号出力端子（２５ａ）に供給する。

また、第５．第６．第７及び第８の復号切替スイッチ（
６５）、　（６６）、　（６７）’及び（６８）の可動
接点（６５ｍ）　。

（６６ｍ）、　（６７ｍ）及び（６８ｍ）に得られる信
号を、夫々第２のＢＣＨ切替スイッチ（７２）の第１．
第２．第３及び第４の固定接点（７２ａ）、　（７２ｂ
）、　（７２ｃ）及び（７２ｄ）に供給し、この切替ス
イッチ（７２）の可動接点（７２ｍ）に得られる信号を
、検出信号出力端子（２５ｂ）に供給する。

この場合、第１及び第２のＢＣＨ切替スイ、ッチ（７１
）及び（７２）の切替は、外部よりＢＣＨ切替信号入力
端子（２４ｂ）を介して訂正信号・検出信号生成回路（
３０）に供給されるＢＣＨ切替信号で制御される。即ち
、端子（２４ｂ）に、［１５，１１］　Ｂ　ＣＨ符号を
指示する信号が供給されると、各ＢＣＨ切替スイッチ（
７１）及び（７２）の可動接点（７１ｍ）及び（７２ｍ
）を、夫々第１の固定接点（Ｖｉａ）及び（７２ａ）と
接続させる。

同様にして、［１５，１０］　Ｂ　ＣＨ符号を指示する
信号が供給されると、第２の固定接点（７１ｂ）及び（
７２ｂ）と接続させ、［１５，７１Ｂ　ＣＨ符号を指示
する信号が供給されると、第３の固定接点（７１ｃ）及
び（７２ｃ）と接続させ、［１５，６１Ｂ　ＣＨ符号を
指示する信号が供給されると、第４の固定接点（７１ｄ
）及び（７２ｄ）と接続させる。

そして、本例の訂正信号・検出信号生成回路（３０）の
訂正信号出力端子（２５ａ）に得られる訂正信号を、２
人力ＥＸ−ＯＲゲート０８）の一方の入力端子に供給し
、シフトレジスタ０９）の出力信号を、このＥＸ−ＯＲ
ゲートθ８）の他方の入力端子に供給する。そして、こ
のＥＸ−ＯＲゲーｈ　（１８）の出力信号を出力端子Ｑ
Φに供給し、この出力端子ＱΦより誤り訂正がされたデ
ータ系列が取り出される。本例の復号装置のその他の部
分は、第３図に示した従来の復号装置と同様に構成する
。

Ｇ３復号するＢ　ＣＨ符号の説明次に、本例の復号装置で復号するＢＣＨ符号について説
明する。

本例の復号装置は、（ｘ’＋ｘ＋１）で与えられるガロ
ア体の元で構成される最小距離３から６までの全てのＢ
ＣＨ符号の復号が可能である。ここで、各符号の生成多
項式について説明する。

まず、［１５，１１］　Ｂ　ＣＨ符号は最小距離が３で
あり１ビット誤りの訂正、もしくは２ビツトまでの誤り
を検出できる。この符号の生成多項式は、Ｇ＋（ｘ）＝
　ｘ’十ｘ　＋１である。

［１５，１０］　Ｂ　ＣＨ符号は［１５，１１］　Ｂ　
ＣＨ符号を拡大した最小距離４の符号であり１ビ・ント
誤り訂正２ビット誤り検出、もしくは３ビツトまでの誤
り検出が可能である。この符号の生成多項式は、Ｇｚ（
ｘ）−（ｘ　’＋　ｘ　＋　１　）（ｘ　＋　１　）＝
Ｘ５＋Ｘ’＋Ｘ２＋１である。

［１５，７］　Ｂ　ＣＨ符号は最小距離が５であり２ビ
ツトまでの誤り訂正、もしくは１ビット誤り訂正３ビツ
トまでの誤り検出、もしくは４ビツトまでの誤り検出が
可能である。この符号の生成多項式は、Ｇ３（Ｘ）＝（
Ｘ’＋ｘ＋　１）（ｘ’十ｘ’１３＋Ｓ−ｘ２＋ｘ　＋
　１　）−ｘ８＋ｘ’＋ｘ６＋ｘ’＋１である。

［１５，６］　Ｂ　ＣＨ符号は［１５，７１Ｂ　ＣＨ符
号を拡大した最小距離６の符号であり２ビツトまでの誤
りを訂正３ピントの誤りを検出、もしくは１ビット誤り
訂正４ビツトまでの誤りを検出、もしくは５ビツトまで
の誤り検出が可能である。この符号の生成多項式は、Ｇ４（Ｘ）＝（Ｘ’＋Ｘ＋１）（Ｘ’＋Ｘ’＋Ｘ”＋Ｘ
＋１）（Ｘ　　＋１）−ｘ９＋ｘ’＋ｘ５＋ｘ’＋ｘ＋
１である。

次に、各ＢＣＨ符号適用時に誤り数によって、上述の訂
正信号・検出信号生成回路（３０）に供給される各検出
信号の状態を表１に示す。

表但し、ｒ１５．７］　Ｂ　ＣＨ符号の誤り数４のときと
、［１５，６］　Ｂ　ＣＨ符号の誤り数４のときは、Ｓ
、とＳ。

が同時にＯにはならない。

この表１の状態より、第２図に示す各符号の訂正信号生
成回路及び検出信号生成回路が構成される。そして、端
子（２４ａ）に１ビット訂正、２ビット訂正、誤り検出
だけのいずれにするかを示す切替信号を供給すると共に
、端子（２４ｂ）にどのＢＣＨ符号の復号を行うのかを
示す切替信号を供給することで、表１に示した全ての復
号が可能になる。

このため、伝送されるディジタルデータのＢＣＨ符号の
誤り訂正能力及び誤り検出能力の変更にスイッチの切替
だけで対処することができ、伝送路の状態、伝送データ
の種類等により最適なりＣＨ符号を選択することができ
、効率よくデータの伝送ができる。しかも本例において
は、回路規模自体は第３図に示した従来例とほとんど変
わりがなく、ＬＳＩ等の集積回路化に適した簡単な構成
である。さらに、本例の復号装置を用意すれば、種々の
復号法が適用できるので種々の伝送装置の復号器に共通
で使用でき、復号器の汎用化ができる。

なお、本発明は上述実施例に限らず、本発明の要旨を逸
脱することなく、その他種々の構成が取り得ることは勿
論である。

Ｈ発明の効果本発明のＢＣＨ符号の復号装置によると、伝送されるデ
ィジタルデータのＢＣＨ符号の誤り訂正能力及び誤り検
出能力の変更が、スイッチの切替だけで行われ、複数の
種類のＢＣＨ符号の復号が簡単な構成の１組の復号装置
で行える利益がある。

【図面の簡単な説明】

第１図は本発明のＢＣＨ符号の復号装置の一実施例を示
す構成図、第２図は第１図例の生成回路を示す回路図、
第３図は従来の復号装置の一例を示す構成図である。（１）は受信系列の入力端子、（２）はＳＩ計算回路、
（３）はＳ、計算回路、（４’）、　（４”）、　０６
）、　（２１）及び（２２）はゼロ検出回路、（５）は
Ｓ−計算回路、（６）はＳ１３計算回路、（７）は（Ｓ
＋”＋Ｓｉ）を計算する演算回路、（８′）はチェーン
サーチ回路、（１５ａ）及び（１５ｂ）は加算回路、（
３０）は訂正信号・検出信号生成回路である。代理人伊藤貞、同松隈秀盛第３図Ｚ丁正信号・＃出信号生爪回路図第２図第１図パノノｒ七ｉす入ｎ週げ

Claims

【特許請求の範囲】シンドロームＳ＿１及びＳ＿３を計算する回路と、パリ
テイＰを計算する回路と、Ｓ＿１＾２を計算する回路と、Ｓ＿１＾３を計算する回路と、Ｓ＿１＾３＋Ｓ＿３を計算する回路と、チェーンサーチ回路を備え、誤り位置多項式σ（ｘ）＝（Ｓ＿１ｘ＾２＋Ｓ＿１＾２
ｘ＋Ｓ＿１＾３＋Ｓ＿３）をσ＿１（ｘ）＝Ｓ＿１ｘ＾
２＋Ｓ＿１＾２ｘ、σ＿２（ｘ）＝σ＿１（ｘ）＋Ｓ＿
１＾３＋Ｓ＿３の２段階で解く構成を採ることにより、同一のガロア体の元で構成される最小距離が３から６ま
でのＢＣＨ符号について、外部からの切替信号に応じて
可能な全ての復号方式に対応することを特徴とするＢＣ
Ｈ符号の復号装置。