JPH07307676A

JPH07307676A - 誤り訂正符号化器

Info

Publication number: JPH07307676A
Application number: JP12452294A
Authority: JP
Inventors: Koji Hirata; 浩司平田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1994-05-13
Filing date: 1994-05-13
Publication date: 1995-11-21
Anticipated expiration: 2013-03-11
Also published as: JP2725598B2

Abstract

(57)【要約】【目的】本発明はデータの伝送効率を低下させること
なく、必要な符号語の訂正能力を向上し得る誤り訂正符
号化器を提供することを目的とする。【構成】スイッチ１０３は加算器１０２の出力信号を
通過、又は遮断する。乗算器１０５_１〜１０５_ｎ−ｋは
スイッチ１０３の出力信号とメモリ１０４_１〜１０４
_ｎ−ｋの出力乗算係数とを乗算する。乗算器１０５_１の
出力信号はＩ段のシフトレジスタ１０６_１に入力され
る。加算器１０７_１〜１０７_ｎ−ｋは、乗算器１０５_２
〜１０５_ｎ−ｋの出力信号とシフトレジスタ１０６_１〜
１０６_{ｎ−ｋ−１}の出力信号とを加算する。スイッチ１
０８は入力端子１０１の入力信号とシフトレジスタ１０
６_ｎ−ｋの出力信号の一方を選択して出力端子１０９へ
出力する。メモリ１０４_１〜１０４_ｎ−ｋはアドレス１
〜Ｉのそれぞれに乗算係数が記憶されている。この乗算
係数のうち適宜の乗算係数が０に設定されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は誤り訂正符号化器に係
り、特にディジタル無線通信などのバースト誤りが発生
し易いディジタルデータ伝送システムにおいて、伝送デ
ータのデータ誤りを訂正するためのリードソロモン符号
を生成するインタリーバ付の誤り訂正符号化器に関す
る。

【０００２】

【従来の技術】従来より、バースト誤りが発生し易いデ
ィジタルデータ伝送システムにおいて、伝送データの複
数のデータ誤りを訂正するために用いられる誤り訂正符
号として、リードソロモン符号が知られている。このリ
ードソロモン符号は、図５（Ａ）に示す如く、伝送すべ
きディジタルデータがＳ_1,1、Ｓ_2,1、Ｓ_3,1 、．．．、
Ｓ_I,1、Ｓ_1,2、Ｓ_2,2、．．．と時系列的に連続する場
合、同図（Ｂ）に示すように、ｋ個のデータ毎に後述す
る生成多項式を用いて生成されたｍ（＝ｎ−ｋ）個の誤
り訂正符号Ｐ_x,1、Ｐ_x,2、．．．、Ｐ_x,mである（ただ
し、１≦ｘ≦Ｉ）。

【０００３】すなわち、図５（Ｂ）に示すように、各符
号語はｋ個のデータ、つまり、ｋ個の情報シンボルＳ
_x,1、Ｓ_x,2、．．．、Ｓ_x,kとｍ個の符号シンボル
Ｐ_x,1、Ｐ_x,2、．．．、Ｐ_x,mの計ｎ個のシンボルで構
成される。この符号語は、各符号語の１番目のシンボル
を順次に伝送した後２番目のシンボルを順次に伝送する
ようにして伝送される。従って、各符号語は図６に示す
ような順番で、順次に時系列的に合成されて出力され
る。

【０００４】次に、上記のリードソロモン符号の符号化
について説明する。いま、符号の系列をガロア体ＧＦ
（２^q ）上の系列であるものとする。また、ｋビットの
情報多項式ｉ（ｘ）、生成多項式ｇ（ｘ）及び符号多項
式Ｃ（ｘ）はそれぞれ次式で表わされる。

【０００５】

【数１】ここで、ｉ（ｘ）×ｘ^n-kをｇ（ｘ）で除算すると次式
が得られる。

【０００６】ｉ（ｘ）×ｘ^n-k＝ｑ（ｘ）×ｇ（ｘ）＋Ｒ（ｘ）（４）ただし、ｍｏｄ（ｘ^n-1）、Ｒ（ｘ）は剰余多項式であ
る。

【０００７】ここで、（４）式中、ｑ（ｘ）×ｇ（ｘ）
が符号多項式となるので、（４）式を整理することによ
り次式が得られる。

【０００８】Ｃ（ｘ）＝ｉ（ｘ）×ｘ^n-k＋Ｒ（ｘ）（５）ただし、−Ｒ（ｘ）＝Ｒ（ｘ）これにより、ｉ（ｘ）×ｘ^n-kをｇ（ｘ）で除算するこ
とにより得られる剰余Ｒ（ｘ）によりリードソロモン符
号が求められる。

【０００９】上記のリードソロモン符号を求める従来の
誤り訂正符号化器としては、例えば図７に示す構成の符
号化器が知られている（Ｖ．Ｋ．ＢＨＡＲＧＡＶＡｅ
ｔ．ａｌ．、”最新ディジタル衛星通信”、３９１〜３
９２頁、昭和６１年、株式会社日本技術経済センタ
ー）。同図において、この誤り訂正符号化器は、ｎ−ｋ
個の乗算器２０４₁〜２０４_n-kと、加算器２０２及び２
０６₁〜２０６_n-k-1と、レジスタ２０５₁〜２０５_n-k-1
と、スイッチ２０３及び２０７とより構成されている。
スイッチ２０３及び２０７はそれぞれ端子２０９よりの
制御信号により連動してスイッチング制御される。

【００１０】次に、動作について説明する。図７におい
て、入力端子２０１に入力信号が入力される前の初期状
態では、あらかじめレジスタ２０５₁〜２０５_n-k-1がク
リアされている。入力端子２０１に最初の１シンボルの
入力信号が入力されると、この入力期間中は端子２０９
よりの制御信号により、スイッチ２０３は端子２０３ａ
側に接続され、スイッチ２０７は端子２０７ａ側に接続
されている。これにより、最初の１シンボルの入力信号
はスイッチ２０７を介して出力端子２０８へ出力される
一方、加算器２０２で第（ｎ−ｋ）番目のレジスタ２０
５_n-kの出力値（この時点ではクリアされているので
０）と加算された後、スイッチ２０３を介して乗算器２
０４₁〜２０４_n-kにそれぞれ供給され、係数ｇ₀〜ｇ
_n-k-1とそれぞれ乗算される。

【００１１】乗算器２０４₁ の出力信号は第１番目のレ
ジスタ２０５₁に供給され、その後シフトされて加算器
２０６₁に供給され、また、乗算器２０４₂〜２０４_n-k
の各出力信号は、加算器２０６₁〜２０６_n-k-1に供給さ
れてそれぞれレジスタ２０５₁〜２０５_n-k-1の各出力値
と加算される。加算器２０６_n-k-1の出力信号はレジス
タ２０５_n-kに供給される。

【００１２】以下、上記と同様の動作が各シンボルが入
力される毎に繰り返され、入力端子２０１へのｋ個目の
シンボルの入力が終了すると、端子２０９よりの制御信
号によりスイッチ２０３が端子２０３ｂ側に切換接続さ
れ、スイッチ２０７が端子２０７ｂ側に切換接続され
る。これにより、レジスタ２０５₁〜２０５_n-kにそれぞ
れ保持されていた各値が、（ｎ−ｋ）番目のレジスタ２
０５_n-kから１番目のレジスタ２０５₁まで順番にスイッ
チ２０７を介して出力端子２０８へ直列に出力される。

【００１３】ここで、バースト誤りに対して上記のリー
ドソロモン符号による誤り訂正能力を向上させるために
は、符号語の順番を分散させて伝送する、インタリーブ
を行うことが有効であり、このようなインタリーブを行
う誤り訂正符号化器を用いたインタリーバ回路は従来図
８に示す如き構成とされている。

【００１４】図８において、入力端子３０１に入力され
た入力信号は、端子３０３を介して入力される制御信号
に基づいてスイッチングするスイッチ３０２により、第
１番目のリードソロモン符号器３０４₁ から第Ｉ番目の
リードソロモン符号器３０４_Iまで１シンボルずつ入力
される。このＩ個のリードソロモン符号器３０４₁〜３
０４_Iは、それぞれ図７に示す如き構成である。第Ｉ番
目のシンボルがリードソロモン符号器３０４_Iに入力さ
れると、続いて第１番目のリードソロモン符号器３０４
₁に戻り第Ｉ＋１番目のシンボルが入力される。以下、
上記と同様のスイッチ３０２の動作が全部でｋ回繰り返
される。

【００１５】リードソロモン符号器３０４₁〜３０４_Iか
らそれぞれ取り出されたデータは、端子３０６を介して
入力される制御信号に基づいてスイッチングするスイッ
チ３０５により、第１番目のリードソロモン符号器３０
４₁から第Ｉ番目のリードソロモン符号器３０４_Iまで１
シンボルずつ出力される。

【００１６】上記のリードソロモン符号器を用いたイン
タリーバ回路は、従来より図９に示す如き構成のインタ
リーバ機能付き誤り訂正符号化器として集約されること
が知られている（特開平２−２０１２４号公報）。同図
中、図７と同一構成部分には同一符号を付し、その説明
を省略する。図９に示す従来回路は、図７に示したリー
ドソロモン符号化器のレジスタ２０５₁〜２０５_n-kに代
えてそれぞれＩ段のシフトレジスタ２１０₁〜２１０_n-k
を用いた構成である。

【００１７】図９において、入力端子２０１に入力信号
が入力されている期間中は端子２０９よりの制御信号に
より、スイッチ２０３は端子２０３ａ側に接続され、ス
イッチ２０７は端子２０７ａ側に接続されている。これ
により、入力端子２０１へのｋ×Ｉ個目のシンボルの入
力が終了すると、端子２０９よりの制御信号によりスイ
ッチ２０３が端子２０３ｂ側に切換接続され、スイッチ
２０７が端子２０７ｂ側に切換接続される。これによ
り、シフトレジスタ２１０₁〜２１０_n-kにそれぞれ保持
されていた各値が、（ｎ−ｋ）番目のシフトレジスタ２
１０_n-kから１番目のシフトレジスタ２１０₁まで順番に
スイッチ２０７を介して出力端子２０８へ直列に出力さ
れる。

【００１８】

【発明が解決しようとする課題】上記の従来の誤り訂正
符号化器では、出力されるインタリーバされた各符号語
とも等しい訂正能力が得られる。しかるに、圧縮された
音声データのように、ビットによっては誤っても音質に
影響しないところと音質に影響するところとがあるデー
タに対しては、上記の従来の誤り訂正符号化器では、ど
のビットも訂正能力が等しいため、音質に影響するとこ
ろの訂正能力が十分でなく、伸長して元の音声データに
復元した場合に、音声の劣化が問題になる。音質に影響
するところの訂正能力を十分な値にするには、符号シン
ボルのビット数を多くすれば良いが、そうすると符号語
における情報シンボルの占める割合が相対的に小さくな
り、伝送データ（情報シンボル）の伝送効率が低下して
しまう。

【００１９】本発明は以上の点に鑑みなされたもので、
データの伝送効率を低下させることなく、必要な符号語
の訂正能力を向上し得る誤り訂正符号化器を提供するこ
とを目的とする。

【００２０】

【課題を解決するための手段】本発明は上記の目的を達
成するため、データ１シンボル入力毎に記憶データを１
段右へシフトする（ｎ−ｋ）個のＩ段のシフトレジスタ
と、それぞれ共通の入力信号を別々の乗算係数と乗算す
る（ｎ−ｋ）個の乗算器と、（ｎ−ｋ）個の乗算器のう
ち第２番目から第（ｎ−ｋ）番目の乗算器の各出力乗算
結果と前記（ｎ−ｋ）個のＩ段のシフトレジスタのうち
第１番目から第（ｎ−ｋ−１）番目のシフトレジスタの
出力データとを別々に加算して、第２番目から第（ｎ−
ｋ）番目のシフトレジスタにそれぞれ供給する（ｎ−ｋ
−１）個の加算器と、伝送する情報シンボルの入力デー
タと第（ｎ−ｋ）番目のシフトレジスタの出力データの
一方を選択して出力端子へ出力する第１のスイッチと、
第１のスイッチを介して入力された入力データと第（ｎ
−ｋ）番目のシフトレジスタの出力データとを加算して
出力する第（ｎ−ｋ）番目の加算器と、第（ｎ−ｋ）番
目の加算器の出力データ及びリセット信号の一方を選択
して（ｎ−ｋ）個の乗算器へ入力信号として供給する第
２のスイッチと、出力端子へ１シンボル出力する毎に互
いに独立して少なくともゼロの値を含む乗算係数を切り
替えて（ｎ−ｋ）個の乗算器へ出力する乗算係数供給手
段とを有し、第１番目の前記乗算器の出力乗算結果を第
１番目の前記シフトレジスタに入力し、出力端子より情
報シンボル長ｋで誤り訂正符号シンボル数（ｎ−ｋ）の
各符号語をＩ個順次出力する構成である。

【００２１】

【作用】本発明では、乗算係数供給手段より出力される
複数の乗算係数がゼロを含むようにしているため、（ｎ
−ｋ）個の乗算器から取り出される乗算結果を加算器及
びシフトレジスタを用いて生成される誤り訂正符号シン
ボルの数を、各符号語において符号語長を変更すること
なく、実質的に可変設定することができる。

【００２２】

【実施例】次に、本発明の実施例について説明する。図
１は本発明の一実施例の構成図を示す。同図に示すよう
に、本実施例の誤り訂正符号化器は、インタリーバ付き
リードソロモン符号化器１００で、入力端子１０１より
の入力データが入力される加算器１０２と、加算器１０
２の出力信号を選択するスイッチ１０３と、スイッチ１
０３の出力データが入力される全部で（ｎ−ｋ）個の乗
算器１０５₁〜１０５_n-kと、全部で（ｎ−ｋ）個のメモ
リ１０４₁〜１０４_n-kと、全部で（ｎ−ｋ）個のＩ段の
シフトレジスタ１０６₁〜１０６_n-kと、乗算器１０５₂
〜１０５_n-kの出力信号とシフトレジスタ１０６₁〜１０
６_n-k-1の出力信号とをそれぞれ加算する加算器１０７₁
〜１０７_n-kと、入力端子１０１の入力信号とシフトレ
ジスタ１０６_n-kの出力信号の一方を選択して出力端子
１０９へ出力するスイッチ１０８とより構成されてい
る。

【００２３】スイッチ１０３はその共通端子を端子１０
３ａ及び１０３ｂの一方に接続するように端子１１０よ
りの制御信号によりスイッチング制御される構成であ
り、スイッチ１０８はその共通端子を端子１０８ａ及び
１０８ｂの一方に接続するように端子１１０よりの制御
信号によりスイッチング制御される構成である。

【００２４】メモリ１０４₁〜１０４_n-kはそれぞれ図２
に示すように、アドレス１〜Ｉのそれぞれに乗算係数が
記憶されている。例えば、メモリ１０４₁のｐ番目（た
だし、１≦ｐ≦Ｉ）のアドレスには値ｇ^p ₀が、メモリ１
０４₂のｐ番目のアドレスには値ｇ^p ₁が、メモリ１０４
_n-kのｐ番目のアドレスには値ｇ^p _n-k-1がそれぞれ乗算
係数として記憶されている。なお、Ｉは符号語の数に等
しく、またｋは同一の符号語の中で最小の情報シンボル
長、ｎは同一の符号語の中の符号シンボル長を示す。

【００２５】ところで、リードソロモン符号では、１符
号語ｎシンボルの中の符号シンボル数（ｎ−ｋ）が少な
いほどその符号語の訂正能力が低い。（ｎ−ｋ）個ある
この符号シンボルは（２）式に示したように、乗算器１
０５₁〜１０５_n-kで入力データと乗算係数との乗算によ
り生成されるものである。そこで、本実施例ではメモリ
１０４₁〜１０４_n-kのアドレス１〜Ｉのそれぞれに記憶
される乗算係数を適宜ゼロにすることにより、各符号語
の符号シンボル数を実質的に可変設定することができる
ようにしたものである。なお、本実施例では、メモリ１
０４₁のアドレス２〜Ｉに乗算係数としてそれぞれゼロ
を記憶し、メモリ１０４₂のアドレス３〜Ｉに乗算係数
としてそれぞれゼロを記憶し、メモリ１０４₃のアドレ
ス４〜Ｉに乗算係数としてそれぞれゼロを記憶している
ものとする。

【００２６】次に、本実施例の動作についてＩ＝３、ｋ
＝５、ｎ＝９を例にとって説明する。動作開始前にあら
かじめＩ段シフトレジスタ１０６₁〜１０６_n-k（ここで
は１０６₄）の内容をクリアしておく。この初期状態に
おいて、入力端子１０１には図３（Ａ）に示す如く、デ
ータ（シンボル）Ｓ₁からＳαまでが時系列的に合成さ
れたデータが入力される。ここで、α＝ｋ・Ｉ＋｛Ｉ
（Ｉ−１）／２｝であるから、ここではα＝１８であ
る。

【００２７】上記の入力データの最初の１シンボルＳ₁
が入力されると、端子１１０よりの制御信号によりスイ
ッチ１０３が端子１０３ａ側に接続され、スイッチ１０
８が端子１０８ａ側に接続される。これにより、入力シ
ンボルＳ₁は加算器１０２に供給されて最終段の３段シ
フトレジスタ１０６₄の出力値と加算されるが、シフト
レジスタ１０６₄の初期値はゼロであるから、入力シン
ボルＳ₁はそのままの値で加算器１０２より取り出さ
れ、更にスイッチ１０３を経由して全部で４つの乗算器
１０５₁〜１０５₄にそれぞれ並列に供給される。

【００２８】第１番目の乗算器１０５₁に供給された入
力シンボルＳ₁はメモリ１０４₁の第１番目のアドレスか
ら読み出された乗算係数ｇ¹ ₀と乗算され、その乗算結果
が第１番目のシフトレジスタ１０６₁に入力され、シフ
トレジスタ１０６₁が１段右にシフトする。第２番目の
乗算器１０５₂に供給された入力シンボルＳ₁はメモリ１
０４₂の第１番目のアドレスから読み出された乗算係数
ｇ¹ ₁と乗算され、その乗算結果がシフトレジスタ１０６
₁の出力値と第１番目の加算器１０７₁で加算された後第
２番目のシフトレジスタ１０６₂に入力され、シフトレ
ジスタ１０６₂が１段右にシフトする。

【００２９】同様に、第３番目の乗算器１０５₃に供給
された入力シンボルＳ₁はメモリ１０４₃の第１番目のア
ドレスから読み出された乗算係数ｇ¹ ₂と乗算され、その
乗算結果がシフトレジスタ１０６₂の出力値と第２番目
の加算器１０７₂で加算された後第３番目のシフトレジ
スタ１０６₃に入力され、シフトレジスタ１０６₃が１段
右にシフトし、また、第４番目の乗算器１０５₄に供給
された入力シンボルＳ₁はメモリ１０４₄の第１番目のア
ドレスから読み出された乗算係数ｇ¹ ₃と乗算され、その
乗算結果がシフトレジスタ１０６₃の出力値と第３番目
の加算器１０７₃で加算された後第４番目のシフトレジ
スタ１０６₄に入力され、シフトレジスタ１０６₄が１段
右にシフトする。そして、出力端子１０９には入力シン
ボルＳ₁ がそのままスイッチ１０８を介して出力され
る。

【００３０】次に、メモリ１０４₁〜１０４₄の各読み出
しアドレスは第２番目に切り替えられ、入力端子１０１
には第２番目のシンボルＳ₂が入力される。そして、こ
の入力シンボルＳ₂は第１番目の入力シンボルＳ₁と同様
に、加算器１０２でシフトレジスタ１０６₄よりの出力
値と加算され、更に乗算器１０５₁〜１０５₄においてメ
モリ１０４₁〜１０４₄からの乗算係数と乗算された後、
乗算器１０５₁の出力乗算結果はシフトレジスタ１０６₁
に供給され、乗算器１０５₂〜１０５₄の出力乗算結果は
シフトレジスタ１０６₂〜１０６₄に供給される。また、
入力シンボルＳ₂はそのままスイッチ１０８を介して出
力端子１０９へ出力される。ここで、上記のメモリ１０
４₁の第２番目のアドレスから読み出された乗算係数ｇ²
₀は前記したように０であるため、シフトレジスタ１０
６₁には０が入力される。

【００３１】上記の入力シンボルＳ₂に対する処理が終
了すると、メモリ１０４₁〜１０４₄の各読み出しアドレ
スは第３番目に切り替えられ、入力端子１０１には第３
番目のシンボルＳ₃が入力される。そして、この入力シ
ンボルＳ₃はそれまでの入力シンボルＳ₁及びＳ₂と同様
の信号処理を受けてシフトレジスタ１０６₁〜１０６₄に
格納され、シフトレジスタ１０６₁〜１０６₄がそれぞれ
右に１段シフトする。ここで、上記のメモリ１０４₁及
び１０４₂の第３番目のアドレスから読み出された乗算
係数ｇ³ ₀及びｇ³ ₁は前記したようにそれぞれ０であるた
め、シフトレジスタ１０６₁及び１０６₂にはそれぞれ０
が入力される。また、出力端子１０９にはスイッチ１０
８を介して入力シンボルＳ₃がそのまま出力される。

【００３２】３番目の入力シンボルＳ₃に対する処理が
終了すると、メモリ１０４₁〜１０４₄の各読み出しアド
レスは第１番目に戻され、入力端子１０１には第４番目
のシンボルＳ₄が入力される。このようにして、１シン
ボルの入力毎に上記と同様の処理が行われ、またメモリ
１０４₁〜１０４₄の各読み出しアドレスの切り替えがデ
ータ１シンボルの出力毎に行われる。これらの動作は第
１５番目（＝Ｉ×ｋ）のシンボルＳ₁₅が入力されるまで
繰り返される。

【００３３】第１５番目のシンボルＳ₁₅に対する処理が
終了すると、第１６番目のシンボルＳ₁₆が入力される直
前に、端子１１０に入力される制御信号によりスイッチ
１０３が端子１０３ｂ側に切り替え接続されると共に、
スイッチ１０８が端子１０８ｂ側に切り替え接続され
る。これにより、シフトレジスタ１０６₄の最終段であ
る３段目のデータ１シンボルがスイッチ１０８を介して
出力端子１０９へ最初の符号シンボルＲ₁として出力さ
れる。

【００３４】この１シンボルＲ₁の出力が終了すると、
端子１１０に入力される制御信号により再びスイッチ１
０３が端子１０３ａ側に切り替え接続されると共に、ス
イッチ１０８が端子１０８ａ側に切り替え接続される。
そして、全シフトレジスタ１０６₁〜１０６₄が１段右に
シフトされ、メモリ１０４₁〜１０４₄の各読み出しアド
レスの切り替えが行われる。そして、入力端子１０１に
入力される第１６番目のシンボルＳ₁₆と第１７番目のシ
ンボルＳ₁₇がシンボルＳ₁〜Ｓ₁₅と同様の処理を受け、
それらの入力シンボルＳ₁₆及びＳ₁₇のスイッチ１０８を
経由する出力端子１０９への出力が終了する。

【００３５】続いて、（ｋ＋１）・Ｉ番目、すなわち１
８番目のシンボルＳ₁₈が入力される直前に、端子１１０
に入力される制御信号によりスイッチ１０３が端子１０
３ｂ側に切り替え接続されると共に、スイッチ１０８が
端子１０８ｂ側に切り替え接続される。これにより、シ
フトレジスタ１０６₄の最終段である３段目のデータ１
シンボルがスイッチ１０８を介して出力端子１０９へ２
番目の符号シンボルＲ₂ として出力され、更にシフトレ
ジスタ１０６₁〜１０６₄がそれぞれ１段右にシフトされ
てシフトレジスタ１０６₄の最終段である３段目のデー
タ１シンボルがスイッチ１０８を介して出力端子１０９
へ３番目の符号シンボルＲ₃として順次に出力される。

【００３６】続いて、端子１１０に入力される制御信号
により再びスイッチ１０３が端子１０３ａ側に切り替え
接続されると共に、スイッチ１０８が端子１０８ａ側に
切り替え接続される。そして、全シフトレジスタ１０６
₁〜１０６₄が１段右にシフトされ、メモリ１０４₁〜１
０４₄の各読み出しアドレスの切り替えが行われる。そ
して、入力端子１０１に入力される第１８番目のシンボ
ルＳ₁₈、すなわち前記α番目の最後のデータシンボルが
スイッチ１０８を介して出力端子１０９へ出力される一
方、前記した各データシンボルＳ₁〜Ｓ₁₇と同様の信号
処理を受ける。

【００３７】そして、端子１１０に入力される制御信号
によりスイッチ１０３が端子１０３ｂ側に切り替え接続
されると共に、スイッチ１０８が端子１０８ｂ側に切り
替え接続され、シフトレジスタ１０６₁〜１０６₄が１シ
ンボル出力するごとに１段右へシフト動作を行われ、出
力端子１０９へシフトレジスタ１０６₄から６つの符号
シンボルＲ₄〜Ｒ₉が順次に出力される。最後のβ（＝Ｉ
・（ｎ−ｋ）−｛Ｉ（Ｉ−１）／２｝）番目、すなわち
９番目の符号シンボルの出力によりそれぞれ９シンボル
の３つの符号語の処理が終了する。

【００３８】このようにして、図２（Ｂ）に示すそれぞ
れｎシンボル（ここでは９シンボル）の全部でＩ個（こ
こでは３個）の符号語が、出力端子１０９に図３に示す
如き順番で直列に出力される。

【００３９】このように、本実施例によれば、メモリ１
０４₁〜１０４_n-kのアドレス１〜Ｉのそれぞれから読み
出された乗算係数のうち適宜の乗算係数を０にしている
ため、符号語中の符号シンボルＲ₁〜Ｒ₉を適宜０にする
ことができ、これにより各符号語毎に異なった訂正能力
を得ることができる。従って、圧縮された音声データの
如く、音質に影響のあるデータと影響のないデータとが
あらかじめわかっている場合には、メモリ１０４₁〜１
０４_n-kの記憶乗算係数を設定することにより、音質に
影響のあるデータを情報シンボルとして含む符号語は符
号シンボル数を増加させ、音質に影響の無いデータを情
報シンボルとして含む符号語は符号シンボル数を実質的
に減少することにより、音質に影響のあるデータの訂正
能力を増大することができる。

【００４０】

【発明の効果】以上説明したように、本発明によれば、
各符号語において符号語長を変更することなく、誤り訂
正符号シンボルの数を実質的に可変設定することができ
るため、各符号語毎に可変した訂正能力で符号化でき、
伝送する情報シンボルを必要な訂正能力に対応して誤り
訂正符号化することができる。

【図面の簡単な説明】

【図１】本発明の一実施例の構成図である。

【図２】図１の各メモリのアドレスと係数との関係を説
明する図である。

【図３】本発明の一実施例における入力データ及び符号
語の説明図である。

【図４】本発明の一実施例における出力データ説明図で
ある。

【図５】従来の入力データ及び符号語の説明図である。

【図６】従来の出力データ説明図である。

【図７】従来の誤り訂正符号化器の一例の回路図であ
る。

【図８】従来のインタリーブ回路の一例のブロック図で
ある。

【図９】従来のインタリーバ付き誤り訂正符号化器の一
例の構成図である。

【符号の説明】

１００インタリーバ付きリードソロモン符号器１０１入力端子１０２、１０７₁〜１０７_n-k 加算器１０３、１０８スイッチ１０４₁〜１０４_n-k メモリ１０５₁〜１０５_n-k 乗算器１０６₁〜１０６_n-k Ｉ段シフトレジスタ１０９出力端子１１０制御信号入力端子

Claims

【特許請求の範囲】

【請求項１】データ１シンボル入力毎に記憶データを
１段右へシフトする（ｎ−ｋ）個のＩ段のシフトレジス
タと、それぞれ共通の入力信号を別々の乗算係数と乗算する
（ｎ−ｋ）個の乗算器と、前記（ｎ−ｋ）個の乗算器のうち第２番目から第（ｎ−
ｋ）番目の乗算器の各出力乗算結果と前記（ｎ−ｋ）個
のＩ段のシフトレジスタのうち第１番目から第（ｎ−ｋ
−１）番目のシフトレジスタの出力データとを別々に加
算して、前記第２番目から第（ｎ−ｋ）番目のシフトレ
ジスタにそれぞれ供給する（ｎ−ｋ−１）個の加算器
と、伝送する情報シンボルの入力データと第（ｎ−ｋ）番目
の前記シフトレジスタの出力データの一方を選択して出
力端子へ出力する第１のスイッチと、該第１のスイッチを介して入力された入力データと前記
第（ｎ−ｋ）番目の前記シフトレジスタの出力データと
を加算して出力する第（ｎ−ｋ）番目の加算器と、該第（ｎ−ｋ）番目の加算器の出力データ及びリセット
信号の一方を選択して前記（ｎ−ｋ）個の乗算器へ前記
入力信号として供給する第２のスイッチと、前記出力端子へ１シンボル出力する毎に互いに独立して
少なくともゼロの値を含む乗算係数を切り替えて前記
（ｎ−ｋ）個の乗算器へ出力する乗算係数供給手段とを
有し、第１番目の前記乗算器の出力乗算結果を第１番目
の前記シフトレジスタに入力し、前記出力端子より情報
シンボル長ｋで誤り訂正符号シンボル数（ｎ−ｋ）の各
符号語をＩ個順次出力することを特徴とする誤り訂正符
号化器。
【請求項２】前記乗算係数供給手段は、前記（ｎ−
ｋ）個の乗算器用の各乗算係数をそれぞれＩ組記憶し、
前記出力端子へ１シンボル出力する毎に該乗算係数読み
出しアドレスが巡回的に切り替えられる（ｎ−ｋ）個の
メモリからなることを特徴とする請求項１記載の誤り訂
正符号化器。