JPH06230991A - 有限体での任意元素の逆数算出方法及び装置 - Google Patents
有限体での任意元素の逆数算出方法及び装置Info
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- JPH06230991A JPH06230991A JP5253294A JP25329493A JPH06230991A JP H06230991 A JPH06230991 A JP H06230991A JP 5253294 A JP5253294 A JP 5253294A JP 25329493 A JP25329493 A JP 25329493A JP H06230991 A JPH06230991 A JP H06230991A
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- G06F7/72—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers using residue arithmetic
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- G06F7/726—Inversion; Reciprocal calculation; Division of elements of a finite field
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Abstract
(57)【要約】
【目的】 原始元、原始元の逆数、及び乗算に対する恒
等元を有する有限体ＧＦ(2n ) に属する任意の元素の逆
数を簡単な回路構成で安価に算出する。 【構成】 任意の元素と恒等元を比べる過程と、任意の
元素と恒等元が同一の場合に、恒等元を任意の元素の逆
数として算出する過程と、恒等元で初期化した後に任意
の元素と恒等元が同一でない場合に、原始元を反復的に
乗算し第１元素を出力し、原始元の逆数を反復的に乗算
し第２元素を出力することであり、このような乗算を、
第１元素と第２元素のうち、ある一つが前記任意の元素
と同一になるまで反復させる過程と、第１元素が任意の
元素と同一の場合に、第２元素を任意の元素の逆数とし
て算出し、第２元素が任意の元素と同一の場合には、第
１元素を任意の元素の逆数として算出する過程を含む。
等元を有する有限体ＧＦ(2n ) に属する任意の元素の逆
数を簡単な回路構成で安価に算出する。 【構成】 任意の元素と恒等元を比べる過程と、任意の
元素と恒等元が同一の場合に、恒等元を任意の元素の逆
数として算出する過程と、恒等元で初期化した後に任意
の元素と恒等元が同一でない場合に、原始元を反復的に
乗算し第１元素を出力し、原始元の逆数を反復的に乗算
し第２元素を出力することであり、このような乗算を、
第１元素と第２元素のうち、ある一つが前記任意の元素
と同一になるまで反復させる過程と、第１元素が任意の
元素と同一の場合に、第２元素を任意の元素の逆数とし
て算出し、第２元素が任意の元素と同一の場合には、第
１元素を任意の元素の逆数として算出する過程を含む。
Description
【０００１】
【産業上の利用分野】本発明は有限体での演算に係り、
特にガロア（Galois）フィ−ルドＧＦ(2n )に属する元
である任意の元素の逆数を算出するための方法及び装置
に関する。
特にガロア（Galois）フィ−ルドＧＦ(2n )に属する元
である任意の元素の逆数を算出するための方法及び装置
に関する。
【０００２】
【従来の技術】2n 個の元からなる集合である有限体Ｇ
Ｆ(2n ) での演算は、エラ−訂正符号、スイッチング理
論及び暗号理論等にそれぞれ関連した機能を遂行するシ
ステムに採用される。それ故、有限体ＧＦ(2n ) での演
算を簡単にすることが前述した機能を遂行するシステム
の効率を向上させる役割をする。従来の有限体ＧＦ
(2n ) での演算を詳細に説明するために、エラ−訂正符
号の一つであるＢＣＨ符号で復号アルゴリズム、及びそ
れに関わる有限体ＧＦ(2n )での演算を見ることにす
る。
Ｆ(2n ) での演算は、エラ−訂正符号、スイッチング理
論及び暗号理論等にそれぞれ関連した機能を遂行するシ
ステムに採用される。それ故、有限体ＧＦ(2n ) での演
算を簡単にすることが前述した機能を遂行するシステム
の効率を向上させる役割をする。従来の有限体ＧＦ
(2n ) での演算を詳細に説明するために、エラ−訂正符
号の一つであるＢＣＨ符号で復号アルゴリズム、及びそ
れに関わる有限体ＧＦ(2n )での演算を見ることにす
る。
【０００３】ＢＣＨ符号の復号アルゴリズムは次の四段
階よりなる。 第１段階：受信ベクトルからシンドロ−ムを算出する。 第２段階：前記シンドロ−ムを使用してエラ−位置多項
式の係数を算出する。 第３段階：エラ−位置多項式の根を求める。 第４段階：エラ−値を算出した後エラ−値及び前記エラ
−位置多項式の根のエラ−位置を利用してエラ−を訂正
する。
階よりなる。 第１段階：受信ベクトルからシンドロ−ムを算出する。 第２段階：前記シンドロ−ムを使用してエラ−位置多項
式の係数を算出する。 第３段階：エラ−位置多項式の根を求める。 第４段階：エラ−値を算出した後エラ−値及び前記エラ
−位置多項式の根のエラ−位置を利用してエラ−を訂正
する。
【０００４】前述した第２段階では、ＢＣＨ符号が２又
はそれ以上のエラ−を訂正するためのものなら、第１段
階から算出されたシンドロ−ムの逆数を算出するための
演算が遂行される。つまり、二つのエラ−が訂正できる
ＢＣＨ符号のエラ−位置多項式σ(x) は、ＢＣＨ符号を
xとして次のように表現される。 σ(x) ＝１＋σ1x＋σ2x2 ＝１＋Ｓ1x＋ (Ｓ1 3＋Ｓ3)／Ｓ1 x2 このエラ−位置多項式σ(x) で係数σ2 を求めるために
は、シンドロームに関する係数Ｓ1 の有限体について各
元素の逆数であるS1 -1を求めるべきである。
はそれ以上のエラ−を訂正するためのものなら、第１段
階から算出されたシンドロ−ムの逆数を算出するための
演算が遂行される。つまり、二つのエラ−が訂正できる
ＢＣＨ符号のエラ−位置多項式σ(x) は、ＢＣＨ符号を
xとして次のように表現される。 σ(x) ＝１＋σ1x＋σ2x2 ＝１＋Ｓ1x＋ (Ｓ1 3＋Ｓ3)／Ｓ1 x2 このエラ−位置多項式σ(x) で係数σ2 を求めるために
は、シンドロームに関する係数Ｓ1 の有限体について各
元素の逆数であるS1 -1を求めるべきである。
【０００５】しかしながら、有限体ＧＦ(2n ) から任意
の元素の逆数を算出するための従来の方法を見ると、我
々が知っている限り、ハ−ドウェア具現に適したアルゴ
リズムが提案されていない。従って、有限体ＧＦ(2n )
に属する任意の元素に対する逆数を算出するための演算
は、有限体ＧＦ(2n ) に属する全ての元素の逆数を予め
貯蔵しておいたルックアップテ−ブルを使用する。
の元素の逆数を算出するための従来の方法を見ると、我
々が知っている限り、ハ−ドウェア具現に適したアルゴ
リズムが提案されていない。従って、有限体ＧＦ(2n )
に属する任意の元素に対する逆数を算出するための演算
は、有限体ＧＦ(2n ) に属する全ての元素の逆数を予め
貯蔵しておいたルックアップテ−ブルを使用する。
【０００６】図６は、ＲＯＭ（Read Only Memory）によ
り構成されたルックアップテ−ブルを示したものであ
り、逆数を算出するために、任意の元素又はそれに相当
するデ−タがアドレスとしてルックアップテ−ブルの入
力端子に入力される。これらのアドレスとルックアップ
テ−ブルに貯蔵された各逆数は共にｎビットで構成され
るので、このルックアップテ−ブルの大きさは２n ×ｎ
ビットとなる。
り構成されたルックアップテ−ブルを示したものであ
り、逆数を算出するために、任意の元素又はそれに相当
するデ−タがアドレスとしてルックアップテ−ブルの入
力端子に入力される。これらのアドレスとルックアップ
テ−ブルに貯蔵された各逆数は共にｎビットで構成され
るので、このルックアップテ−ブルの大きさは２n ×ｎ
ビットとなる。
【０００７】
【発明が解決しようとする課題】前述したように、逆数
を求めるためにルックアップテ−ブルを使用するのは、
有限体ＧＦ(2n ) で元素のビット数が増加すればするほ
ど要求されるメモリの大きさを幾何級数的に増加させ
る。本発明の目的は、ハ−ドウェア具現に適した特性を
有する有限体での任意の元素の逆数を算出する方法を提
供することである。本発明の他の目的は、構造が簡単で
小型集積化できると共に、前記方法による有限体ＧＦ(2
n ) での任意の元素の逆数を算出する装置を提供するこ
とである。
を求めるためにルックアップテ−ブルを使用するのは、
有限体ＧＦ(2n ) で元素のビット数が増加すればするほ
ど要求されるメモリの大きさを幾何級数的に増加させ
る。本発明の目的は、ハ−ドウェア具現に適した特性を
有する有限体での任意の元素の逆数を算出する方法を提
供することである。本発明の他の目的は、構造が簡単で
小型集積化できると共に、前記方法による有限体ＧＦ(2
n ) での任意の元素の逆数を算出する装置を提供するこ
とである。
【０００８】
【課題を解決するための手段】本発明の目的を達成する
ために、原始元、原始元の逆数、及び乗算に対する恒等
元を有する有限体ＧＦ(2n ) に属し任意の元素の逆数を
算出する方法において、前記任意の元素と前記乗算に対
する恒等元を比べる過程と、前記任意の元素と前記恒等
元が同一の場合に、前記恒等元を任意の元素の逆数とし
て算出する過程と、前記任意の元素と前記恒等元が同一
でない場合に、前記恒等元に前記原始元を反復的に乗算
し第１元素を出力し、前記恒等元に前記原始元の逆数を
反復的に乗算し第２元素を出力することであり、このよ
うな乗算を前記第１元素と前記第２元素のうち、ある一
つが前記任意の元素と同一になるまで繰り返させる過程
と、前記第１元素が前記任意の元素と同一の場合には前
記第２元素を前記任意の元素の逆数として算出し、前記
第２元素が前記任意の元素と同一の場合には前記第１元
素を前記任意の元素の逆数として算出する過程を具備す
ることを特徴とする有限体ＧＦ(2n ) での任意元素の逆
数算出方法が提供される。本発明の他の目的を達成する
ために、原始元、原始元の逆数、及び乗算に対する恒等
元を有する有限体ＧＦ(2n ) に属する任意の元素の逆数
を算出する装置において、前記恒等元を発生する第１手
段と、前記恒等元を初期値としてロ−ディングした後、
前記初期値に原始元を反復的に乗算し第１元素を算出す
る第２手段と、前記恒等元を初期値としてロ−ディング
した後、前記初期値に原始元の逆数を反復的に乗算し第
２元素を算出する第３手段と、前記第１元素が前記任意
の元素と同一になると、前記第２元素を前記任意の元素
の逆数として算出し、前記第２元素が前記任意の元素と
同一になると、前記第１元素を前記任意の元素の逆数と
して算出する第４手段を具備することを特徴とする有限
体ＧＦ(2n ) での任意元素の逆数算出装置が提供され
る。
ために、原始元、原始元の逆数、及び乗算に対する恒等
元を有する有限体ＧＦ(2n ) に属し任意の元素の逆数を
算出する方法において、前記任意の元素と前記乗算に対
する恒等元を比べる過程と、前記任意の元素と前記恒等
元が同一の場合に、前記恒等元を任意の元素の逆数とし
て算出する過程と、前記任意の元素と前記恒等元が同一
でない場合に、前記恒等元に前記原始元を反復的に乗算
し第１元素を出力し、前記恒等元に前記原始元の逆数を
反復的に乗算し第２元素を出力することであり、このよ
うな乗算を前記第１元素と前記第２元素のうち、ある一
つが前記任意の元素と同一になるまで繰り返させる過程
と、前記第１元素が前記任意の元素と同一の場合には前
記第２元素を前記任意の元素の逆数として算出し、前記
第２元素が前記任意の元素と同一の場合には前記第１元
素を前記任意の元素の逆数として算出する過程を具備す
ることを特徴とする有限体ＧＦ(2n ) での任意元素の逆
数算出方法が提供される。本発明の他の目的を達成する
ために、原始元、原始元の逆数、及び乗算に対する恒等
元を有する有限体ＧＦ(2n ) に属する任意の元素の逆数
を算出する装置において、前記恒等元を発生する第１手
段と、前記恒等元を初期値としてロ−ディングした後、
前記初期値に原始元を反復的に乗算し第１元素を算出す
る第２手段と、前記恒等元を初期値としてロ−ディング
した後、前記初期値に原始元の逆数を反復的に乗算し第
２元素を算出する第３手段と、前記第１元素が前記任意
の元素と同一になると、前記第２元素を前記任意の元素
の逆数として算出し、前記第２元素が前記任意の元素と
同一になると、前記第１元素を前記任意の元素の逆数と
して算出する第４手段を具備することを特徴とする有限
体ＧＦ(2n ) での任意元素の逆数算出装置が提供され
る。
【０００９】
【作用】シフティング及び排他的論理和動作による乗算
が遂行され、有限体ＧＦ(2n )から任意の元素の逆数が
算出される。この乗算は、構造の簡単な二つの乗算器を
含む装置で具現される。
が遂行され、有限体ＧＦ(2n )から任意の元素の逆数が
算出される。この乗算は、構造の簡単な二つの乗算器を
含む装置で具現される。
【００１０】
【実施例】以下、添付した図面に基づき本発明を詳細に
説明する。図１は、本発明の方法による第１実施例を示
す順序図である。
説明する。図１は、本発明の方法による第１実施例を示
す順序図である。
【００１１】図１において、第２０１段階は、有限体Ｇ
Ｆ(2n ) に属しｎビットで構成される任意の元素αk を
入力する。第２０２段階では、乗算に対する恒等元α0
が変数Ａ及びＡ-1に代入される。ここで、恒等元α0 の
ビット表現は１００…０として最上位ビットＭＳＢが右
側に位置し最下位ビットＬＳＢが左側に位置する。第２
０３段階は、変数Ａの値が任意の元素αk と同一か否か
を判断する段階である。もし変数Ａの値がαk と同一の
場合には第２０４段階に分岐し、そうでない場合には第
２０５段階に分岐する。第２０５段階では、変数Ａ及び
Ａ-1がそれぞれ原始元α及び原始元の逆数α-1と乗算さ
れた後、その結果が各々変数Ａ及びＡ-1に代入される。
このような乗算が、第２０３段階で変数Ａの値が任意の
元素αk と同じになるまで反復的に遂行される。第２０
４段階は、変数Ａの値が任意のαk と同じ場合に遂行さ
れ、変数Ａ-1が任意の元素αk の逆数として出力され
る。
Ｆ(2n ) に属しｎビットで構成される任意の元素αk を
入力する。第２０２段階では、乗算に対する恒等元α0
が変数Ａ及びＡ-1に代入される。ここで、恒等元α0 の
ビット表現は１００…０として最上位ビットＭＳＢが右
側に位置し最下位ビットＬＳＢが左側に位置する。第２
０３段階は、変数Ａの値が任意の元素αk と同一か否か
を判断する段階である。もし変数Ａの値がαk と同一の
場合には第２０４段階に分岐し、そうでない場合には第
２０５段階に分岐する。第２０５段階では、変数Ａ及び
Ａ-1がそれぞれ原始元α及び原始元の逆数α-1と乗算さ
れた後、その結果が各々変数Ａ及びＡ-1に代入される。
このような乗算が、第２０３段階で変数Ａの値が任意の
元素αk と同じになるまで反復的に遂行される。第２０
４段階は、変数Ａの値が任意のαk と同じ場合に遂行さ
れ、変数Ａ-1が任意の元素αk の逆数として出力され
る。
【００１２】図２は、本発明の方法を使用する装置によ
る第２実施例を示すブロック図であり、この第２実施例
の装置は、α乗算器３０１と比較器３０２とα-1乗算器
３０３及びラッチ手段３０４を含んで構成される。又、
図２には示していないが恒等元α0 を発生する恒等元発
生器を含む。
る第２実施例を示すブロック図であり、この第２実施例
の装置は、α乗算器３０１と比較器３０２とα-1乗算器
３０３及びラッチ手段３０４を含んで構成される。又、
図２には示していないが恒等元α0 を発生する恒等元発
生器を含む。
【００１３】図２において、α乗算器３０１は、恒等元
発生器から初期値の恒等元α0 をロ−ドした後、後続す
るクロック毎に原始元αを乗数として反復的に乗算す
る。一方、α-1乗算器３０３では、恒等元発生器から初
期値の恒等元α0 をロ−ドした後、後続のクロック毎に
原始元の逆数α-1を反復的に乗算する。比較器３０２
は、前記α乗算器３０１の出力と任意の元素αk を入力
した後、相互に同一の値を有するか否かを判断してラッ
チ信号を出力する。ラッチ手段３０４では、その入力端
子がα-1乗算器３０３の出力に結合され、そのクロック
端子が比較器３０２の出力端子に結合され、前記ラッチ
信号がアクティブにされる際、前記α-1乗算器３０３の
出力をラッチした後、ラッチされたデ−タを出力する。
即ち、α乗算器３０１の出力が任意の元素αk と同一に
なる場合に前記α-1乗算器３０３の出力がラッチ３０４
によりラッチされる。その結果、ラッチ３０４は任意の
元素の逆数α-kを算出して出力する。
発生器から初期値の恒等元α0 をロ−ドした後、後続す
るクロック毎に原始元αを乗数として反復的に乗算す
る。一方、α-1乗算器３０３では、恒等元発生器から初
期値の恒等元α0 をロ−ドした後、後続のクロック毎に
原始元の逆数α-1を反復的に乗算する。比較器３０２
は、前記α乗算器３０１の出力と任意の元素αk を入力
した後、相互に同一の値を有するか否かを判断してラッ
チ信号を出力する。ラッチ手段３０４では、その入力端
子がα-1乗算器３０３の出力に結合され、そのクロック
端子が比較器３０２の出力端子に結合され、前記ラッチ
信号がアクティブにされる際、前記α-1乗算器３０３の
出力をラッチした後、ラッチされたデ−タを出力する。
即ち、α乗算器３０１の出力が任意の元素αk と同一に
なる場合に前記α-1乗算器３０３の出力がラッチ３０４
によりラッチされる。その結果、ラッチ３０４は任意の
元素の逆数α-kを算出して出力する。
【００１４】図３は、図２を部分的に詳しく示すブロッ
ク図であり、図３（ａ）は、α乗算器を、図３（ｂ）
は、α-1乗算器を示すものである。ここで、例えば７ビ
ット長を有する元素からなる有限体ＧＦ(27 ) におい
て、α乗算器とα-1乗算器が１＋ｘ3 ＋ｘ7 で表現され
る原始多項式ｐ（ｘ）に基づきそれぞれ構成されるもの
とすれば、有限体ＧＦ(2n ) に含まれる全ての元素のビ
ット表現は次の表１及び表２に示す通りである。
ク図であり、図３（ａ）は、α乗算器を、図３（ｂ）
は、α-1乗算器を示すものである。ここで、例えば７ビ
ット長を有する元素からなる有限体ＧＦ(27 ) におい
て、α乗算器とα-1乗算器が１＋ｘ3 ＋ｘ7 で表現され
る原始多項式ｐ（ｘ）に基づきそれぞれ構成されるもの
とすれば、有限体ＧＦ(2n ) に含まれる全ての元素のビ
ット表現は次の表１及び表２に示す通りである。
【００１５】
【表１】
【００１６】
【表２】
【００１７】表１及び表２で分かるように、この場合、
有限体の各元素を通常のビットで表現された元素のよう
に単純増加形で表現することなく、１＋ｘ3 ＋ｘ7 で表
現される原始多項式ｐ（ｘ）に基づき発生している。
有限体の各元素を通常のビットで表現された元素のよう
に単純増加形で表現することなく、１＋ｘ3 ＋ｘ7 で表
現される原始多項式ｐ（ｘ）に基づき発生している。
【００１８】図３（ａ）及び図３（ｂ）の各乗算器は、
Ｄフリップフロップのような七つのレジスタとＸＯＲゲ
−ト４０１又は４０２をそれぞれ含む。ここで、ＸＯＲ
ゲ−トは原始多項式ｐ（ｘ）により位置が定められる。
表１に示した通り、原始元αは0100000 に表現されるも
のであり、これはα乗算が１ビットアップシフティング
（図３（ａ）では右側シフティング）することによって
遂行され、α-1乗算が１ビットダウンシフティング（図
３（ｂ）では左側シフティング）することによって遂行
されることを示す。
Ｄフリップフロップのような七つのレジスタとＸＯＲゲ
−ト４０１又は４０２をそれぞれ含む。ここで、ＸＯＲ
ゲ−トは原始多項式ｐ（ｘ）により位置が定められる。
表１に示した通り、原始元αは0100000 に表現されるも
のであり、これはα乗算が１ビットアップシフティング
（図３（ａ）では右側シフティング）することによって
遂行され、α-1乗算が１ビットダウンシフティング（図
３（ｂ）では左側シフティング）することによって遂行
されることを示す。
【００１９】言い換えれば、α乗算器及びα-1乗算器に
含まれる各レジスタは、矢印に沿い必要な場合にはＸＯ
Ｒゲ−トを経由して、それぞれの内容を隣接したレジス
タに印加する。これらのレジスタは、初期値として1000
000 に示される恒等元をロ−ドした後、後続のクロック
毎にシフティング動作を遂行する。ＸＯＲゲ−ト４０
１、４０２の位置は、原始多項式ｐ（ｘ）に基づきｘ7
が１＋ｘ3 と同一であるという事実により決定される。
含まれる各レジスタは、矢印に沿い必要な場合にはＸＯ
Ｒゲ−トを経由して、それぞれの内容を隣接したレジス
タに印加する。これらのレジスタは、初期値として1000
000 に示される恒等元をロ−ドした後、後続のクロック
毎にシフティング動作を遂行する。ＸＯＲゲ−ト４０
１、４０２の位置は、原始多項式ｐ（ｘ）に基づきｘ7
が１＋ｘ3 と同一であるという事実により決定される。
【００２０】従って、図３（ａ）で、ＭＳＢ（即ち、ｘ
6 ）に対応するレジスタの出力はＬＳＢ（即ち、ｘ0 ）
に対応するレジスタに印加されるだけでなく、ＸＯＲゲ
−ト４０１を経由しｘ3 に対応するレジスタにも与えら
れる。ここで、ＸＯＲゲ−ト４０１は、与えられる二つ
の入力を排他的論理和する機能を遂行する。一方、図３
（ｂ）で、ＬＳＢに対応するレジスタの出力はＭＳＢに
対応するレジスタに印加されると同時に、与えられた二
つの入力に対し排他的論理和機能を遂行するＸＯＲゲ−
ト４０２にも印加される。
6 ）に対応するレジスタの出力はＬＳＢ（即ち、ｘ0 ）
に対応するレジスタに印加されるだけでなく、ＸＯＲゲ
−ト４０１を経由しｘ3 に対応するレジスタにも与えら
れる。ここで、ＸＯＲゲ−ト４０１は、与えられる二つ
の入力を排他的論理和する機能を遂行する。一方、図３
（ｂ）で、ＬＳＢに対応するレジスタの出力はＭＳＢに
対応するレジスタに印加されると同時に、与えられた二
つの入力に対し排他的論理和機能を遂行するＸＯＲゲ−
ト４０２にも印加される。
【００２１】図４は、本発明の方法による第３実施例を
示す順序図である。図４において、第５０１段階は、有
限体ＧＦ(2n ) に属しｎビットで表現される任意の元素
αk を入力する。第５０２段階では、初期化のために恒
等元α0 を変数Ａ及びＡ-1にそれぞれ代入する。ここ
で、恒等元α0 のビット表現は１００・・・０であり、
ＭＳＢが右側に位置しＬＳＢが左側に位置する。第５０
３段階は、変数Ａの値が任意の元素αk と同一か否かを
判断する。もし変数Ａの値がαk と同一の場合は第５０
４段階に分岐し、そうでない場合には第５０５段階に分
岐する。第５０４段階では、変数Ａの値が任意の元素α
k と同じ場合に選択されるものであり、変数Ａ-1の値が
任意の元素αk の逆数α-kとして出力される。一方、第
５０５段階は、変数Ａ-1の値が任意の元素αk と同一か
否かを判断する。もし変数Ａ-1の値が任意の元素αk と
同一の場合には第５０６段階が次の段階として遂行さ
れ、そうでない場合には第５０７段階が次の段階として
遂行される。第５０６段階（変数Ａ-1の値が任意の元素
αk と同一の場合）では、変数Ａの値が任意の元素αk
の逆数α-kとして出力される。第５０７段階は、変数Ａ
及びＡ-1にそれぞれ原始元α及び原始元の逆数α-1を乗
じて再びそれ自身に代入させる段階である。この乗算の
ための第５０７段階は変数Ａ及びＡ-1の値が任意の元素
αk と同一になるまで反復的に遂行される。
示す順序図である。図４において、第５０１段階は、有
限体ＧＦ(2n ) に属しｎビットで表現される任意の元素
αk を入力する。第５０２段階では、初期化のために恒
等元α0 を変数Ａ及びＡ-1にそれぞれ代入する。ここ
で、恒等元α0 のビット表現は１００・・・０であり、
ＭＳＢが右側に位置しＬＳＢが左側に位置する。第５０
３段階は、変数Ａの値が任意の元素αk と同一か否かを
判断する。もし変数Ａの値がαk と同一の場合は第５０
４段階に分岐し、そうでない場合には第５０５段階に分
岐する。第５０４段階では、変数Ａの値が任意の元素α
k と同じ場合に選択されるものであり、変数Ａ-1の値が
任意の元素αk の逆数α-kとして出力される。一方、第
５０５段階は、変数Ａ-1の値が任意の元素αk と同一か
否かを判断する。もし変数Ａ-1の値が任意の元素αk と
同一の場合には第５０６段階が次の段階として遂行さ
れ、そうでない場合には第５０７段階が次の段階として
遂行される。第５０６段階（変数Ａ-1の値が任意の元素
αk と同一の場合）では、変数Ａの値が任意の元素αk
の逆数α-kとして出力される。第５０７段階は、変数Ａ
及びＡ-1にそれぞれ原始元α及び原始元の逆数α-1を乗
じて再びそれ自身に代入させる段階である。この乗算の
ための第５０７段階は変数Ａ及びＡ-1の値が任意の元素
αk と同一になるまで反復的に遂行される。
【００２２】図５は、本発明の方法を使用する装置によ
る第４実施例を示すブロック図であり、この第４実施例
の装置は、α乗算器６０１、比較器６０２、６０４、α
-1乗算器６０３、選択器６０５、及び論理ゲ−ト手段６
０６を含んで構成される。又、この装置は図５には示し
ていないが前記した恒等元発生器を含む。
る第４実施例を示すブロック図であり、この第４実施例
の装置は、α乗算器６０１、比較器６０２、６０４、α
-1乗算器６０３、選択器６０５、及び論理ゲ−ト手段６
０６を含んで構成される。又、この装置は図５には示し
ていないが前記した恒等元発生器を含む。
【００２３】図５において、比較器６０２は、α乗算器
６０１の出力が任意の元素αk と同一か否かを示す第１
選択信号６０７を出力する。反面、比較器６０４では、
α-1乗算器６０３の出力が任意の元素αk と同一か否か
を示す第２選択信号６０８を出力する。選択器６０５
は、第２選択信号がアクティブの場合にはα乗算器６０
１の出力を選択し、第１選択信号がアクティブの場合に
はα-1乗算器６０３の出力を選択して、これら選択され
たものを任意の元素αk の逆数α-kとして出力する。こ
こで、選択器６０５は、第１選択信号６０７及び第２選
択信号６０８をクロック入力して、論理和機能を遂行す
るＯＲゲ−ト６０６の出力を受信する。尚、図４及び図
５を参照して説明した方法及び装置は、図１及び図２を
参照して説明したものより速く逆数が算出できる。より
速く逆数を求めるための他の方法では、前記α乗算器及
びα-1乗算器に印加されるクロックの周波数を高める方
法があり得る。
６０１の出力が任意の元素αk と同一か否かを示す第１
選択信号６０７を出力する。反面、比較器６０４では、
α-1乗算器６０３の出力が任意の元素αk と同一か否か
を示す第２選択信号６０８を出力する。選択器６０５
は、第２選択信号がアクティブの場合にはα乗算器６０
１の出力を選択し、第１選択信号がアクティブの場合に
はα-1乗算器６０３の出力を選択して、これら選択され
たものを任意の元素αk の逆数α-kとして出力する。こ
こで、選択器６０５は、第１選択信号６０７及び第２選
択信号６０８をクロック入力して、論理和機能を遂行す
るＯＲゲ−ト６０６の出力を受信する。尚、図４及び図
５を参照して説明した方法及び装置は、図１及び図２を
参照して説明したものより速く逆数が算出できる。より
速く逆数を求めるための他の方法では、前記α乗算器及
びα-1乗算器に印加されるクロックの周波数を高める方
法があり得る。
【００２４】
【発明の効果】前述したように、本発明の方法により、
任意の元素の逆数を算出する装置は簡単なハ−ドウェア
で構成され、従来のルックアップテ−ブル方式に比べ具
現の際要求されるコスト及びチップ面積を減少させる効
果がある。
任意の元素の逆数を算出する装置は簡単なハ−ドウェア
で構成され、従来のルックアップテ−ブル方式に比べ具
現の際要求されるコスト及びチップ面積を減少させる効
果がある。
【図１】本発明による方法の第１実施例を示した順序図
である。
である。
【図２】図１における方法を使用する装置の第２実施例
を示したブロック図である。
を示したブロック図である。
【図３】図２におけるα乗算器及びα-1乗算器のブロッ
ク図である。
ク図である。
【図４】本発明による方法の第３実施例を示した順序図
である。
である。
【図５】図４における方法を使用する装置の第４実施例
を示したブロック図である。
を示したブロック図である。
【図６】従来の装置におけるルックアップテ−ブルを示
した説明図である。
した説明図である。
２０１・・・第２０１段階 ２０２・・・第２０２段階 ２０３・・・第２０３段階 ２０４・・・第２０４段階 ２０５・・・第２０５段階
Claims (12)
- 【請求項１】 原始元、原始元の逆数、及び乗算に対す
る恒等元を有する有限体ＧＦ(2n ) に属する任意の元素
の逆数を算出する方法において、 前記任意の元素と前記乗算に対する恒等元を比べる過程
と、 前記任意の元素と前記恒等元が同一の場合に、前記恒等
元を任意の元素の逆数として算出する過程と、 前記任意の元素と前記恒等元が同一でない場合に、前記
恒等元に前記原始元を反復的に乗算して第１元素を出力
し、前記恒等元に前記原始元の逆数を反復的に乗算して
第２元素を出力することであり、このような乗算を前記
第１元素が前記任意の元素と同一になるまで繰り返させ
る過程と、 前記第２元素を前記任意の元素の逆数として算出する過
程を具備することを特徴とする有限体ＧＦ(2n ) での任
意元素の逆数算出方法。 - 【請求項２】 前記反復的に遂行される乗算は、有限体
に対応する原始多項式に基づき排他的論理和動作を選択
的に遂行しながらビット遷移をさせることによって遂行
されることを特徴とする請求項１記載の有限体ＧＦ
(2n ) での任意元素の逆数算出方法。 - 【請求項３】 原始元、原始元の逆数、及び乗算に対す
る恒等元を有する有限体ＧＦ(2n ) に属し任意の元素の
逆数を算出する方法において、 前記任意の元素と前記乗算に対する恒等元を比べる過程
と、 前記任意の元素と前記恒等元が同一の場合に、前記恒等
元を任意の元素の逆数として算出する過程と、 前記任意の元素と前記恒等元が同一でない場合に、前記
恒等元に前記原始元を反復的に乗算し第１元素を出力
し、前記恒等元に前記原始元の逆数を反復的に乗算し第
２元素を出力することであり、このような乗算を前記第
１元素と前記第２元素のうち、ある一つが前記任意の元
素と同一になるまで繰り返させる過程と、 前記第１元素が前記任意の元素と同一の場合には前記第
２元素を前記任意の元素の逆数として算出し、前記第２
元素が前記任意の元素と同一の場合には前記第１元素を
前記任意の元素の逆数として算出する過程を具備するこ
とを特徴とする有限体ＧＦ(2n ) での任意元素の逆数算
出方法。 - 【請求項４】 前記反復的に遂行される乗算は、有限体
に対応する原始多項式に基づき排他的論理和動作を選択
的に遂行しながらビット遷移をさせることによって遂行
されることを特徴とする請求項３記載の有限体ＧＦ
(2n ) での任意の元素の逆数を算出する方法。 - 【請求項５】 原始元、原始元の逆数、及び乗算に対す
る恒等元を有する有限体ＧＦ(2n ) に属する任意の元素
の逆数を算出する装置において、 前記恒等元を発生する第１手段と、 前記恒等元を初期値としてロ−ディングした後、前記初
期値に原始元を反復的に乗算し第１元素を算出する第２
手段と、 前記恒等元を初期値としてロ−ディングした後、前記初
期値に原始元の逆数を反復的に乗算し第２元素を算出す
る第３手段と、 前記第１元素が前記任意の元素と同一になると、前記第
２元素を前記任意の元素の逆数として算出する第４手段
を具備することを特徴とする有限体ＧＦ(2n ) での任意
元素の逆数算出装置。 - 【請求項６】 前記第２手段は、クロック毎にシフティ
ングする多数のレジスタと、 有限体に対応する原始多項式に基づき選択的に位置する
ことであり、排他的論理和を遂行する少なくとも一つの
ＸＯＲゲ−トを具備することを特徴とする請求項５記載
の有限体ＧＦ(2n ) での任意元素の逆数算出装置。 - 【請求項７】 前記第３手段は、クロック毎にシフティ
ングする多数のレジスタと、 有限体に対応する原始多項式に基づき選択的に位置する
ことであり、排他的論理和を遂行する少なくとも一つの
ＸＯＲゲ−トを具備することを特徴とする請求項５記載
の有限体ＧＦ(2n ) での任意元素の逆数算出装置。 - 【請求項８】 原始元、原始元の逆数、及び乗算に対す
る恒等元を有する有限体ＧＦ(2n ) に属する任意の元素
の逆数を算出する装置において、 前記恒等元を発生する第１手段と、 前記恒等元を初期値としてロ−ディングした後、前記初
期値に原始元を反復的に乗算し第１元素を算出する第２
手段と、 前記恒等元を初期値としてロ−ディングした後、前記初
期値に原始元の逆数を反復的に乗算し第２元素を算出す
る第３手段と、 前記第１元素が前記任意の元素と同一になると、前記第
２元素を前記任意の元素の逆数として算出し、前記第２
元素が前記任意の元素と同一になると、前記第１元素を
前記任意の元素の逆数として算出する第４手段を具備す
ることを特徴とする有限体ＧＦ(2n ) での任意元素の逆
数算出装置。 - 【請求項９】 前記第４手段は前記第２元素が前記任意
の元素と同一か否を示す第１選択信号を発生する第１比
較手段と、 前記第１元素が前記任意の元素と同一か否かを示す第２
選択信号を発生する第２比較手段と、 前記任意の元素の逆数を算出するために、前記第１選択
信号及び前記第２選択信号に基づき前記第１元素及び第
２元素のうち、ある一つを選択する選択手段を具備する
ことを特徴とする請求項８記載の有限体ＧＦ(2n ) での
任意元素の逆数算出装置。 - 【請求項１０】 前記第２手段は、クロック毎にシフテ
ィングする多数のレジスタと、 有限体に対応する原始多項式に基づき選択的に位置する
ことであり、排他的論理和を遂行する少なくとも一つの
ＸＯＲゲ−トを具備することを特徴とする請求項８記載
の有限体ＧＦ(2n ) での任意元素の逆数算出装置。 - 【請求項１１】 前記第３手段は、クロック毎にシフテ
ィングする多数のレジスタと、 有限体に対応する原始多項式に基づき選択的に位置する
ことであり、排他的論理和を遂行する少なくとも一つの
ＸＯＲゲ−トを具備することを特徴とする請求項８記載
の有限体ＧＦ(2n ) での任意元素の逆数算出装置。 - 【請求項１２】 前記任意の元素は、エラ−訂正符号の
復号化の際に算出されるシンドロ−ムであることを特徴
とする請求項８記載の有限体ＧＦ(2n ) での任意元素の
逆数算出装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR92-22937 | 1992-11-30 | ||
| KR1019920022937A KR950010452B1 (ko) | 1992-11-30 | 1992-11-30 | 유한체상의 역수 산출방법 및 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06230991A true JPH06230991A (ja) | 1994-08-19 |
Family
ID=19344410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5253294A Pending JPH06230991A (ja) | 1992-11-30 | 1993-10-08 | 有限体での任意元素の逆数算出方法及び装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5448510A (ja) |
| JP (1) | JPH06230991A (ja) |
| KR (1) | KR950010452B1 (ja) |
| DE (1) | DE4333382A1 (ja) |
| FR (1) | FR2698703B1 (ja) |
| GB (1) | GB2272983B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5974582A (en) * | 1997-10-14 | 1999-10-26 | Lsi Logic Corporation | High-speed chien search logic |
| US6052704A (en) * | 1998-01-12 | 2000-04-18 | National Science Council | Exponentiation circuit and inverter based on power-sum circuit for finite field GF(2m) |
| JP3659320B2 (ja) * | 2000-06-21 | 2005-06-15 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 乗算モジュール、乗法逆元演算回路、乗法逆元演算制御方式、該乗法逆元演算を用いる装置、暗号装置、誤り訂正復号器 |
| KR100653675B1 (ko) * | 2005-12-06 | 2006-12-05 | 엠텍비젼 주식회사 | 역수 연산 장치 및 방법 |
| JP4935367B2 (ja) * | 2007-01-19 | 2012-05-23 | 富士通株式会社 | Ｒａｉｄ装置及びガロア体の積演算処理方法 |
| US10020932B2 (en) * | 2015-11-13 | 2018-07-10 | Nxp B.V. | Split-and-merge approach to protect against DFA attacks |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5880768A (ja) * | 1981-11-06 | 1983-05-14 | Mitsubishi Electric Corp | ガロア体における除算装置 |
| EP0096163B1 (en) * | 1982-06-15 | 1988-06-01 | Kabushiki Kaisha Toshiba | Apparatus for dividing the elements of a galois field |
| SU1312568A1 (ru) * | 1985-12-18 | 1987-05-23 | Ленинградский электротехнический институт | Устройство дл определени двузначного характера элементов конечного пол @ |
| US4975867A (en) * | 1987-06-26 | 1990-12-04 | Digital Equipment Corporation | Apparatus for dividing elements of a Galois Field GF (2QM) |
| EP0364627B1 (en) * | 1988-10-18 | 1996-08-28 | Koninklijke Philips Electronics N.V. | Data processing apparatus for calculating a multiplicatively inverted element of a finite field |
| US4994995A (en) * | 1990-03-14 | 1991-02-19 | International Business Machines Corporation | Bit-serial division method and apparatus |
-
1992
- 1992-11-30 KR KR1019920022937A patent/KR950010452B1/ko not_active IP Right Cessation
-
1993
- 1993-09-23 US US08/125,269 patent/US5448510A/en not_active Expired - Lifetime
- 1993-09-29 GB GB9320086A patent/GB2272983B/en not_active Expired - Fee Related
- 1993-09-30 FR FR9311657A patent/FR2698703B1/fr not_active Expired - Fee Related
- 1993-09-30 DE DE4333382A patent/DE4333382A1/de not_active Ceased
- 1993-10-08 JP JP5253294A patent/JPH06230991A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| DE4333382A1 (de) | 1994-06-01 |
| KR950010452B1 (ko) | 1995-09-18 |
| GB2272983A (en) | 1994-06-01 |
| FR2698703A1 (fr) | 1994-06-03 |
| GB9320086D0 (en) | 1993-11-17 |
| KR940012170A (ko) | 1994-06-22 |
| FR2698703B1 (fr) | 1995-03-31 |
| US5448510A (en) | 1995-09-05 |
| GB2272983B (en) | 1996-08-14 |
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