KR950010452B1

KR950010452B1 - 유한체상의 역수 산출방법 및 장치

Info

Publication number: KR950010452B1
Application number: KR1019920022937A
Authority: KR
Inventors: 이종환
Original assignee: 삼성전자 주식회사; 윤종용
Priority date: 1992-11-30
Filing date: 1992-11-30
Publication date: 1995-09-18
Also published as: GB2272983B; JPH06230991A; GB9320086D0; US5448510A; FR2698703B1; DE4333382A1; KR940012170A; FR2698703A1; GB2272983A

Abstract

내용 없음.

Description

유한체상의 역수 산출방법 및 장치

제 1 도는 종래의 유한체상의 역수 산출장치의 블럭도이고

제 2 도는 본 발명에 일실시예에 따른 유한체상의 역수 산출방법의 순서도이고

제 3 도는 본 발명의 일실시예에 따른 유한체상의 역수 산출장치의 블럭도이고

제 4 도는 α곱셈기 및 α^-1곱셈기의 일실시예에 따른 블럭도이고

제 5 도는 본 발명의 다른 실시예에 따른 유한체상의 역수 산출방법의 순서도이고

제 6 도는 본 발명의 다른 실시예에 따른 유한체상의 역수 산출장치의 블럭도이다.

* 도면의 주요부분에 대한 부호의 설명

301 : α 곱셈기 302 : n-비트 비교기

303 : α^-1곱셈기 304 : n-비트 랫치수단

본 발명은 유한체 GF(2ⁿ)상에서의 연산에 관한 것으로, 특히 임의의 수의 역수를 구하는 방법 및 장치에 관한 것이다.

유한체(finite field)의 연산은 오류정정부호(error correcting codes), 스위칭이론(switching theory) 및 암호이론(cryptography) 등 많은 분야에 적용되는 것으로, 이를 간소화하는 것은 상기와 같은 기능을 수행하는 시스템의 효율을 증가시키는 역할을 하게 된다.

종래의 유한체연산을 설명하기 위하여, 오류정정부호의 하나인 BCH부호에서 복호알고리즘의 수행과정 및 그에 관계되는 유한체연산을 설명하기로 한다.

BCH부호의 복호알고리즘은 크게 다음 4단계로 이루어진다.

제 1 단계 : 수신벡터를 이용하여 오증(Syndrom)을 산출한다.

제 2 단계 : 오류위치다항식에서의 계수값을 결정한다.

제 3 단계 : 오류위치다항식의 근을 구한다.

제 4 단계 : 오류를 정정한다.

여기서 상기 제 2 단계는 2개이상의 오류정정부호인 경우 제 1 단계에서 구한 오증(Syndrom)의 역수를 구할 필요가 있게 된다. 즉 2중오류정정 BCH부호에서 오류위치 다항식은

으로 나타내어 지며, 상기 σ₂를 구하기 위하여 S₁ ^-1을 구하여야 한다. 종래의 이와 같은 유한체상에서 임의의 수에 대한 역수를 구하는 방법은, 하드웨어적으로 처리하기에 알맞은 일정한 규칙을 지닌 알고리즘이 제안되어 있지 않다. 따라서 역수를 구하기 위한 유한체상의 역수 산출장치는 상기 유한체내에 존재하는 모든 수에 대한 역수를 룩업테이블에 저장하여 이용하고 있다. 제 1 도는 이와 같은 ROM(Read Only Memory)을 이용한 록업테이블 방식을 나타낸 도면으로 n비트로 구성되는 임의의 수에 대한 역수를 구하기 위하여 임의의 수를 룩업테이블의 어드레스로서 인가하게 되면 그안에 기입되어 있는 n비트의 역수를 출력되도록 되어 있다. 그러나 이와 같은 룩업테이블 방식은 하나의 심볼을 구성하는 비트의 수가 증가할 수록 요구되는 메모리용량이 기하급수적으로 증가하는 문제점이 있다(록업테이블의 크기는 심볼이 n비트로 구성되는 경우 2ⁿ×n이 된다).

따라서 본 발명의 목적은 하드웨어적으로 처리하기에 적합하도록 일정한 규칙성을 갖는 유한체상의 역수산출방법을 제공하는 것에 있다.

본 발명의 다른 목적은 상기 방법에 따라 유한체상에서 임의의 수에 대한 역수를 구할 수 있으며, 구성이 간단하여 소형집적화가 가능한 유한체상의 역수 산출장치를 제공하는 것에 있다.

상술한 목적을 달성하기 위하여 본 발명인 유한체상의 역수 산출방법은 유한체 GF(2ⁿ)내에서 비트로 표현된 임의의 수(α^k)를 이용하여 비트로 표현된 그의 역수(α^-k)를 구하는 방법에 있어서, 상기 유한체 GF(2ⁿ)의 원시원을 α라 할 때, 상기 α^k가 α⁰인 경우에 α⁰를 α^-k로서 구하는 과정과; α^k≠α⁰인 경우에는 A 및 A^-1에 α⁰를 대입한 후 상기 A값이 상기 α^k값과 동일한 값을 가질 때까지 상기 A 및 A^-1에 상기 유한체의 원시원 α 및 α^-1를 각각 승산하는 과정과; 상기 A^-1의 값을 α^-k로서 구하는 과정을 구비하는 것을 특징으로 한다.

상술한 다른 목적을 달성하기 위하여 본 발명인 유한체상의 역수 산출장치는 유한체 GF(2ⁿ)내에서 비트포 표현된 임의의 수(α^k)를 이용하여 비트로 표현된 그의 역수(α^-k)를 구하는 장치에 있어서, 상기 유한체 GF(2ⁿ)의 원시원을 α라 할 때, 초기값으로 α⁰를 로딩하고 클럭이 인가될 때마다 그 자신이 가지고 있는 값에 α를 곱셈하는 α곱셈기와; 초기값으로 α⁰를 로딩하고 클럭이 인가될 때마다 그 자신이 가지고 있는 값에 α^-1를 곱셈하는 α^-1곱셈기와; 상기 α^k와 상기 α곱셈기의 출력을 비교하여 동일한 경우에 인에이블되는 신호를 출력하는 비교기; 및 상기 비교기의 출력이 인에이블되는 경우에 상기 α^-1곱셈기의 출력을 랫치하는 랫치수단을 구비하여 랫치수단의 출력이 α^-k가 되는 것을 특징으로 한다. 즉 유한체의 모든 원소가 원시원의 지수형태로 표현될 수 있는 점에 착안하여, α⁰에 원시원(α)을 그 형태가 임의의 수(α^k)와 같아질 때까지 곱하며, 그 곱셈횟수와 동일한 횟수만큼 α⁰에 원시원의 역수(α^-1)를 곱함으로써 임의의 수(α^k)에 대한 역수(α^-k)를 구하는 것이다.

이어서 제 2 도 내지 제 6 도를 이용하여 본 발명에 대하여 좀 더 상세히 설명하기로 한다.

제 2 도는 본 발명의 일실시예에 따른 유한체상의 역수 산출방법의 순서도이다.

제201단계에서 유한체 GF(2ⁿ)에서 n비트로 표현되는 임의의 수(α^k)를 입력한다.

제202단계는 변수 A 및 A^-1을 초기화하는 것으로 각각에 α⁰(100…0)=1를 대입한다. 여기서 α⁰의 비트 표현인 (100…0)는 최상위비트를 우측으로 하고 최하위비트를 좌측으로 하여 나타낸 것이다.

제203단계는 A의 값이 임의의 수(α^k)와 동일한 지를 판단하는 단계로서 동일한 경우에는 제204단계로 분기하고 그렇지 않은 경우에는 제205단계로 분기한다.

제205단계는 변수 A 및 A^-1에 각각 원시원(α) 및 원시원의 역수(α^-k)를 곱셈하여 다시 그 자신에서 대응시키는 단계로서 변수 A의 값이 임의의 수(α^k)와 같아질 때까지 반복적으로 수행되게 된다.

제204단계는 변수 A의 값이 임의의 수(α^k)와 같은 경우에 분기되어 A^-1를 임의의 수(α^k)의 역수로 출력하는 단계이다.

제 3 도는 본 발명의 일실시예에 따른 유한체상의 역수 산출장치의 블럭도로서 α곱셈기(301)와 n-비트 비교기(302)와 α^-1곱셈기(303) 및 n-비트 랫치수단(304)을 포함하여 구성된다.

제 3 도에 있어서, α곱셈기(301)은 초기에는 α⁰(100…0)을 로드하고 클럭이 인가될 때마다 원시근(α)를 곱셈하는 역할을 한다. α^-1곱셈기(303) 도 또한 초기에는 α⁰(100…0)을 로드하고 클럭이 인가될 때마다 원시근(α)를 곱셈하여 출력한다. n-비트 비교기(302)는 상기 α곱셈기(301)의 출력과 임의의 수(α^k)를 입력하여 동일한 지를 판단하는 것으로서 동일한 경우에 한하여 인에이블되는 신호를 출력한다. n-비트 랫치 수단(304)은 상기 α^-1곱셈기(303)의 출력과 그 자신의 입력단자가 접속되며 상기 n-비트 비교기(302)의 출력을 그 자신의 클럭단자로 입력하여 클럭단자로 인가되는 신호가 인에이블되는 경우에 입력단자로 인가되는 신호를 랫치하는 기능을 수행한다. 즉 상기 α곱셈기(301)의 출력이 임의의 수(α^k)와 동일하게 되는 경우에 상기 α^-1곱셈기(303)의 출력을 랫치하였다가 출력함으로써 임의의 수의 역수(α^-k)를 출력하는 기능을 수행하게 된다.

제 4 도는 α곱셈기 및 α^-1곱셈기의 일실시예에 따른 블럭도로서 원시다항식(primitive polynomial)이 p(x)=1+x³+x⁷인 유한체 GF(2⁷)에서의 α곱셈기(301) 및 α^-1곱셈기(303)의 구성을 나타내고 있다. 여기서 상기 원시다항식(primitive polynomial) p(x)=1+x³+x⁷으로 이루어지는 유한체 GF(2⁷)의 모든 원소를 비트표현으로 나타내면 다음 표-1과 같다.

[표 1]

p(x)=1+x³+x⁷

표-1에서 알 수 있는 바와 같이 유한체의 각 원소들을 통상의 비트로 표현된 원소들과 같이 단순 증가하는 형태가 아니고 상기 원시다항식(primitive polynomial) p(x)=1+x³+x⁷에 따라 생성되어진다. 제 4 도의 각 곱셈기는 7개의 지연기 즉 D-플립플롭과 하나의 EX-OR개이트로 구성되며 각 D-플립플롭에는 초기에 상기에서 언급한 바와 같은 α⁰(1000000)값이 로드되며 클럭이 인가될 때마다 화살표 방향으로 쉬프트되어 인가된다. 도면에서 알 수 있는 바와 같이 α곱셈기(301)에서는 클럭이 인가될 때마다 최하위비트로부터 최상위비트로 1비트씩 쉬프트되며, 최상위비트는 최하위비트 및 EX-OR게이트로 인가된다. 또한 α^-1곱셈기(303)에서는 클럭이 인가될 때마다 최상위비트로부터 최하위비트로 1비트씩 쉬프트되며, 최하위비트는 최상위비트 및 EX-OR게이트로 인가된다. 여기서 EX-OR게이트로 인가되는 비트는 상기 원시다항식 p(x)=1+x³+x⁷에서 x⁷=1+x³인 것에 따라 결정된다.

제 5 도는 본 발명의 다른 실시예에 따른 유한체상의 역수 산출방법의 순서도이다.

제501단계에서 유한체 GF(2ⁿ)에서 n비트로 표현되는 임의의 수(α^k)를 입력한다.

제502단계는 변수 A 및 A^-1을 초기화하는 것으로 각각에 α⁰(100…0)=1를 대입한다. 여기서 α⁰의 비트 표현인 (100…0)는 최상위비트를 우측으로 하고 최하위비트를 좌측으로 하여 나타낸 것이다.

제503단계는 A의 값이 임의의 수(α^k)와 동일한 지를 판단하는 단계로서 동일한 경우에는 제504단계로 분기하고 그렇지 않은 경우에는 제505단계로 분기한다.

제504단계는 변수 A의 값이 임의의 수(α^k)와 같은 경우에 분기되어 A^-1을 임의의 수(α^k)의 역수로서 출력하는 단계이다.

제505단계는 A^-1의 값이 임의의 수(α^k)와 동일한 지를 판단하는 단계로서 동일한 경우에는 제506단계로 분기하고 그렇지 않은 경우에는 제507단계로 분기한다.

제506단계는 변수 A^-1의 값이 임의의 수(α^k)와 같은 경우에 분기되어 A를 임의의 수(α^k)의 역수로 출력하는 단계이다.

제507단계는 변수 A 및 A^-1에 각각 원시원(α) 및 원시원의 역수(α^-k)를 곱셈하여 다시 그 자신에게 대응시키는 단계로서 변수 A 또는 A^-1의 값이 임의의 수(α^k)와 같아질 때까지 반복적으로 수행되게 된다.

제 6 도는 본 발명의 다른 실시예에 따른 유한체상의 역수 산출장치의 블럭도로서, α곱셈기(601)와 제1n비트비교기(602)와 α^-1곱셈기(603)와 제2n비트비교기(604)와 선택기(605) 및 논리게이트수단(606)을 포함하여 구성된다.

제 6 도에 있어서, 상기 제1n비트비교기(602)는 임의의 수(α^k)와 α곱셈기(601)의 출력을 비교하며, 제2n비트비교기(604)는 임의의 수(α^k)와 α^-1곱셈기(603)의 출력을 비교하는 기능을 수행한다. 선택기(605)는 2개의 입력단자를 구비하여 상기 2개의 n비트비교기의 출력들을 그 선택제어신호로서 입력하여, α곱셈기(601)의 출력이 임의의 수(α^k)와 동일한 경우에는 α^-1곱셈기(603)의 출력을 임의의 수(α^k)의 역수(α^-1)로서 출력하고, α^-1곱셈기(603)의 출력이 임의의 수(α^k)와 동일한 경우에는 α곱셈기(601)의 출력을 임의의 수(α^k)의 역수(α^-1)로서 출력하게 된다. 이때 선택기(605)의 클럭단자로는 상기 2개의 n비트비교기의 출력을 상기 논리게이트수단(606)을 통하여 논리합하여 인가함으로써 2개중 어는 하나가 임의의 수(α^k)와 동일하게 되면 클럭펄스의 전위가 변화하도록 구성한다. 이와 같이 제 5 도 및 제 6 도에서 설명한 제 2 실시예에 따른 유한체의 역수 산출장치는 상기 제 2 도 내지 제 3 도에 따른 제 1 실시예에 비하여 보다 빠르게 역수를 구하게 됨을 알 수 있다. 보다 빠르게 역수를 구하기 위한 다른 방법으로는 상기 α곱셈기 및 α^-1곱셈기에 인가되는 클럭의 주파수를 높이는 방법이 있을 수 있다.

상술한 바와 같이 본 발명은 룩업테이블방식이 아닌 하드웨어로 구현할 수 있는 유한체상의 역수를 구하는 알고리즘을 새로이 제시함과 동시에 이를 수행할 수 있는 장치를 제공하는 것으로 종래의 유한체상의 역수를 구하는 장치보다 그 크기가 줄어드는 효과가 있다.

Claims

유한체 GF(2ⁿ)내에서 비트로 표현된 임의의 수(α^k)를 이용하여 비트로 표현된 그의 역수(α^-k)를 구하는 방법에 있어서, 상기 유한체 GF(2ⁿ)의 원시원을 α라 할 때, 상기 α^k가 α⁰인 경우에 α⁰를 α^-k로서 구하는 과정과; α^k≠α⁰인 경우에는 A 및 A^-1에 α⁰를 대입한 후 상기 A값이 상기 α^k값과 동일한 값을 가질 때까지 상기 A 및 A^-1에 상기 유한체의 원시원 α 및 α^-1를 각각 승산하는 과정과; 상기 A^-1의 값을 α^-k로서 구하는 과정을 구비하는 것을 특징으로 하는 유한체상의 역수 산출방법.
제 1 항에 있어서, 상기 A 및 A^-1에 상기 유한체의 원시원 α 및 α^-1을 각각 승산하는 과정은 상기 A값이 상기 α^k값과 동일한 값을 가지거나 또는 상기 A^-1의 값이 상기 α^k값과 동일한 값을 가질 때마다 수행되며; A값이 α^k값과 동일한 경우에는 A^-1의 값을 α^-k로서 구하고, A^-1의 값이 α^k값과 동일한 경우에는 A의 값을 α^-k로서 구하게 되는 것을 특징으로 하는 유한체상의 역수 산출방법.
유한체 GF(2ⁿ)내에서 비트포 표현된 임의의 수(α^k)를 이용하여 비트로 표현된 그의 역수(α^-k)를 구하는 장치에 있어서, 상기 유한체 GF(2ⁿ)의 원시원을 α라 할 때, 초기값으로 α⁰를 로딩하고 클럭이 인가될 때마다 그 자신이 가지고 있는 값에 α를 곱셈하는 α곱셈기와; 초기값으로 α⁰를 로딩하고 클럭이 인가될 때마다 그 자신이 가지고 있는 값에 α^-1를 곱셈하는 α^-1곱셈기와; 상기 α^k와 상기 α곱셈기의 출력을 비교하여 동일한 경우에 인에이블되는 신호를 출력하는 비교기; 및 상기 비교기의 출력이 인에이블되는 경우에 상기 α^-1곱셈기의 출력을 랫치하는 랫치수단을 구비하여 랫치수단의 출력이 α^-k가 되는 것을 특징으로 하는 유한체상의 역수 산출장치.
유한체 GF(2ⁿ)내에서 비트포 표현된 임의의 수(α^k)를 이용하여 비트로 표현된 그의 역수(α^-k)를 구하는 장치에 있어서, 상기 유한체 GF(2ⁿ)의 원시원을 α라 할 때, 초기값으로 α⁰를 로딩하고 클럭이 인가될 때마다 그 자신이 가지고 있는 값에 α를 곱셈하는 α곱셈기와; 초기값으로 α⁰를 로딩하고 클럭이 인가될 때마다 그 자신이 가지고 있는 값에 α^-1를 곱셈하는 α^-1곱셈기와; 상기 α^k와 상기 α곱셈기의 출력을 비교하여 동일한 경우에 인에이블되는 신호를 출력하는 제 1 비교기와; 상기 α^k와 상기 α^-1곱셈기의 출력을 비교하여 동일한 경우에 인에이블되는 신호를 출력하는 제 2 비교기 ; 및 상기 제 2 비교기의 출력이 인에이블인 경우에는 상기 α곱셈기의 출력을 선택하고 상기 제 1 비교기의 출력이 인에이블인 경우에는 상기 α^-1곱셈기의 출력을 선택하게 되는 선택기를 구비하여 선택기의 출력이 임의의 수(α^k)의 역수(α^-k)가 되는 것을 특징으로 하는 유한체상의 역수 산출장치.
오류정정부호의 복호시, 유한체 GF(2ⁿ)내에서 연산이 수행되며, 오류위치다항식의 계수를 구하기 위하여 n비트로 구성되는 오증들(S)을 이용하여 그의 역수(S^-1)를 산출하기 위한 장치에 있어서, 상기 유한체 GF(2ⁿ)의 원시원 α라 할때, 초기값으로 α⁰(100…0)를 로딩하고 클럭이 인가될 때마다 그 자신이 가지고 있는 값에 α를 곱셈하는 α곱셈기와; 초기값으로 α⁰(100…0)를 로딩하고 클럭이 인가될 때마다 그 자신이 가지고 있는 값에 α^-1를 곱셈하는 α^-1곱셈기와; 상기 오증 S와 상기 α곱셈기의 출력을 비교하여 동일한 경우에 인에이블되는 신호를 출력하는 비교기; 및 상기 비교기의 출력이 인에이블되는 경우에 상기 α곱셈기의 출력을 랫치하는 랫치수단을 구비하여 랫치수단의 출력이 오증의 역수 S^-1이 되는 것을 특징으로 하는 유한체상의 오증역수 산출장치.