JPH1049350A - 定数除算器 - Google Patents
定数除算器Info
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- JPH1049350A JPH1049350A JP8202361A JP20236196A JPH1049350A JP H1049350 A JPH1049350 A JP H1049350A JP 8202361 A JP8202361 A JP 8202361A JP 20236196 A JP20236196 A JP 20236196A JP H1049350 A JPH1049350 A JP H1049350A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/535—Dividing only
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/02—Digital function generators
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- Computing Systems (AREA)
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Abstract
(57)【要約】
【課題】高速動作が可能で且つ小さなハードウェア規模
で実現可能な、グラフィック処理等に用いる定数である
除数で除算する定数除算器を提供する。 【解決手段】被除数の各ビットに設けられ、該当ビット
が“１”の時に該当ビットを除数で除した商と剰余を出
力するデコーダ群と、このデコーダ群の各デコーダの商
の出力を加算する商加算器とを含む部分除算器を複数段
有し、最終段以外の部分除算器はその段のデコーダ群の
各デコーダの剰余の出力を加算する剰余加算器を有し、
最終段の部分除算器は最終段のデコーダ群の各デコーダ
の剰余の出力を除数で除算した商の補正出力と剰余の補
正出力を出力する補正デコーダを有し、初段の部分除算
器は被除数を受け、次段以降の部分除算器は前段の部分
除算器の剰余加算器からの出力を被除数として受け、更
に格段の商加算器の出力と最終段の商の補正出力を加算
する商出力加算器を有する定数除算器を得る。
で実現可能な、グラフィック処理等に用いる定数である
除数で除算する定数除算器を提供する。 【解決手段】被除数の各ビットに設けられ、該当ビット
が“１”の時に該当ビットを除数で除した商と剰余を出
力するデコーダ群と、このデコーダ群の各デコーダの商
の出力を加算する商加算器とを含む部分除算器を複数段
有し、最終段以外の部分除算器はその段のデコーダ群の
各デコーダの剰余の出力を加算する剰余加算器を有し、
最終段の部分除算器は最終段のデコーダ群の各デコーダ
の剰余の出力を除数で除算した商の補正出力と剰余の補
正出力を出力する補正デコーダを有し、初段の部分除算
器は被除数を受け、次段以降の部分除算器は前段の部分
除算器の剰余加算器からの出力を被除数として受け、更
に格段の商加算器の出力と最終段の商の補正出力を加算
する商出力加算器を有する定数除算器を得る。
Description
【０００１】
【発明の属する技術分野】本発明は除算器の構成に関
し、特に除数が決められた定数である場合の除算器の構
成に関するものである。
し、特に除数が決められた定数である場合の除算器の構
成に関するものである。
【０００２】
【従来の技術】従来、集積回路等で構成される除算器の
回路構成は減算処理を基本とし、被除数から除数減算で
きる回数を商とし、余りを剰余とするものが知られてい
る。
回路構成は減算処理を基本とし、被除数から除数減算で
きる回数を商とし、余りを剰余とするものが知られてい
る。
【０００３】この減算処理を基本とするものでも、処理
のスピードを速くするために種々の工夫がなされてい
る。被除数の上位桁から除数を減算してその商（部分
商）と剰余（部分剰余）を得、この剰余と次位桁との和
から除数を再度減算して次の桁の商と剰余を得ることを
繰り返して減算回数を減らしている。
のスピードを速くするために種々の工夫がなされてい
る。被除数の上位桁から除数を減算してその商（部分
商）と剰余（部分剰余）を得、この剰余と次位桁との和
から除数を再度減算して次の桁の商と剰余を得ることを
繰り返して減算回数を減らしている。
【０００４】更に、除数が予め解っている定数である場
合には更に処理工数を少なくすることが出来る。例え
ば、特開昭６１−８８３３４号公報によれば、被除数と
して予め想定されるものに対する商と剰余とをメモリに
記憶しておき、被除数でメモリをアドレスして商と剰余
とを取り出すものである。しかしながら、被除数として
予め想定されるものを無制限に設定すると必要なメモリ
容量が膨大になるため、メモリには一定の桁数の全ての
数に対する商と剰余とを記憶しておき、被除数の上位桁
からメモリをアドレスして部分商と部分剰余とを得、こ
の部分剰余を加味した数に対して同様の処理を繰り返
し、最終的な商と剰余とを得ている。
合には更に処理工数を少なくすることが出来る。例え
ば、特開昭６１−８８３３４号公報によれば、被除数と
して予め想定されるものに対する商と剰余とをメモリに
記憶しておき、被除数でメモリをアドレスして商と剰余
とを取り出すものである。しかしながら、被除数として
予め想定されるものを無制限に設定すると必要なメモリ
容量が膨大になるため、メモリには一定の桁数の全ての
数に対する商と剰余とを記憶しておき、被除数の上位桁
からメモリをアドレスして部分商と部分剰余とを得、こ
の部分剰余を加味した数に対して同様の処理を繰り返
し、最終的な商と剰余とを得ている。
【０００５】このように、除算処理を繰り返した場合、
除算処理の回数分処理工数が多く必要となる。例えば、
除算処理１回に対しては少なくとも１制御クロック分の
処理時間が必要となり、被除数の桁数またはビット数に
応じて処理時間が長くなる欠点がある。この様子を、次
に図面を参照して説明する。
除算処理の回数分処理工数が多く必要となる。例えば、
除算処理１回に対しては少なくとも１制御クロック分の
処理時間が必要となり、被除数の桁数またはビット数に
応じて処理時間が長くなる欠点がある。この様子を、次
に図面を参照して説明する。
【０００６】図８は特開昭６１−８８３３４号公報に記
載された除算器のブロック図であり、図９（Ａ）はその
処理のフローを、同図（Ｂ）ならびに（Ｃ）は演算レジ
スタの状態のフローを示している。まず、図８によれ
ば、被除数は線５００を通して選択器５０６の制御のも
とに演算レジスタ５０４にセットされる。演算レジスタ
５０４に格納された被除数の上位のビット情報が線５０
３を通して除算用メモリ５０５にアドレスとして加えら
れ、線５０１および線５０２に部分剰余および部分商が
それぞれ出力される。線５０１の部分剰余は線５０７か
ら供給される被除数のまだ演算処理をしていない下位ビ
ットの情報と共に選択器５０６を介して再度演算レジス
タ５０４に設定される。このようにして再度設定された
演算レジスタ５０４の上位ビットの情報が除算用メモリ
０５を利用して除算処理され、同様の除算処理が演算レ
ジスタ５０４内部の値が除数以下になるまで繰り返され
る。
載された除算器のブロック図であり、図９（Ａ）はその
処理のフローを、同図（Ｂ）ならびに（Ｃ）は演算レジ
スタの状態のフローを示している。まず、図８によれ
ば、被除数は線５００を通して選択器５０６の制御のも
とに演算レジスタ５０４にセットされる。演算レジスタ
５０４に格納された被除数の上位のビット情報が線５０
３を通して除算用メモリ５０５にアドレスとして加えら
れ、線５０１および線５０２に部分剰余および部分商が
それぞれ出力される。線５０１の部分剰余は線５０７か
ら供給される被除数のまだ演算処理をしていない下位ビ
ットの情報と共に選択器５０６を介して再度演算レジス
タ５０４に設定される。このようにして再度設定された
演算レジスタ５０４の上位ビットの情報が除算用メモリ
０５を利用して除算処理され、同様の除算処理が演算レ
ジスタ５０４内部の値が除数以下になるまで繰り返され
る。
【０００７】次に、被除数の値を２進数値で“１１１１
ｂ”、除数の値を２進数値で“１０ｂ”（ｂは２進数で
あることを表す）とし、演算レジスタ５０４から上位３
ビットを除算処理対象とする場合の具体的な動作を図９
（Ａ）〜（Ｃ）を用いて説明する。最初の減算処理ルー
プでは演算レジスタ５０４にセットされた被除数“１１
１１ｂ”の上位３ビット（即ち、“１１１ｂ”）が線５
０３を介して除算用メモリ５０５にアドレスとして加え
られる。アドレス“１１１ｂ”には予め部分商“１１
ｂ”と部分剰余“１ｂ”との値が設定されており、線５
０１，５０２から出力される。部分商と部分剰余と被除
数の残りビットとは選択器５０６によって演算レジスタ
５０４にセットし直される。線５０２を介して出力され
た部分商“１１ｂ”は演算レジスタ５０４の下位ビット
６０１にセットされる。線５０１を介して出力された部
分剰余“ｂ”も演算レジスタ５０４の上位ビット６０２
にセットされる。被除数の残りビットは部分商と部分剰
余との間で部分剰余に続いてセットされる。このよう
に、１回目の除算処理ループの結果、演算レジスタ５０
４の値は“１１１１ｂ”となる。次に、部分剰余“１
ｂ”と被除数の残りビット“１ｂ”とからなる上位ビッ
ト“１１ｂ”はまだ除数“１０ｂ”より大きいので、線
５０３を通して除算用メモリ５０５にアドレスとして加
えられて、２回目の除算処理ループが実施される。除算
用メモリ５０５のアドレス“１１ｂ”には部分商“１
ｂ”と部分剰余“１ｂ”とが設定されている。部分商
“１ｂ”は演算レジスタ５０４の下位ビット６０３にセ
ットされ、部分剰余“１ｂ”は上位ビット６０４にセッ
トされ、１回目の部分商“１１ｂ”が下位ビット６０３
の上位にシフトされる。この結果、部分商６０５，６０
３以外の上位ビット“１ｂ”が除数“１０ｂ”より小さ
くなったので、除算処理が終了し、部分商６０５と６０
３とを組み合わせた値“１１１ｂ”が最終的な商として
採用され、また、最後の剰余“１ｂ”が最終的な剰余と
して採用される。
ｂ”、除数の値を２進数値で“１０ｂ”（ｂは２進数で
あることを表す）とし、演算レジスタ５０４から上位３
ビットを除算処理対象とする場合の具体的な動作を図９
（Ａ）〜（Ｃ）を用いて説明する。最初の減算処理ルー
プでは演算レジスタ５０４にセットされた被除数“１１
１１ｂ”の上位３ビット（即ち、“１１１ｂ”）が線５
０３を介して除算用メモリ５０５にアドレスとして加え
られる。アドレス“１１１ｂ”には予め部分商“１１
ｂ”と部分剰余“１ｂ”との値が設定されており、線５
０１，５０２から出力される。部分商と部分剰余と被除
数の残りビットとは選択器５０６によって演算レジスタ
５０４にセットし直される。線５０２を介して出力され
た部分商“１１ｂ”は演算レジスタ５０４の下位ビット
６０１にセットされる。線５０１を介して出力された部
分剰余“ｂ”も演算レジスタ５０４の上位ビット６０２
にセットされる。被除数の残りビットは部分商と部分剰
余との間で部分剰余に続いてセットされる。このよう
に、１回目の除算処理ループの結果、演算レジスタ５０
４の値は“１１１１ｂ”となる。次に、部分剰余“１
ｂ”と被除数の残りビット“１ｂ”とからなる上位ビッ
ト“１１ｂ”はまだ除数“１０ｂ”より大きいので、線
５０３を通して除算用メモリ５０５にアドレスとして加
えられて、２回目の除算処理ループが実施される。除算
用メモリ５０５のアドレス“１１ｂ”には部分商“１
ｂ”と部分剰余“１ｂ”とが設定されている。部分商
“１ｂ”は演算レジスタ５０４の下位ビット６０３にセ
ットされ、部分剰余“１ｂ”は上位ビット６０４にセッ
トされ、１回目の部分商“１１ｂ”が下位ビット６０３
の上位にシフトされる。この結果、部分商６０５，６０
３以外の上位ビット“１ｂ”が除数“１０ｂ”より小さ
くなったので、除算処理が終了し、部分商６０５と６０
３とを組み合わせた値“１１１ｂ”が最終的な商として
採用され、また、最後の剰余“１ｂ”が最終的な剰余と
して採用される。
【０００８】このように、メモリを使ったとしても、除
算処理は複数回繰り返されることとなり、最小処理回数
である１回での処理は出来ず、処理時間が長くなってい
た。演算レジスタ５０４から取り出してきて除算用メモ
リにアドレスするビット数が小さくなればメモリの容量
は少なくて住むが、除算処理のループ回数は増加し、処
理時間が長くなる。逆に、除算用メモリをアドレスする
ビット数が大きければ処理時間は短くて済むが、メモリ
に要求される容量はビット数の指数で増加することとな
る。
算処理は複数回繰り返されることとなり、最小処理回数
である１回での処理は出来ず、処理時間が長くなってい
た。演算レジスタ５０４から取り出してきて除算用メモ
リにアドレスするビット数が小さくなればメモリの容量
は少なくて住むが、除算処理のループ回数は増加し、処
理時間が長くなる。逆に、除算用メモリをアドレスする
ビット数が大きければ処理時間は短くて済むが、メモリ
に要求される容量はビット数の指数で増加することとな
る。
【０００９】上記に説明した従来例で用いたメモリに代
わって、比較回路とデコーダとを用いた例が特開平２−
１９０９２８号公報に示されている。これは図８の除算
用メモリ５０５を比較回路とデコーダを用いた除算器に
置き換えたもので、被除数の除算対象ビットに対する除
数の整数倍とを比較する比較回路を複数設けておき、こ
れら複数の比較回路の出力をデコーダでデコードして部
分商と部分剰余とを算出し、図８の従来例と同様に部分
商の組み合わせを最終的な商、最後の余りを最終的な剰
余とするものである。
わって、比較回路とデコーダとを用いた例が特開平２−
１９０９２８号公報に示されている。これは図８の除算
用メモリ５０５を比較回路とデコーダを用いた除算器に
置き換えたもので、被除数の除算対象ビットに対する除
数の整数倍とを比較する比較回路を複数設けておき、こ
れら複数の比較回路の出力をデコーダでデコードして部
分商と部分剰余とを算出し、図８の従来例と同様に部分
商の組み合わせを最終的な商、最後の余りを最終的な剰
余とするものである。
【００１０】本従来例においても、除算処理を複数回行
わねばならず、処理時間が長くなることはメモリを用い
た従来例（特開昭６１−８８３３４号公報）と変わりは
ない。また、部分商を出す除算対象のビット数が大きく
なれば比較回路が多く必要となることもメモリを用いた
従来例と変わりはないが、比較回路の占める面積はメモ
リを用いた場合よりもはるかに大きくなる欠点がある。
わねばならず、処理時間が長くなることはメモリを用い
た従来例（特開昭６１−８８３３４号公報）と変わりは
ない。また、部分商を出す除算対象のビット数が大きく
なれば比較回路が多く必要となることもメモリを用いた
従来例と変わりはないが、比較回路の占める面積はメモ
リを用いた場合よりもはるかに大きくなる欠点がある。
【００１１】
【発明が解決しようとする課題】本発明の目的は、必要
な処理時間が短くてすむ除算器、特に除数が一定である
除算器を提供することにある。
な処理時間が短くてすむ除算器、特に除数が一定である
除算器を提供することにある。
【００１２】本発明の他の目的は、同じ処理が繰り返し
行われる処理ループを処理フローの中に含まないことに
よって処理時間を短縮できる除算器、特に除数が一定で
ある除算器を提供することにある。
行われる処理ループを処理フローの中に含まないことに
よって処理時間を短縮できる除算器、特に除数が一定で
ある除算器を提供することにある。
【００１３】本発明の更に他の目的は、半導体集積回路
に適した構成であって、除算処理に必要な回路構成の占
める集積回路上での専有面積が処理スピードの向上にも
かかわらず少ない除算器、特に除数が一定である除算器
を提供することにある。
に適した構成であって、除算処理に必要な回路構成の占
める集積回路上での専有面積が処理スピードの向上にも
かかわらず少ない除算器、特に除数が一定である除算器
を提供することにある。
【００１４】
【課題を解決するための手段】本発明によれば、被除数
を予め定められた数の除数で除算する除算器において、
被除数を受け、この被除数の２進数の各ビットに設けら
れた、該当ビットが“１ｂ”の時には該当ビットが持つ
値を除数で除した商と剰余とを出力し、該当ビットが
“０ｂ”の時には商及び剰余として“０”を出力するデ
コーダで構成されるデコーダ群と、このデコーダ群の各
デコーダの商の出力値を加算する商加算器と、デコーダ
群の各デコーダの剰余の出力値を加算する剰余加算器と
を含む除算器を得る。
を予め定められた数の除数で除算する除算器において、
被除数を受け、この被除数の２進数の各ビットに設けら
れた、該当ビットが“１ｂ”の時には該当ビットが持つ
値を除数で除した商と剰余とを出力し、該当ビットが
“０ｂ”の時には商及び剰余として“０”を出力するデ
コーダで構成されるデコーダ群と、このデコーダ群の各
デコーダの商の出力値を加算する商加算器と、デコーダ
群の各デコーダの剰余の出力値を加算する剰余加算器と
を含む除算器を得る。
【００１５】更に、本発明によれば、被除数を受け、こ
の被除数の２進数の各ビットに設けられた、該当ビット
が“１ｂ”の時には該当ビットが持つ値を除数で除した
商と剰余とを出力し、該当ビットが“０ｂ”の時には商
及び剰余として“０”を出力するデコーダで構成される
デコーダ群と、このデコーダ群の各デコーダの商の出力
値を加算する商加算器とを含む被除数を予め定められた
数の除数で除算する部分除算器を複数段有し、最終段以
外の部分除算器にはその段のデコーダ群の各デコーダの
剰余の出力値を加算する剰余加算器を有し、最終段の部
分除算器には最終段のデコーダ群の各デコーダの剰余の
出力値を除数で除算した商の補正出力と剰余の補正出力
とを出力する補正デコーダを有し、初段の部分除算器は
被除数を受け、次段以降の部分除算器は前段の部分除算
器の剰余加算器からの出力を被除数として受け、更に各
段の商加算器の出力と最終段の商の補正出力とを加算す
る商出力加算器を有し、この商出力加算器の出力と最終
段の商の補正出力とを加算する商出力加算器を有し、こ
の商出力加算器の出力を最終的な商とし、最終段の部分
除算器の補正デコーダからの剰余の補正出力を最終的な
剰余とする除算器を得る。
の被除数の２進数の各ビットに設けられた、該当ビット
が“１ｂ”の時には該当ビットが持つ値を除数で除した
商と剰余とを出力し、該当ビットが“０ｂ”の時には商
及び剰余として“０”を出力するデコーダで構成される
デコーダ群と、このデコーダ群の各デコーダの商の出力
値を加算する商加算器とを含む被除数を予め定められた
数の除数で除算する部分除算器を複数段有し、最終段以
外の部分除算器にはその段のデコーダ群の各デコーダの
剰余の出力値を加算する剰余加算器を有し、最終段の部
分除算器には最終段のデコーダ群の各デコーダの剰余の
出力値を除数で除算した商の補正出力と剰余の補正出力
とを出力する補正デコーダを有し、初段の部分除算器は
被除数を受け、次段以降の部分除算器は前段の部分除算
器の剰余加算器からの出力を被除数として受け、更に各
段の商加算器の出力と最終段の商の補正出力とを加算す
る商出力加算器を有し、この商出力加算器の出力と最終
段の商の補正出力とを加算する商出力加算器を有し、こ
の商出力加算器の出力を最終的な商とし、最終段の部分
除算器の補正デコーダからの剰余の補正出力を最終的な
剰余とする除算器を得る。
【００１６】更に、本発明によれば、被除数を予め定め
られた除数で除算する除算方式において、被除数を受
け、この被除数の２進数の各ビット毎に、該当ビットが
“１ｂ”の時には該当ビットが持つ値を除数で除した商
と剰余とを出力し、該当ビットが“０ｂ”の時には商及
び剰余として”０“を出力するデコード手順と、このデ
コード手順で各ビット毎に出力された商を加算する商加
算手順と、該デコード手順で各ビット毎に出力された剰
余を加算する剰余加算手順とを備えた除算方式を得る。
られた除数で除算する除算方式において、被除数を受
け、この被除数の２進数の各ビット毎に、該当ビットが
“１ｂ”の時には該当ビットが持つ値を除数で除した商
と剰余とを出力し、該当ビットが“０ｂ”の時には商及
び剰余として”０“を出力するデコード手順と、このデ
コード手順で各ビット毎に出力された商を加算する商加
算手順と、該デコード手順で各ビット毎に出力された剰
余を加算する剰余加算手順とを備えた除算方式を得る。
【００１７】更に、本発明によれば、被除数を受け、こ
の被除数の２進数の各ビット毎に、該当ビットが“１
ｂ”の時には該当ビットが持つ値を除数で除した商と剰
余とを出力し、該当ビットが“０ｂ”の時には商及び剰
余として“０”を出力するデコード手順と、このデコー
ド手順で各ビット毎に出力した商を加算する商加算手順
とこれら複数の除算手順を実行する除算方式であって、
複数の除算手順の内最終のものを除いた除算手順には各
ビット毎に出力される剰余を加算する剰余加算手順を有
し、複数の除算手順の内最終の除算手順には各ビット毎
に出力される剰余を除数で除した商の補正出力と剰余の
補正出力とを出力する補正デコード手順を有し、最初の
除算手順では求める除算の被除数を被除数として受け、
その後の除算手順では先立つ除算手順の剰余加算手順の
出力を被除数として受け、更に、各商加算手順の出力と
最終の除算手順の商の補正出力とを加算する商出力加算
手順を含み、この商出力加算手順の出力を最終的な商と
し、最後の除算手順の補正デコード手順の剰余の補正出
力を最終的な剰余とする予め決められた数値の除数で除
算する除算方式を得る。
の被除数の２進数の各ビット毎に、該当ビットが“１
ｂ”の時には該当ビットが持つ値を除数で除した商と剰
余とを出力し、該当ビットが“０ｂ”の時には商及び剰
余として“０”を出力するデコード手順と、このデコー
ド手順で各ビット毎に出力した商を加算する商加算手順
とこれら複数の除算手順を実行する除算方式であって、
複数の除算手順の内最終のものを除いた除算手順には各
ビット毎に出力される剰余を加算する剰余加算手順を有
し、複数の除算手順の内最終の除算手順には各ビット毎
に出力される剰余を除数で除した商の補正出力と剰余の
補正出力とを出力する補正デコード手順を有し、最初の
除算手順では求める除算の被除数を被除数として受け、
その後の除算手順では先立つ除算手順の剰余加算手順の
出力を被除数として受け、更に、各商加算手順の出力と
最終の除算手順の商の補正出力とを加算する商出力加算
手順を含み、この商出力加算手順の出力を最終的な商と
し、最後の除算手順の補正デコード手順の剰余の補正出
力を最終的な剰余とする予め決められた数値の除数で除
算する除算方式を得る。
【００１８】本発明によれば、デコーダを直列に用いて
いるので処理を繰り返し行うループが存在しないため、
除算処理にクロックによる制御を必要としない。このた
め、１クロックで除算処理を完了でき、処理の高速化が
期待できる。また、このため、回路設計時に複雑なタイ
ミングを考慮する必要が無いので、回路設計が容易であ
る。さらに、デコーダを被除数のビット単位で形成して
いるので、各デコーダは除数が決まれはその回路構成は
自動的に決まる。被除数の複数ビットでの除算を繰り返
す従来例の場合、処理の高速化と共にメモリや比較器の
大型化が避けられなかったが、本発明で用いるデコーダ
は比較期に比べ小型であり且つメモリのようなアドレス
制御やセンスアンプ等の大きな周辺装置を必要としない
ので、比較的小さな専有面積で高速な除算が実行でき
る。
いるので処理を繰り返し行うループが存在しないため、
除算処理にクロックによる制御を必要としない。このた
め、１クロックで除算処理を完了でき、処理の高速化が
期待できる。また、このため、回路設計時に複雑なタイ
ミングを考慮する必要が無いので、回路設計が容易であ
る。さらに、デコーダを被除数のビット単位で形成して
いるので、各デコーダは除数が決まれはその回路構成は
自動的に決まる。被除数の複数ビットでの除算を繰り返
す従来例の場合、処理の高速化と共にメモリや比較器の
大型化が避けられなかったが、本発明で用いるデコーダ
は比較期に比べ小型であり且つメモリのようなアドレス
制御やセンスアンプ等の大きな周辺装置を必要としない
ので、比較的小さな専有面積で高速な除算が実行でき
る。
【００１９】
【発明の実施の形態】次に、本発明について図面を参照
してさらに説明する。
してさらに説明する。
【００２０】図１は本発明の第１の実施の形態を示すフ
ローチャートである。この実施の形態は除算が１段のデ
コーダで済む場合のものである。被除数は線１０１を介
してデコーダ１に与えられる。デコーダ１は全体を総称
して示してあるが、実際には被除数として最大数である
６４ビットの各ビットに対して１つづつの個別デコーダ
が設けられており、２進数で受けた被除数は各ビットが
対応する個別デコーダに入力される。
ローチャートである。この実施の形態は除算が１段のデ
コーダで済む場合のものである。被除数は線１０１を介
してデコーダ１に与えられる。デコーダ１は全体を総称
して示してあるが、実際には被除数として最大数である
６４ビットの各ビットに対して１つづつの個別デコーダ
が設けられており、２進数で受けた被除数は各ビットが
対応する個別デコーダに入力される。
【００２１】個別デコーダはその配置されたビットに対
応する数を予め設定された除数で除した場合の状態をデ
コードするように設計されている。即ち、個別デコーダ
はそのビットが持つ被除数のビット情報が“０ｂ”の場
合には商および剰余として“０”を出力し、そのビット
が持つ被除数のビット情報が“１ｂ”の場合にはそのビ
ットが持つ１０進数値を予め設定された除数で除した時
の商と剰余とを出力するように設計されている。例えば
被除数が２進数で“１１１１ｂ”で除数が“１０ｂ”で
ある時には、最下位ビットのデコーダは商として“０”
および剰余としてそのビットの被除数の１０進数値（こ
の場合は“１ｈ”（ｈは１０進数であることを表す））
をそのまま出力する。最下位から２ビット目のデコーダ
は、被除数のこのビットが“１ｂ”であるので、商とし
て“１ｈ”を、また剰余として“０”を出力するように
設計されている。最下位から３ビット目のデコーダは被
除数の対応ビットは“１ｂ”であるので、商として“２
ｈ”を剰余として“０”をそれぞれ出力するように設計
されている。同様に最上位ビットのデコーダは商として
“４ｈ”を剰余として“０”を出力するように設計され
ている。
応する数を予め設定された除数で除した場合の状態をデ
コードするように設計されている。即ち、個別デコーダ
はそのビットが持つ被除数のビット情報が“０ｂ”の場
合には商および剰余として“０”を出力し、そのビット
が持つ被除数のビット情報が“１ｂ”の場合にはそのビ
ットが持つ１０進数値を予め設定された除数で除した時
の商と剰余とを出力するように設計されている。例えば
被除数が２進数で“１１１１ｂ”で除数が“１０ｂ”で
ある時には、最下位ビットのデコーダは商として“０”
および剰余としてそのビットの被除数の１０進数値（こ
の場合は“１ｈ”（ｈは１０進数であることを表す））
をそのまま出力する。最下位から２ビット目のデコーダ
は、被除数のこのビットが“１ｂ”であるので、商とし
て“１ｈ”を、また剰余として“０”を出力するように
設計されている。最下位から３ビット目のデコーダは被
除数の対応ビットは“１ｂ”であるので、商として“２
ｈ”を剰余として“０”をそれぞれ出力するように設計
されている。同様に最上位ビットのデコーダは商として
“４ｈ”を剰余として“０”を出力するように設計され
ている。
【００２２】各個別デコーダの商出力は線１０６（個別
デコーダの数分ある）から商加算器４に送られて加算さ
れる。各個別デコーダの剰余出力も線１０５（個別デコ
ーダの数分ある）から補正デコーダ１０に送られて、剰
余が除数より大きくないかどうかデコード処理で判定さ
れる。剰余が除数より大きければ商の補正出力が出され
て商加算器に送られる。補正デコーダ１０からは最終的
な剰余が出力される。個別デコーダの構成で説明した例
によれば、商の補正出力はないので、商加算器４の出力
は“１ｈ”＋“２ｈ”＋“４ｈ”＝“７ｈ”となり、補
正デコーダ１０からの出力は“１ｈ”となる。これら出
力が最終的商と剰余とになる。
デコーダの数分ある）から商加算器４に送られて加算さ
れる。各個別デコーダの剰余出力も線１０５（個別デコ
ーダの数分ある）から補正デコーダ１０に送られて、剰
余が除数より大きくないかどうかデコード処理で判定さ
れる。剰余が除数より大きければ商の補正出力が出され
て商加算器に送られる。補正デコーダ１０からは最終的
な剰余が出力される。個別デコーダの構成で説明した例
によれば、商の補正出力はないので、商加算器４の出力
は“１ｈ”＋“２ｈ”＋“４ｈ”＝“７ｈ”となり、補
正デコーダ１０からの出力は“１ｈ”となる。これら出
力が最終的商と剰余とになる。
【００２３】ここで、補正デコーダ１０の役割を説明す
る。除数が４ビット（例えば、“１１００ｂ”）の値と
すると、各ビット毎に除数で除しているので、被除数の
下４ビットからはいずれも商が出力されない。この結
果、除数よりも大きな剰余が生じてしまうことがある。
この除数よりも大きな剰余をデコードして最終的な商の
値を補正するものである。
る。除数が４ビット（例えば、“１１００ｂ”）の値と
すると、各ビット毎に除数で除しているので、被除数の
下４ビットからはいずれも商が出力されない。この結
果、除数よりも大きな剰余が生じてしまうことがある。
この除数よりも大きな剰余をデコードして最終的な商の
値を補正するものである。
【００２４】次に第２の実施の形態は２段構成のデコー
ダで形成されるものである。図２にその回路ブロックを
示し、図３にその除算処理の処理フローを示す。
ダで形成されるものである。図２にその回路ブロックを
示し、図３にその除算処理の処理フローを示す。
【００２５】被除数が線１０１から１段目のデコーダ１
に入力される。このデコーダ１は被除数のビットごとに
あり、各ビットで被除数の該当ビットが“１ｂ”ならば
そのビットの数値を除数で除した商が線１０６に出力さ
れ、剰余が線１０５に出力される。各デコーダ１の商出
力は加算回路４で加算される。同様に、各剰余も加算回
路５で加算される。各剰余の加算値（加算回路５の出
力）は２段目のデコーダ２に加えられる。２段目のデコ
ーダ２も加算回路の２進数のビットごとに設けられてお
り、該当ビットが“１ｂ”であればそのビットの数値を
除数で除した商が線１０９を介して加算回路６に加えら
れる、剰余が線１０８を介して補正デコーダ１０に加え
られる。２段目デコーダ２の該当ビットが“０ｂ”であ
れば出力はでない。補正デコーダ１０は複数の２段目の
デコーダ２からの剰余が加えられており、剰余の合計が
除数よりも大きければ商の補正値を加算回路９に出力
し、その余りを線１１０に最終的な剰余として出力す
る。複数の２段目のデコーダ２，からの剰余の合計が除
数より小さければ、商の補正値はなく、そのまま剰余と
して線１１０から出力される。一方、商は加算器４の出
力と加算器６の出力とが補正デコーダ１０の商の補正値
と共に加算器９に加えられて、線１０３に最終的な値と
して出力される。
に入力される。このデコーダ１は被除数のビットごとに
あり、各ビットで被除数の該当ビットが“１ｂ”ならば
そのビットの数値を除数で除した商が線１０６に出力さ
れ、剰余が線１０５に出力される。各デコーダ１の商出
力は加算回路４で加算される。同様に、各剰余も加算回
路５で加算される。各剰余の加算値（加算回路５の出
力）は２段目のデコーダ２に加えられる。２段目のデコ
ーダ２も加算回路の２進数のビットごとに設けられてお
り、該当ビットが“１ｂ”であればそのビットの数値を
除数で除した商が線１０９を介して加算回路６に加えら
れる、剰余が線１０８を介して補正デコーダ１０に加え
られる。２段目デコーダ２の該当ビットが“０ｂ”であ
れば出力はでない。補正デコーダ１０は複数の２段目の
デコーダ２からの剰余が加えられており、剰余の合計が
除数よりも大きければ商の補正値を加算回路９に出力
し、その余りを線１１０に最終的な剰余として出力す
る。複数の２段目のデコーダ２，からの剰余の合計が除
数より小さければ、商の補正値はなく、そのまま剰余と
して線１１０から出力される。一方、商は加算器４の出
力と加算器６の出力とが補正デコーダ１０の商の補正値
と共に加算器９に加えられて、線１０３に最終的な値と
して出力される。
【００２６】本発明の第３の実施の形態は３段構成のデ
コーダで形成されるものである。図４にその回路ブロッ
クを示し、図５に除算処理の処理フローを示す。
コーダで形成されるものである。図４にその回路ブロッ
クを示し、図５に除算処理の処理フローを示す。
【００２７】被除数はその２進数のビット毎に線１０１
を介して１段目のデコーダ１に加えられる。１段目のデ
コーダ１によってビット毎に除数で除算のデコードがな
され、ビット毎の商が線１０６を介して加算器４に加え
られ、剰余は線１０５を介して加算器５に加えられる。
加算器５の出力は２進数のビット毎に２段目のデコーダ
２に加えられる。２段目のデコーダ２でもビット毎に除
数で除算のデコードがなされる。２段目の除算による商
は線１０９を介して加算器６に加えられ、剰余は同様に
線１０８を介して加算回路７に加えられる。加算回路７
の出力は２進数のビット毎に３段目のデコーダ３に加え
られる。３段目のデコーダ３もビット毎に除数で除算の
デコードがなされて、商が線１１２を介して加算回路８
に加えられる。３段目のデコーダ３のビット毎の剰余は
線１０２を介して補正デコーダ１０に加えられる。補正
デコーダ１０では各３段目のデコーダ３の剰余出力の合
計が除数を超えていれば商の補正出力を加算回路９に加
え、その剰余の線１２０を介して最終剰余として出力す
る。３段目のデコーダ３の剰余の合計が除数より小さけ
ればそのまま最終剰余として線１２０から出力する。各
デコード段の商出力は加算回路４，６，８から出力さ
れ、補正デコーダ１０からの商の補正値と共に加算回路
９に加えられ加算結果が線１０３から最終的な商出力と
して出力される。
を介して１段目のデコーダ１に加えられる。１段目のデ
コーダ１によってビット毎に除数で除算のデコードがな
され、ビット毎の商が線１０６を介して加算器４に加え
られ、剰余は線１０５を介して加算器５に加えられる。
加算器５の出力は２進数のビット毎に２段目のデコーダ
２に加えられる。２段目のデコーダ２でもビット毎に除
数で除算のデコードがなされる。２段目の除算による商
は線１０９を介して加算器６に加えられ、剰余は同様に
線１０８を介して加算回路７に加えられる。加算回路７
の出力は２進数のビット毎に３段目のデコーダ３に加え
られる。３段目のデコーダ３もビット毎に除数で除算の
デコードがなされて、商が線１１２を介して加算回路８
に加えられる。３段目のデコーダ３のビット毎の剰余は
線１０２を介して補正デコーダ１０に加えられる。補正
デコーダ１０では各３段目のデコーダ３の剰余出力の合
計が除数を超えていれば商の補正出力を加算回路９に加
え、その剰余の線１２０を介して最終剰余として出力す
る。３段目のデコーダ３の剰余の合計が除数より小さけ
ればそのまま最終剰余として線１２０から出力する。各
デコード段の商出力は加算回路４，６，８から出力さ
れ、補正デコーダ１０からの商の補正値と共に加算回路
９に加えられ加算結果が線１０３から最終的な商出力と
して出力される。
【００２８】図６は被除数を”１１１１ｂ”，除数を
“１０ｂ”とした時のデコーダの商出力と剰余出力の値
を被除数のビット毎に示した一覧表である。このデコー
ド一覧表に示した例では図１に示した１段構成で除算を
達成できる。商は“００ｂ”と“０１ｂ”と“１０ｂ”
と“１００ｂ”とが４つの１段目の各デコーダから出力
されて加算回路４に加えられて、“１１１１ｂ”の商を
得る。
“１０ｂ”とした時のデコーダの商出力と剰余出力の値
を被除数のビット毎に示した一覧表である。このデコー
ド一覧表に示した例では図１に示した１段構成で除算を
達成できる。商は“００ｂ”と“０１ｂ”と“１０ｂ”
と“１００ｂ”とが４つの１段目の各デコーダから出力
されて加算回路４に加えられて、“１１１１ｂ”の商を
得る。
【００２９】被除数を“０１０１ｂ”とすると最上位ビ
ットと下２桁目のビットからは商の出力も剰余の出力も
出ない。商は最下位ビットの商“００ｂ”と下３桁目の
商“１０ｂ”との和“１０ｂ”となる。同様に、剰余は
最下位ビットの商“００ｂ”と下３桁目の商“０１ｂ”
との和“０１ｂ”となる。
ットと下２桁目のビットからは商の出力も剰余の出力も
出ない。商は最下位ビットの商“００ｂ”と下３桁目の
商“１０ｂ”との和“１０ｂ”となる。同様に、剰余は
最下位ビットの商“００ｂ”と下３桁目の商“０１ｂ”
との和“０１ｂ”となる。
【００３０】次に、図２の２段構成の計算例を示す。被
除数を２８ビット“ＦＦＦＦＦＦＦｈ”とし、除数を３
ビットの“７ｈ”とすると、１段目の加算回路４の商出
力（線１１４）は“２４９２４８９ｈ”となり、加算回
路５の剰余出力（線１０７）は“４０ｈ”となる。２段
目の除算は剰余出力“４０ｈ”を除数“７ｈ”で除する
ことになり、加算回路６の商出力（線１１１）は“９
ｈ”、補正デコーダ１０からは商の補正値はなく、剰余
“１ｈ”が得られる。この剰余“１ｈ”が最終的な剰余
となる最終的な商は加算回路９からの出力（線１０３）
として“２４９２４８９ｈ”＋“９ｈ”＝“２４９２４
９２ｈ”が得られる。
除数を２８ビット“ＦＦＦＦＦＦＦｈ”とし、除数を３
ビットの“７ｈ”とすると、１段目の加算回路４の商出
力（線１１４）は“２４９２４８９ｈ”となり、加算回
路５の剰余出力（線１０７）は“４０ｈ”となる。２段
目の除算は剰余出力“４０ｈ”を除数“７ｈ”で除する
ことになり、加算回路６の商出力（線１１１）は“９
ｈ”、補正デコーダ１０からは商の補正値はなく、剰余
“１ｈ”が得られる。この剰余“１ｈ”が最終的な剰余
となる最終的な商は加算回路９からの出力（線１０３）
として“２４９２４８９ｈ”＋“９ｈ”＝“２４９２４
９２ｈ”が得られる。
【００３１】次に、図４の３段構成の計算例を示す。被
除数を１７ビットの“１ＦＦＦＦｈ”とし、除数を３ビ
ットの“７ｈ”とする。１段目の加算回路４の商出力
（線１１４）は“４９１ｈ”、加算回路５の剰余出力
（線１０７）は“２６ｈ”となり、２段目の加算回路６
の商出力（線１１１）は“４ｈ”、加算回路７の剰余出
力（線１１０）は“３ｈ”となる。３段目の加算回路８
の商出力（線１１３）は、“１ｈ”となり、補正デコー
ダ１０からの商の補正値はなく、剰余出力が“３ｈ”と
なる。この剰余出力“３ｈ”が最終的な剰余となる。最
終的な商は１段目の加算回路４の商出力（線１１４）と
２段目の加算回路６の商出力（線１１１）と３段目の加
算回路８の商出力（線１１３）と補正デコーダ１０から
の商の補正値出力との和となり、“４９１ｈ”＋“４
ｈ”＋“４ｈ”＋“０ｈ”＝“４９２４ｈ”となる。
除数を１７ビットの“１ＦＦＦＦｈ”とし、除数を３ビ
ットの“７ｈ”とする。１段目の加算回路４の商出力
（線１１４）は“４９１ｈ”、加算回路５の剰余出力
（線１０７）は“２６ｈ”となり、２段目の加算回路６
の商出力（線１１１）は“４ｈ”、加算回路７の剰余出
力（線１１０）は“３ｈ”となる。３段目の加算回路８
の商出力（線１１３）は、“１ｈ”となり、補正デコー
ダ１０からの商の補正値はなく、剰余出力が“３ｈ”と
なる。この剰余出力“３ｈ”が最終的な剰余となる。最
終的な商は１段目の加算回路４の商出力（線１１４）と
２段目の加算回路６の商出力（線１１１）と３段目の加
算回路８の商出力（線１１３）と補正デコーダ１０から
の商の補正値出力との和となり、“４９１ｈ”＋“４
ｈ”＋“４ｈ”＋“０ｈ”＝“４９２４ｈ”となる。
【００３２】コンピュータで利用される数値のビット数
は通常６４ビットを超えることがなく、除算に必要なデ
コーダの段数を種々の数値で検証したところ、最終段に
補正デコーダを持たせることによって３段で十分である
ことが判明している。例えば被除数として最大の６４ビ
ット、除数として剰余の和が最大になる２ビットの“１
１ｂ”を選ぶと、１段目の剰余の和の最大値は１０進数
で“９６”であり、７ビットの数となる。同様に、２段
目の剰余の和の最大値は１０進数で“１０”であり、４
ビットの数となる。３段目の剰余の和の最大値は１０進
数で“９６”であり、７ビットの数となる。同様に、２
段目の剰余の和の最大値は１０進数で“１０”であり、
４ビットの数となる。３段目の剰余の和の最大値は１０
進数で“６”であり、４ビットの数である。このよう
に、剰余の和は３段で十分に小さくなり、デコーダで補
正すれば対応できるようになる。
は通常６４ビットを超えることがなく、除算に必要なデ
コーダの段数を種々の数値で検証したところ、最終段に
補正デコーダを持たせることによって３段で十分である
ことが判明している。例えば被除数として最大の６４ビ
ット、除数として剰余の和が最大になる２ビットの“１
１ｂ”を選ぶと、１段目の剰余の和の最大値は１０進数
で“９６”であり、７ビットの数となる。同様に、２段
目の剰余の和の最大値は１０進数で“１０”であり、４
ビットの数となる。３段目の剰余の和の最大値は１０進
数で“９６”であり、７ビットの数となる。同様に、２
段目の剰余の和の最大値は１０進数で“１０”であり、
４ビットの数となる。３段目の剰余の和の最大値は１０
進数で“６”であり、４ビットの数である。このよう
に、剰余の和は３段で十分に小さくなり、デコーダで補
正すれば対応できるようになる。
【００３３】この点、従来のメモリを用いた定数除算回
路では、被除数が大きくなると、メモリ容量が飛躍的に
大きくなり、メモリ周辺装置も含めた専有面積が大きく
なるが、本発明では３段以上にデコード段数が増えるこ
とはなく専有面積を少なくできる。
路では、被除数が大きくなると、メモリ容量が飛躍的に
大きくなり、メモリ周辺装置も含めた専有面積が大きく
なるが、本発明では３段以上にデコード段数が増えるこ
とはなく専有面積を少なくできる。
【００３４】次に、図７を参照して、本発明の除算器の
動作タイミングを説明する。動作のタイミングは１段構
成であっても、２段構成であっても、３段構成であって
も１クロック周期で終了するが、ここでは３段構成を例
に説明する。
動作タイミングを説明する。動作のタイミングは１段構
成であっても、２段構成であっても、３段構成であって
も１クロック周期で終了するが、ここでは３段構成を例
に説明する。
【００３５】クロック４０１の立ち上がりで線１０１か
ら被除数が１段目のデコーダに入力され、タイミング４
０３で入力が有効になる。１段目のデコーダ１と加算回
路４，５との動作の遅延時間の後、タイミング４０４で
線１１４，１０７に出力を得、２段目のデコーダ２に剰
余の和が加えられる。その後、２段目のデコーダ２と加
算回路６，７との動作の遅延時間の後、タイミング４０
５で線１１１と１１０に出力を得、３段目のデコーダ３
に加えられる。３段目のデコーダ３の動作遅延時間の後
タイミング４０６で線１１２，１０２に出力を得、加算
回路８および補正デコーダ１０に加えられる。その後、
加算回路８および補正デコーダ１０の動作遅延時間の
後、タイミング４０７で加算回路８の出力（線１１３）
と補正デコーダ１０の出力に出力信号を得る。加算回路
８の出力（線１１３）と商の補正値出力は加算回路９に
入力される。補正デコーダ１０の剰余出力はこの時点で
線１２０に最終剰余として出力される。加算回路９で
は、その動作遅延時間の後、タイミング４０８で商出力
を線１０３に得る。その後、次のクロック４０２の立ち
上がりで次の除算が可能となる。このように、１クロッ
ク周期で１つの除算が終了する。
ら被除数が１段目のデコーダに入力され、タイミング４
０３で入力が有効になる。１段目のデコーダ１と加算回
路４，５との動作の遅延時間の後、タイミング４０４で
線１１４，１０７に出力を得、２段目のデコーダ２に剰
余の和が加えられる。その後、２段目のデコーダ２と加
算回路６，７との動作の遅延時間の後、タイミング４０
５で線１１１と１１０に出力を得、３段目のデコーダ３
に加えられる。３段目のデコーダ３の動作遅延時間の後
タイミング４０６で線１１２，１０２に出力を得、加算
回路８および補正デコーダ１０に加えられる。その後、
加算回路８および補正デコーダ１０の動作遅延時間の
後、タイミング４０７で加算回路８の出力（線１１３）
と補正デコーダ１０の出力に出力信号を得る。加算回路
８の出力（線１１３）と商の補正値出力は加算回路９に
入力される。補正デコーダ１０の剰余出力はこの時点で
線１２０に最終剰余として出力される。加算回路９で
は、その動作遅延時間の後、タイミング４０８で商出力
を線１０３に得る。その後、次のクロック４０２の立ち
上がりで次の除算が可能となる。このように、１クロッ
ク周期で１つの除算が終了する。
【００３６】このように、１クロック周期で除算が終了
すると、除算動作が高速に出来るばかりでなく、全体の
装置の回路のクロック動作設計が非常に容易になるとい
う効果もある。このため、本発明はグラフィック処理な
どでのメモリアクセス時の１次元のアドレスから２次元
のアドレスへのアドレス変換などに有効である。
すると、除算動作が高速に出来るばかりでなく、全体の
装置の回路のクロック動作設計が非常に容易になるとい
う効果もある。このため、本発明はグラフィック処理な
どでのメモリアクセス時の１次元のアドレスから２次元
のアドレスへのアドレス変換などに有効である。
【図１】本発明の第１の実施の形態を示すブロック図で
ある。
ある。
【図２】本発明の第２の実施の形態を示すブロック図で
ある。
ある。
【図３】本発明の第２の実施の形態による処理のフロー
チャートである。
チャートである。
【図４】本発明の第３の実施の形態を示すブロック図で
ある。
ある。
【図５】本発明の第３の実施の形態による処理のフロー
チャートである。
チャートである。
【図６】本発明の各実施の形態のデコーダの動作を説明
する表である。
する表である。
【図７】本発明の各実施の形態の動作を説明するタイム
チャートである。
チャートである。
【図８】従来のメモリを用いた定数除算器を示すブロッ
ク図である。
ク図である。
【図９】（Ａ）は従来のメモリを用いた定数除算器の処
理のフローチャートである。（Ｂ），（Ｃ）はそれぞれ
従来のメモリを用いた定数除算器の動作を説明する図で
ある。
理のフローチャートである。（Ｂ），（Ｃ）はそれぞれ
従来のメモリを用いた定数除算器の動作を説明する図で
ある。
１，２，３ デコーダ ２，５，６，７，８，９ 加算回路 １０ 補正デコーダ ４０１，４０２ クロックパルス ４０３〜４０８ タイミング ５０４ 演算レジスタ ５０５ 除算用メモリ ５０６ 選択器 ６０１，６０３ 下位ビット ６０２，６０４ 上位ビット ６０５ 部分商
Claims (14)
- 【請求項１】 入力された被除数データの各々のビット
毎に設けられ、該当ビットが“１”である時に該当ビッ
トの持つ値を所定の除数で除算処理した商データおよび
剰余データを出力する第１のデコード手段と、 前記第１のデコード手段からビット毎に出力される商デ
ータを加算する第１の商加算手段と、 前記第１のデコード手段からビット毎に出力される剰余
データを加算する第１の剰余加算手段と、 前記第１の剰余加算手段より出力される加算処理された
剰余データのビット毎に設けられ、該当ビットが“１”
である時に該当ビットの持つ値を所定の除数で除算処理
した商データおよび剰余データとを出力する第２のデコ
ーダ手段と、 前記第２のデコード手段からビット毎に出力される剰余
データから剰余値が前記所定の除数以上の場合に商の補
正値と補正された剰余値とを出力する補正デコード手段
と、 前記第１の商加算手段と前記第２の商加算手段と前記補
正デコード手段との各出力を加算して最終的な商データ
を出力する第３の商加算手段とを有することを特徴とし
た定数除算器。 - 【請求項２】 入力された被除数データの各々のビット
毎に設けられ、該当ビットが“１”である時に該当ビッ
トの持つ値を所定の除数で除算処理した商データおよび
剰余データとを出力する第１のデコード手段と、 前記第１のデコード手段からビット毎に出力される商デ
ータを加算する第１の商加算手段と、 前記第１のデコード手段からビット毎に出力される剰余
データを加算する第１の剰余加算手段と、 前記第１の剰余加算手段より出力される加算処理された
剰余データのビット毎に設けられ、該当ビットが“１”
である時に該当ビットの持つ値を所定の除数で除算処理
した商データおよび剰余データとを出力する第２のデコ
ード手段と、 前記第２のデコード手段からビット毎に出力される商デ
ータを加算する第２の商加算手段と、 前記第２のデコード手段からビット毎に出力される剰余
データを加算する第２の剰余加算手段と、 前記第２の剰余加算手段より出力される加算処理された
剰余データのビット毎に設けられ、該当ビットが“１”
である時に該当ビットの持つ値を所定の除数で除算処理
した商データおよび剰余データとを出力する第３のデコ
ード手段と、 前記第３のデコード手段からビット毎に出力される剰余
データに基づいて剰余値が前記所定の除数以上の場合に
商の補正値と補正された剰余値とを出力する補正デコー
ド手段と、 前記第１の商加算手段と前記第２の商加算手段と前記第
３の商加算手段と前記補正デコード手段との各々からの
出力を加算して最終的な商データを出力する第４の商加
算手段とを有することを特徴とする定数所算器。 - 【請求項３】 被除数データをそのビット毎に設けられ
た第１のデコード手段に入力する第１の手順と、 前記被除数データをビット毎に所定の除数で所算したと
きの商データ及び剰余データを生成する第１のデコード
手順と、 前記第１のデコード手段でビット毎に生成された商デー
タ及び剰余データを各々加算処理してそれぞれの総和デ
ータを生成する第１の商加算手順及び第１の剰余加算手
順と、 前記第１の剰余加算手順で生成された剰余データの総和
データをそのビット毎に設けられた第２のデコード手段
に加え、剰余データの総和データをビット毎に前記所定
の除数で所算したときの商データおよび剰余データを生
成する第２のデコード手順と、 前記第２のデコード手順でビット毎に生成された商デー
タを加算処理する第２の商加算手順と、 前記第２のデコード手順でビット毎に生成された剰余デ
ータに基づいて、その剰余値が前記所定の除数以上の値
の場合には商の補正データと補正された剰余値とを出力
する補正デコード手順と、 前記第１および第２の商加算手順で各々生成された商の
総和データと前記商の補正値とを加算し、最終的な商デ
ータとして出力すると共に前記補正デコード手順で生成
された補正された剰余値を最終的な剰余データとして出
力する出力手順とを有することを特徴とする定数除算
器。 - 【請求項４】 被除数データをそのビット毎に設けられ
た第１のデコード手段に入力する第１の手順と、 前記被除数データをビット毎に所定の除数で除算したと
きの商データ及び剰余データを生成する第１のデコード
手順と、 前記第１のデコード手順でビット毎に生成された商デー
タ及び剰余データを各々加算処理してそれぞれの総和デ
ータを生成する第１の商加算手順及び第１の剰余加算手
段と、 前記第１の剰余加算手順で生成された剰余データの総和
データをそのビット毎に設けられた第２のデコード手段
に加え、剰余データの総和データをビット毎に前記所定
の除数で除算したときの商データおよび剰余データを生
成する第２のデコード手順と、 前記第２のデコード手順でビット毎に生成された商デー
タ及び剰余データを各々加算処理してそれぞれの総和デ
ータを生成する第２の商加算手順及び第１の剰余加算手
順と、 前記第２の剰余加算手順で生成された剰余データの総和
デートをそのビット毎に設けられた第３のデコード手段
に加え、剰余データの総和データをビット毎に前記所定
の除数で除算したときの商データおよび剰余データを生
成する第３のデコード手順と、 前記第３のデコード手順でビット毎に生成された商デー
タを加算処理する第３の商加算手順と、 前記第３のデコード手順でビット毎に生成された剰余デ
ータに基づいて、その剰余値が前記所定の除数以上の値
の場合には商の補正データと補正された剰余値とを出力
する補正デコード手順と、 前記第１，第２及び第３の商加算手順で各々生成された
商の総和データと前記商の補正値とを加算し、最終的な
商データとして出力すると共に、前記補正デコード手順
で生成された補正された剰余値を最終的な剰余データと
して出力する出力手順とを有することを特徴とする定数
除算器。 - 【請求項５】 被除数を予め定められた数の除数で除算
する除算器において、被除数を受け、該被除数の２進数
の各ビットに設けられた、該当ビットが“１”の時には
該当ビットが持つ値を前記除数で除した商と剰余とを出
力し、該当ビットが“０”の時には商及び剰余として
“０”を出力するデコーダで構成されるデコーダ群と、 該デコーダ群の各デコーダの商の出力値を加算する商加
算器と、 該デコーダ群の各デコーダの剰余の出力値を加算する剰
余加算器とを含むことを特徴とする定数除算器。 - 【請求項６】 被除数を受け、この被除数の２進数の各
ビットに設けられた、該当ビットが“１”の時には該当
ビットが持つ値を除数で除した商と剰余とを出力し該当
ビットが“０”の時には商及び剰余として“０”を出力
するデコーダで構成されるデコーダ群と、該デコーダ群
の各デコーダの商の出力値を加算する商加算器とを含む
被除数を予め定められた数の除数で除算する部分除算器
を複数段有し、最終段以外の前記部分除算器にはその段
の前記デコーダ群の各デコーダの剰余の出力値を加算す
る剰余加算器を有し、最終段の前記部分除算器には最終
段の前記デコーダ群の各デコーダの剰余の出力値を除数
で除算した商の補正出力と剰余の補正出力とを出力する
補正手段を有し、初段の前記部分除算器は前記被除数を
受け、次段以降の前記部分除算器は前段の前記部分除算
器の前記剰余加算器からの出力を被除数として受け、更
に各段の前記商加算器の出力と最終段の前記商の補正出
力とを加算する商出力加算器を有し、該商出力加算器の
出力を最終的な商とし、最終段の前記部分除算器の前記
補正手段からの前記剰余の補正出力を最終的な剰余とす
ることを特徴とする定数除算器。 - 【請求項７】 前記補正手段はデコーダであることを特
徴とする請求項６に記載の定数除算器。 - 【請求項８】 前記複数段の部分除算器の初段の前記デ
コーダ群に含まれる前記デコーダの数は６４であること
を特徴とする請求項７に記載の定数除算器。 - 【請求項９】 前記部分除算器の段数は２段であること
を特徴とする請求項７または請求教８に記載の定数除算
器。 - 【請求項１０】 前記部分除算器の段数は３段であるこ
とを特徴とする請求項７または請求項８に記載の定数除
算器。 - 【請求項１１】 被除数を受け、該被除数の２進数の各
ビット毎に、該当ビットが“１”の時には該当ビットが
持つ値を所定の除数で除した商と剰余とを出力し、該当
ビットが“０”の時には商及び剰余として“０”を出力
するデコード手順と、該デコード手順で各ビット毎に出
力された商を加算する商加算手順とを有する除算手順を
順次複数回実行する除算方式であって、前記複数の除算
手順の内最終のものを除いた除算手順には各ビット毎に
出力される剰余を加算する剰余加算手順を有し、前記複
数の除算手順の内最終の除算手順には各ビット毎に出力
される剰余を前記除数で除した商の補正出力と剰余の補
正出力とを出力する補正手順を有し、最初の前記除算手
順では求める除算の被除数を前記被除数として受け、そ
の後の前記除算手順では先立つ除算手順の前記剰余加算
手順の出力を前記被除数として受け、更に、前記商加算
手順の各々の出力と最終の前記除酸手順の前記商の補正
出力とを加算する商出力加算手順を含み、この商出力加
算手順の出力を最終的な商とし、最後の前記除算手順の
前記補正手順の前記剰余の補正出力を最終的な剰余とす
ることを特徴とする被除数を予め定められた除数で除す
る定数除算方式。 - 【請求項１２】 前記補正手順はデコーダを用いて行う
デコード手順であることを特徴とする請求項１１に記載
の被除数を予め定められた除数で除する定数除算方式。 - 【請求項１３】 前記除算手順の実行回数は２回の実行
であることを特徴とする請求項１２に記載の被除数を予
め定められた除数で除する定数除算方式。 - 【請求項１４】 前記除算手順の実行回数は３回の実行
であることを特徴とする請求項１２に記載の被除数を予
め定められた除数で除する定数除算方式。
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-
1997
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- 1997-07-22 US US08/898,243 patent/US5945657A/en not_active Expired - Fee Related
- 1997-07-22 EP EP97112554A patent/EP0822481B1/en not_active Expired - Lifetime
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| DE69708782D1 (de) | 2002-01-17 |
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|---|---|---|---|
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