JPH06214754A - 四捨五入演算回路及びこれを有する画像処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 回路面積を小規模にでき、しかも回路を大幅
に変更しなくとも各種の四捨五入に対応することが可能
な四捨五入演算回路を提供する。 【構成】 第１入力データの整数部に“１”を加えるか
否かを指示する四捨五入関係情報を少なくとも該第１入
力データの小数部と符号ビットに基づいて生成する四捨
五入関係情報生成部を有し、該四捨五入関係情報及び前
記第１入力データの整数部を対にして出力する四捨五入
設定回路と、前記四捨五入設定回路の出力を取込んで前
記四捨五入関係情報に基づいて前記第１入力データの小
数部を四捨五入し、その四捨五入結果と第２入力データ
との演算を行う演算器とを備えるものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像処理装置等に利用
され、四捨五入を含む演算を行う四捨五入演算回路に関
する。

【０００２】

【従来の技術】従来、有符号２進数（２の補数表示）で
表された計算結果の小数部を四捨五入する一般的手法
は、小数第１位（１／２の位）のビットを１の位に加え
てから小数部を切り捨てるようにしている。図７はこの
手法よる従来の四捨五入回路を示す図である。

【０００３】同図において、入力の整数部ｋビットと小
数第１位のビットがそれぞれ加算器１０１に入力され、
該加算器１０１からは四捨五入された結果のｋビットが
出力される。図８はこの回路の入力と出力との関係を示
す図である。

【０００４】このように四捨五入された結果が例えば加
算器に入力される場合を考える。単純に考えると、図９
に示すように２個の加算器１１１，１１２を用いること
になる。加算器１１１は四捨五入のための加算器で、加
算器１１２は四捨五入の結果を用いて更に加算を行なう
ための加算器であり、四捨五入された結果そのものが入
力される。

【０００５】しかし、実際には、図１０に示すように四
捨五入のための加算器１１１を省略して加算器１１２に
入力の整数部と小数第１位（これはキャリーに入力され
る）を直接入力しても図９の回路と同じ機能が実現でき
る。この様なことから明らかなように、四捨五入された
結果を別の演算に用いる場合、その演算の種類によって
は加算器を用いて四捨五入を行うことが回路の無駄を招
くことがある。

【０００６】図１１は四捨五入結果を用いて減算を行う
場合の回路例である。同図において、ａからｂ（ここで
は四捨五入の結果である。）を引く減算は、ｂの２の補
数（ｂの各ビットを反転して１を加える。）をａに加え
ることで行える。即ち、ｂの各ビットを反転した値を〜
ｂで表すことにすると、 ａ−ｂ＝ａ＋（〜ｂ＋１） となる。

【０００７】

【発明が解決しようとする課題】しかしながら、四捨五
入結果を用いて減算を行う場合では、四捨五入の結果の
２の補数をとるために、図１１で示すように加算器１２
１，１２２の他に破線で囲んだ回路１２３が必要にな
り、加算の場合のように単純に加算器を減すことができ
ず、回路面積が大きくなるという問題があった。

【０００８】さらに、四捨五入の種類を変える場合、そ
の種類に応じて回路構成を大幅に変えなければならない
という問題もあった。

【０００９】このような四捨五入演算回路を画像処理装
置に適用した場合は、その画像処理装置の回路形成面積
を増大させ、また、四捨五入の種類を変更する場合にお
いてはその回路構成を大幅に変える必要から、設計上等
の作業が煩雑化することになる。

【００１０】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、回路面積を小
規模にでき、しかも回路を大幅に変更しなくとも各種の
四捨五入に対応することが可能な四捨五入演算回路及び
これを有する画像処理装置を提供することである。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に、第１の発明の特徴は、第１入力データの整数部に
“１”を加えるか否かを指示する四捨五入関係情報を少
なくとも該第１入力データの小数部と符号ビットに基づ
いて生成する四捨五入関係情報生成部を有し、該四捨五
入関係情報及び前記第１入力データの整数部を対にして
出力する四捨五入設定回路と、前記四捨五入設定回路の
出力に基づいて前記第１入力データの小数部を四捨五入
し、その四捨五入結果と第２入力データとの演算を行う
演算器とを備えたものである。

【００１２】第２の発明の特徴は、第１入力データの整
数部に“１”を加えるか否かを指示する四捨五入関係情
報を生成する四捨五入関係情報生成部を有し、該四捨五
入関係情報及び前記第１入力データの整数部を対にして
出力する四捨五入設定回路と、前記四捨五入関係情報及
び第１入力データの整数部を対にして記憶するメモリ
と、前記メモリ中の四捨五入関係情報及び第１入力デー
タの整数部に基づいて前記第１入力データの小数部を四
捨五入し、その四捨五入結果と第２入力データとの演算
を行う演算器とを備えたものである。

【００１３】第３の発明の特徴は、前記第１及び第２の
発明において、前記演算器を加算器で構成し、前記四捨
五入設定回路からの第１入力データの整数部は該加算器
の入力へ供給すると共に、前記四捨五入関係情報は１ビ
ットとして該加算器のキャリーへ供給するようにしたも
のである。

【００１４】第４の発明の特徴は、前記演算器を加算器
で構成し、前記四捨五入設定回路からの第１入力データ
の整数部と１ビットで構成された四捨五入関係情報とを
反転して該加算器の入力及びキャリーへそれぞれ供給す
るようにしたものである。第５の発明の特徴は、前記第
１〜第４の発明において、前記四捨五入設定回路は、前
記第１入力データの整数部と前記四捨五入関係情報との
和が四捨五入結果となるように該四捨五入関係情報を生
成する構成にしたものである。

【００１５】第６の発明の特徴は、現画面に対する参照
画面の画素値の補間を行う補間回路を有し、該補間回路
の補間結果の小数部を四捨五入し、その四捨五入結果に
対して、現画面から参照画面への動きに関する情報であ
る動きベクトルによって指定される参照画面の領域との
画素値の差分を加えて現画面の画素値とする画像処理装
置において、前記補間結果の整数部に“１”を加えるか
否かを指示する四捨五入関係情報を少なくとも該補間結
果の小数部に基づいて生成する四捨五入関係情報生成部
を有し、該四捨五入関係情報及び前記補間結果の整数部
を対にして出力する四捨五入設定回路と、前記四捨五入
設定回路の出力に基づいて前記補間結果の小数部を四捨
五入し、その四捨五入結果と前記画素値の差分との演算
を行う演算器とを備えたものである。

【００１６】

【作用】上述の如き構成によれば、第１〜第５の発明で
は、四捨五入設定回路は、四捨五入されるべき値の整数
部と四捨五入関係情報を対にして演算器へ送り、演算器
の方ではこれらに基づきて実際の四捨五入とそれに続く
演算を行う。

【００１７】また、四捨五入の結果が直接演算器には送
られずに一旦メモリに記憶される場合においては、メモ
リには四捨五入された結果ではなく四捨五入されるべき
値の整数部と四捨五入関係情報とを対にして格納する。

【００１８】これにより、従来のように加算器を用いて
四捨五入を行う代わりに、簡単な構成の論理回路（四捨
五入設定回路）を用いるだけで四捨五入が行える。

【００１９】第６の発明によれば、現画面に対する参照
画面の補間結果の小数部の四捨五入が、より簡単な回路
構成で実行される。

【００２０】

【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図１（ａ），（ｂ），（ｃ）は、本発明を実施
した四捨五入演算回路の回路図であり、同図（ａ）は図
８に示すような四捨五入結果を用いて加算を行う場合の
回路例、同図（ｂ）は図８に示すような四捨五入結果を
ある値から引く場合の回路例、同図（ｃ）は図２に示す
ような四捨五入結果を得る場合の回路例をそれぞれ示し
ている。

【００２１】図８に示すような四捨五入結果を用いて加
算を行う場合は、図１（ａ）に示すが如く、複数ビット
の入力データの整数部に“１”を加えるか否かを指示す
る四捨五入関係情報（以下、単にフラグという）と前記
入力データの整数部とを生成し、これらを対にして出力
する四捨五入設定回路１を設ける。この場合において、
フラグとしては小数第１位をそのまま使用する。四捨五
入されるべき値である入力データの整数部をｂ、フラグ
をｆとすると、（ｂ＋ｆ）が四捨五入結果になるので、
フラグｆを加算器２のキャリー２Ａに直接供給するよう
にする。

【００２２】また、図８に示すような四捨五入結果をあ
る値から引く場合では、上記同様にｂを入力データの整
数部、ｆをフラグとすると（ｂ＋ｆ）が四捨五入結果で
あり、これをａから引く場合は次のようになる。

【００２３】前述のように、 ａ−（ｂ＋ｆ）＝ａ＋（〜（ｂ＋ｆ）＋１） であるが、ｆ＝０のときは、 ａ−（ｂ＋ｆ）＝ａ−ｂ ＝ａ＋（〜ｂ＋１） ＝ａ＋〜ｂ＋〜０ ＝ａ＋〜ｂ＋〜ｆ となる。一方、ｆ＝１のときは、 ａ−（ｂ＋ｆ）＝ａ−（ｂ＋１） ＝ａ−ｂ−１ ＝ａ＋（〜ｂ＋１）−１ ＝ａ＋〜ｂ ＝ａ＋〜ｂ＋〜１ ＝ａ＋〜ｂ＋〜ｆ であるので、結局、 ａ−（ｂ＋ｆ）＝ａ＋〜ｂ＋〜ｆ となる。すなわち、図１（ｂ）に示すように、入力デー
タの整数部ｂとフラグｆとをインバータ１１Ａ，１１Ｂ
でそれぞれ反転させて対にして出力する四捨五入設定回
路１１を設け、該インバータ１１Ａの出力を加算器１２
の入力に、インバータ１１Ｂの出力をキャリーにそれぞ
れ入力すればよく、従来例（図１１）よりも簡単な回路
になる。

【００２４】四捨五入結果を図２に示すような形にした
い場合は、図１（ｃ）に示すが如く多入力ＮＯＲゲート
２１Ａ、２入力ＮＡＮＤゲート２１Ｂ、及びＡＮＤゲー
ト２１Ｃから成る四捨五入設定回路２１を設ける。図中
ノードＡは入力データの符号ビットに接続され、入力端
Ｂからは入力データの小数第２位以下のビットが並列に
入力される。さらに、入力端Ｃからは入力データの小数
第１位のビットが入力され、入力端Ｄからは入力データ
の整数部が入力されるようになっている。

【００２５】ここで、コンピュータ中の２進数では、負
の数を２の補数で表し、正の数との区別をつける場合
は、先頭の１ビット（符号ビット）が“０”の場合に
正、“１”の場合に負と決められている。従って、入力
が正の数の場合はノードＡに“０”が入力されるから、
ＮＡＮＤゲート２１Ｂは入力端Ｂからの入力に拘らず
“１”を出力し、ＡＮＤゲート２１Ｃは入力端Ｃからの
入力をそのまま出力する。従って入力の１の位に小数第
１位のビットが加えられてから小数部が切り捨てられ、
図２の正側に示すような四捨五入が行われる。

【００２６】入力が負の数の場合は、Ａに“１”が入力
されるから、Ｂからの入力が全て“０”のとき且つその
ときのみＮＡＮＤゲート２１Ｂは“０”を出力する。入
力の小数部が１／２未満のときはＣの入力（従ってＡＮ
Ｄゲート２１Ｃの入力）は“０”であるから小数部はそ
のまま切り捨てられる。小数部が丁度１／２の時はＣの
入力は“１”であるが前述の通りＮＡＮＤゲート２１Ｂ
の出力が“０”であるからＡＮＤゲート２１Ｃは“０”
を出力し、小数部はそのまま切り捨てられる。小数部が
１／２より大きいときは、Ｂのいずれかの入力が“１”
であるからＮＡＮＤゲート２１Ｃは“１”を出力し、Ｃ
も“１”であるからＡＮＤゲート２１Ｃは“１”を出力
し、整数部に“１”が加えられる。よって、図２の負側
のような四捨五入が行われる。

【００２７】次に、上述した図１（ｃ）に示す四捨五入
演算回路を画像処理装置に使用した場合の実施例を説明
する。

【００２８】図３は、本発明の他の実施例に係る画像処
理装置の動き補償回路を示すブロック図である。

【００２９】ここで、動き補償（Ｍｏｔｉｏｎ Ｃｏｍ
ｐｅｎｓａｔｉｏｎ）とは、予測符号化の一種であり、
現画面の画素値そのものではなく現画面の各領域（８画
素×８画素からなるブロック）に対する前画面または後
画面（これらを総称して参照画面という）への動きに関
する情報（動きベクトル）と、参照画面の対応する領域
との画素値の差分を符号化する手法である。そして、デ
コーダ側では参照画面から動きベクトルで指定された部
分を切り出してこれに画素値の差分を加えて画像を再構
成する。

【００３０】動きベクトルは、１／２画素単位であるか
ら、例えば動きベクトルのＸ成分のみが１／２の奇数倍
の時は横方向に隣接する２つの画素値の算術平均を採
り、ｙ成分のみが１／２の奇数倍のときは上下方向に隣
接する２つの画素値の算術平均を採る。両方の成分が１
／２の奇数倍のときは上下方向に隣接する４つの画素値
の算術平均を採る（この操作を補間という）。割り算を
行うと小数部分が発生するが、この小数部分の丸め方は
例えば図２に示す四捨五入である。

【００３１】図３において、この動き補償回路は、ＩＤ
ＣＴ（逆離散コサイン変換）によって復元された画素値
の差分を蓄積するバッファ３１と、参照画面の画素値と
前記画素値の差分を加えて現画面の画素値を再現する加
算回路３２と、前画面及び後画面の動きベクトルでそれ
ぞれ指定された範囲を記憶する前画面参照バッファ３３
及び後画面参照ハッファ３５と、前画面と後画面の補間
をそれぞれ行う補間回路３４，３６と、以上の各回路を
制御する全体制御回路３７とを備えている。なお、この
全体制御回路３７では、ＩＤＣＴバッファ３１、前画面
参照バッファ３３及び後画面参照ハッファ３５のアドレ
スも生成する。そして、加算回路３２、補間回路３４，
３６がメモリバス３８に接続されている。

【００３２】図４に補間回路３４，３６の構成例を示
す。

【００３３】同図において、メモリバス３８または画面
参照バッファ３３，３５より９個のデータ（８ビットの
画素値）がフリップフロップ４１〜４３に順次読み込ま
れ、フリップフロップ４２，４３とにより隣接するデー
タどうしが保持され加算器４５で加えられる。加算器４
５の出力側には図１（ｃ）に示すような四捨五入設定回
路２１が接続されており、補間結果の整数部と１ビット
の四捨五入関係情報とを対にして出力する。但し、横
（ｘ）方向の補間の場合は、加算器４５の出力９ビット
は四捨五入設定回路２１を素通りして、そのまま画面参
照バッファ３３または３５に出力される。図５に補間回
路３４または３６から画面参照バッファ３３または３５
への出力となる補間結果のビット構成を示す。

【００３４】図６は加算回路３２の構成例を示す図であ
る。

【００３５】同図において、この加算回路３２は、２段
の加算器５１，５２から成り、１段目の加算器５１は、
ＩＤＣＴバッファ３１からの入力と前画面の画素値を加
え、２段目の加算器５２は一段目の加算器５１の加算結
果と後画面の画素値を加える。

【００３６】以上のように構成される動き補償回路の動
作を処理が最も複雑な場合（前画面参照と後画面参照と
が行われ、かつ各々の動きベクトルのｘ，ｙ成分が１／
２の奇数倍で縦方向と横方向の補間が必要な場合）につ
いて説明する。なお、１ブロックの大きさは８画素×８
画素であるが、ｘ，ｙ両方向の補間を行うために参照画
面からは９画素×９画素の領域を読み込む。

【００３７】補間回路３４，３６により、参照画面の読
み込みと同時に横（ｘ）方向の補間が行われる。８ビッ
トの画素値を２つずつ加え（この時、割り算はまだ行わ
ない）、その結果の９ビットの整数を画面参照バッファ
３３または３５に書き込む（従って画面参照バッファ３
３，３５は９ビットのデータを９×８個記憶出来れば良
い。）。補間回路３４，３６は前画面と後画面について
それぞれこの操作を同時に行う。

【００３８】一方、縦（ｙ）方向の補間は画面参照バッ
ファ３４または３６からデータを読み込みながら行われ
る。縦方向に隣接する２つのデータを加算して４で割る
（この４で割る操作は小数点の移動だけであるから特別
な回路は要らない）。その結果、つまり補間結果は１０
ビットになり、上位８ビットが整数部、下位２ビットが
小数部である。この動き補償回路は、小数部を四捨五入
して画素値の差分を加えて現画面の画素値とするわけで
あるが、この部分に本発明の原理を用いる。

【００３９】すなわち、四捨五入された８ビットの値で
はなく、補間結果の整数部と１ビットの四捨五入関係情
報の対（９ビット）を画面参照バッファ３３または３５
に書き込む。そして、加算回路３２の１段目の加算器５
１には前画面の補間結果の整数部と前記画素値の差分が
入力されると同時にキャリーには１ビットの四捨五入関
係情報が入力され、四捨五入が行われる。２段目の加算
器５２でも同様にして四捨五入が行われ、その四捨五入
結果に画素値の差分を加えた値が、現画面の画素値とし
てメモリバス３８へ送出される。

【００４０】

【発明の効果】以上詳細に説明したように、第１〜第５
の発明では、従来のように加算器を用いて四捨五入を行
う代わりに、簡単な論理回路（四捨五入設定回路）を用
いて四捨五入関係情報を生成して、四捨五入されるべき
値の整数部と四捨五入関係情報を対にして演算器へ送
り、実際の四捨五入は四捨五入結果を用いる演算と同時
に行うので、前記従来の四捨五入用加算器が省略でき回
路面積が少なくて済む。更に、前記四捨五入設定回路を
変更するだけで、回路を大幅に変更しなくとも各種の四
捨五入に対応することが可能となる。

【００４１】第６の発明では、第１〜第５の発明におけ
る四捨五入の原理を画像処理装置に使用したので、参照
画面の補間結果の小数部の四捨五入が、より簡単な回路
構成で実行でき、設計上等の作業が簡単化する。

【図面の簡単な説明】

【図１】本発明を実施した四捨五入演算回路の回路図で
ある。

【図２】入力データに対する四捨五入結果の一例を示す
図である。

【図３】本発明の他の実施例に係る画像処理装置の動き
補償回路を示すブロック図である。

【図４】図３中の補間回路３４，３６の構成例を示す図
である。

【図５】補間結果のビット構成を示す図である。

【図６】図３中の加算回路３２の構成例を示す図であ
る。

【図７】従来の四捨五入回路の一例を示す図である。

【図８】図７の四捨五入回路の入力と出力との関係を示
す図である。

【図９】従来の四捨五入演算回路の構成例を示す図であ
る。

【図１０】従来の他の四捨五入演算回路の構成例を示す
図である。

【図１１】従来の他の四捨五入演算回路の構成例を示す
図である。

【符号の説明】

１，１１，２１ 四捨五入設定回路 ２，１２，２２，４５，５１，５２ 加算器 １０１，１１１，１１２，１２１，１２２ 加算器 ３２ 加算回路 ３４，３６ 補間回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】 第１入力データの整数部に“１”を加え
   るか否かを指示する四捨五入関係情報を少なくとも該第
   １入力データの小数部と符号ビットに基づいて生成する
   四捨五入関係情報生成部を有し、該四捨五入関係情報及
   び前記第１入力データの整数部を対にして出力する四捨
   五入設定回路と、 前記四捨五入設定回路の出力に基づいて前記第１入力デ
   ータの小数部を四捨五入し、その四捨五入結果と第２入
   力データとの演算を行う演算器と、を備えたことを特徴
   とする四捨五入演算回路。
2. 【請求項２】 第１入力データの整数部に“１”を加え
   るか否かを指示する四捨五入関係情報を生成する四捨五
   入関係情報生成部を有し、該四捨五入関係情報及び前記
   第１入力データの整数部を対にして出力する四捨五入設
   定回路と、 前記四捨五入関係情報及び第１入力データの整数部を対
   にして記憶するメモリと、 前記メモリ中の四捨五入関係情報及び第１入力データの
   整数部に基づいて前記第１入力データの小数部を四捨五
   入し、その四捨五入結果と第２入力データとの演算を行
   う演算器と、を備えたことをを特徴とする四捨五入演算
   回路。
3. 【請求項３】 前記演算器を加算器で構成し、前記四捨
   五入設定回路からの第１入力データの整数部は該加算器
   の入力へ供給すると共に、前記四捨五入関係情報は１ビ
   ットとして該加算器のキャリーへ供給するようにしたこ
   とを特徴とする請求項１または２記載の四捨五入演算回
   路。
4. 【請求項４】 前記演算器を加算器で構成し、前記四捨
   五入設定回路からの第１入力データの整数部と１ビット
   で構成された四捨五入関係情報とを反転して該加算器の
   入力及びキャリーへそれぞれ供給するようにしたことを
   特徴とする請求項１または２記載の四捨五入演算回路。
5. 【請求項５】 前記四捨五入設定回路は、前記第１入力
   データの整数部と前記四捨五入関係情報との和が四捨五
   入結果となるように該四捨五入関係情報を生成する構成
   にしたことを特徴とする請求項１〜４記載の四捨五入演
   算回路。
6. 【請求項６】 現画面に対する参照画面の画素値の補間
   を行う補間回路を有し、該補間回路の補間結果の小数部
   を四捨五入し、その四捨五入結果に対して、現画面から
   参照画面への動きに関する情報である動きベクトルによ
   って指定される参照画面の領域との画素値の差分を加え
   て現画面の画素値とする画像処理装置において、 前記補間結果の整数部に“１”を加えるか否かを指示す
   る四捨五入関係情報を少なくとも該補間結果の小数部に
   基づいて生成する四捨五入関係情報生成部を有し、該四
   捨五入関係情報及び前記補間結果の整数部を対にして出
   力する四捨五入設定回路と、 前記四捨五入設定回路の出力に基づいて前記補間結果の
   小数部を四捨五入し、その四捨五入結果と前記画素値の
   差分との演算を行う演算器と、を備えたことを特徴とす
   る画像処理装置。