JP2889244B2 - 画像処理装置 - Google Patents
画像処理装置Info
- Publication number
- JP2889244B2 JP2889244B2 JP63071545A JP7154588A JP2889244B2 JP 2889244 B2 JP2889244 B2 JP 2889244B2 JP 63071545 A JP63071545 A JP 63071545A JP 7154588 A JP7154588 A JP 7154588A JP 2889244 B2 JP2889244 B2 JP 2889244B2
- Authority
- JP
- Japan
- Prior art keywords
- image processing
- product
- sum operation
- absolute value
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Image Processing (AREA)
Description
【発明の詳細な説明】 [産業上の利用分野] 本発明は、工場の自動生産ラインや医用機器分野,研
究用機器分野などの分野で応用され、線形フィルタリン
グや非線形フィルタリング,2値化,階調補正など種々の
画像処理を高速に実行する画像処理装置に関するもので
ある。
究用機器分野などの分野で応用され、線形フィルタリン
グや非線形フィルタリング,2値化,階調補正など種々の
画像処理を高速に実行する画像処理装置に関するもので
ある。
[従来の技術] 従来より、工場の自動生産ラインや医用機器,研究用
機器などの分野おいて、線形フィルタリングや非線形フ
ィルタリング,2値化,階調補正と言った種の画像処理が
行われている。
機器などの分野おいて、線形フィルタリングや非線形フ
ィルタリング,2値化,階調補正と言った種の画像処理が
行われている。
これらの従来技術において、線形フィルタリングには
積和演算回路が用いられ、非線形フィルタリングはマイ
クロプロセッサ等によるソフトウェアで行われ、2値
化,階調補正といった画像処理はそれぞれ専用のハード
ウェアが使用されていた。
積和演算回路が用いられ、非線形フィルタリングはマイ
クロプロセッサ等によるソフトウェアで行われ、2値
化,階調補正といった画像処理はそれぞれ専用のハード
ウェアが使用されていた。
[発明が解決しようとする課題] しかしながら、上記従来の技術における画像処理装置
では、以下のような解決すべき課題があった。
では、以下のような解決すべき課題があった。
(1)積和演算を行う画像処理装置では、画像データに
対するフィルタリングの積和演算を高速に実行する機能
しか持たないことが多く、このため線形空間フィルタリ
ングでも2n以外の除算を必要とするものや、積和演算結
果の比較選択や中心画素データの加算や除算を必要とす
る非線形フィルタリングには使用することができず、ま
た、この種の画像処理装置は2値化や階調補正といった
処理にも適用できないものであり、汎用性に欠けてい
た。
対するフィルタリングの積和演算を高速に実行する機能
しか持たないことが多く、このため線形空間フィルタリ
ングでも2n以外の除算を必要とするものや、積和演算結
果の比較選択や中心画素データの加算や除算を必要とす
る非線形フィルタリングには使用することができず、ま
た、この種の画像処理装置は2値化や階調補正といった
処理にも適用できないものであり、汎用性に欠けてい
た。
(2)マイクロプロセッサ等のソフトウェアにより非線
形フィルタリングを行う画像処理装置にあっては、汎用
性や拡張性はあるが処理速度が遅く、画像処理の高速化
という要求に応えることができなかった。
形フィルタリングを行う画像処理装置にあっては、汎用
性や拡張性はあるが処理速度が遅く、画像処理の高速化
という要求に応えることができなかった。
本発明は、上記課題を解決するために創案されたもの
で、種々の画像処理を高速にしかもシステムを複雑にす
ることなく実行できるように、汎用性を向上させた画像
処理装置を提供することを目的とする。
で、種々の画像処理を高速にしかもシステムを複雑にす
ることなく実行できるように、汎用性を向上させた画像
処理装置を提供することを目的とする。
[課題を解決するための手段] 上記の目的を達成するための本発明の画像処理装置の
構成は、 画像情報に対して積和演算を行う複数の手段と、 上記複数の積和演算結果をそれぞれ絶対値化して比較
選択する手段と、 上記画像情報の中心画素データに上記比較選択結果を
加算する手段と、 上記画像情報の中心画素データに上記比較選択結果を
加算する手段の出力をアドレス入力として動作する内容
を書換え可能なルックアップテーブルとを備えたことを
特徴とする。
構成は、 画像情報に対して積和演算を行う複数の手段と、 上記複数の積和演算結果をそれぞれ絶対値化して比較
選択する手段と、 上記画像情報の中心画素データに上記比較選択結果を
加算する手段と、 上記画像情報の中心画素データに上記比較選択結果を
加算する手段の出力をアドレス入力として動作する内容
を書換え可能なルックアップテーブルとを備えたことを
特徴とする。
[作用] 本発明は、従来の画像処理用積和演算手段を複数設け
て並列処理によって高速で実行した後に、絶対値比較選
択手段と中心画素データの加算手段とこの加算手段の加
算結果をアドレス入力として動作する内容を書換え可能
なルックアップテーブルを加えて、このルックアップテ
ーブルの内容を種々に変えることにより、汎用的に様々
な線形,非線形の空間フィルタリングや2値化,階調補
正といった種々の画像処理を、ソフトウェアを主体とす
ることなく高速に実行する。
て並列処理によって高速で実行した後に、絶対値比較選
択手段と中心画素データの加算手段とこの加算手段の加
算結果をアドレス入力として動作する内容を書換え可能
なルックアップテーブルを加えて、このルックアップテ
ーブルの内容を種々に変えることにより、汎用的に様々
な線形,非線形の空間フィルタリングや2値化,階調補
正といった種々の画像処理を、ソフトウェアを主体とす
ることなく高速に実行する。
[実施例] 以下、本発明の実施例を図面に基づいて詳細に説明す
る。
る。
第1図は本発明の一実施例の全体構成を示すブロック
図である。本実施例の構成を説明する前に非線形フィル
タリングのおよび線形フィルタリング原理について説明
する。これらの空間フィルタリングは、画像に対して微
分,平滑化,エッジ強化,線要素強調等を行うためのも
のである。
図である。本実施例の構成を説明する前に非線形フィル
タリングのおよび線形フィルタリング原理について説明
する。これらの空間フィルタリングは、画像に対して微
分,平滑化,エッジ強化,線要素強調等を行うためのも
のである。
画像データを2次元配列で表し、X(ij)とする。ま
た非線形フィルタリングの荷重係数配列をW(n)(k,l)
(n=0,…s−1、k,l=O〜N−1、N×Nの大きさ
を持つ)とする。中心の画像の座標が(I,J)であるよ
うなN×Nの部分領域と荷重係数配列をW(n)(k,l)と
の積和演算結果Z(n)(I,J)は、N=2m+1であるとき
次式(1)で表される。
た非線形フィルタリングの荷重係数配列をW(n)(k,l)
(n=0,…s−1、k,l=O〜N−1、N×Nの大きさ
を持つ)とする。中心の画像の座標が(I,J)であるよ
うなN×Nの部分領域と荷重係数配列をW(n)(k,l)と
の積和演算結果Z(n)(I,J)は、N=2m+1であるとき
次式(1)で表される。
ここでいう非線形フィルタリングとはS個の荷重係数配
列W(n)(k,l)(n=0〜S−1)に対して、そのS個
の積和演算結果Z(n)(I,J)の絶対値が最大となる結果
Z(I,J)を選び、これに中心画素データを加えて、除
算を行うかあるいはそのままフィルタリング結果とする
処理である。すなわち、座標(I,J)に対する非線形フ
ィルタリングの結果F(I,J)は、除数をR(整数)と
するとき、 で得られる。ここで、Absolute Value Max[a1,a2,
a3,…an]とは引き数a1〜anの絶対値|a1|,|a2|,|a3|,
…,|an|の最大値が|am|(1≦m≦n)、すなわちMa
x[|a1|,…,|am|,…,|an|]=|am|…(3) であったとき、Absolute Value Max[a1,a2,a3,…,
an]=am…(4) をとる関数であるとする。また、ここでいう線形フィル
タリングとは、ただ一つの荷重係数を持ち、F(I,J)
=Z(o)(I,J)/R…(5) で与えられる。上記の2種類の空間フィルタリングを実
行するための装置の構成をS=4の場合を例にあげて説
明する。
列W(n)(k,l)(n=0〜S−1)に対して、そのS個
の積和演算結果Z(n)(I,J)の絶対値が最大となる結果
Z(I,J)を選び、これに中心画素データを加えて、除
算を行うかあるいはそのままフィルタリング結果とする
処理である。すなわち、座標(I,J)に対する非線形フ
ィルタリングの結果F(I,J)は、除数をR(整数)と
するとき、 で得られる。ここで、Absolute Value Max[a1,a2,
a3,…an]とは引き数a1〜anの絶対値|a1|,|a2|,|a3|,
…,|an|の最大値が|am|(1≦m≦n)、すなわちMa
x[|a1|,…,|am|,…,|an|]=|am|…(3) であったとき、Absolute Value Max[a1,a2,a3,…,
an]=am…(4) をとる関数であるとする。また、ここでいう線形フィル
タリングとは、ただ一つの荷重係数を持ち、F(I,J)
=Z(o)(I,J)/R…(5) で与えられる。上記の2種類の空間フィルタリングを実
行するための装置の構成をS=4の場合を例にあげて説
明する。
本実施例は、以下に述べる回路等を機能実現手段とし
て構成される。画像データ供給装置1は高速に積和演算
回路6〜9に画素データを供給する回路である。6〜9
のそれぞれは従来からある積和演算回路であり、画素デ
ータの中心画素(I,J)に対する積和演算Z(n)(I,J)す
なわち(1)式で表される演算を行う回路である。これ
ら積和演算回路6〜9は、各々専用の荷重係数記憶装置
2〜5を持っており、この荷重係数記憶装置2〜5から
各々の荷重係数配列W(o)(k,l),W(1)(k,l),W
(2)(k,l),W(3)(k,l)が順序よく供給される。これ
により一つの荷重係数配列に対する積和演算を実行する
方式とまったく同じ画素データ供給方式でかつ同じ実行
時間でそれぞれ異なった複数の積和演算が処理できる。
て構成される。画像データ供給装置1は高速に積和演算
回路6〜9に画素データを供給する回路である。6〜9
のそれぞれは従来からある積和演算回路であり、画素デ
ータの中心画素(I,J)に対する積和演算Z(n)(I,J)す
なわち(1)式で表される演算を行う回路である。これ
ら積和演算回路6〜9は、各々専用の荷重係数記憶装置
2〜5を持っており、この荷重係数記憶装置2〜5から
各々の荷重係数配列W(o)(k,l),W(1)(k,l),W
(2)(k,l),W(3)(k,l)が順序よく供給される。これ
により一つの荷重係数配列に対する積和演算を実行する
方式とまったく同じ画素データ供給方式でかつ同じ実行
時間でそれぞれ異なった複数の積和演算が処理できる。
10〜16は積和演算回路6〜9の出力の絶対値による比
較選択を行う回路で、LUT(ルックアップテーブル)に
よる方式など様々な実現法が考えられるが、ここでは組
合わせ回路による簡単に構成例を挙げて説明する。ま
ず、絶対値化回路10〜13はh+1ビットの2の補数ある
いは1の補数で表現されている積和演算回路6〜9の出
力を第2図に示す絶対値出力フォーマットに変換する回
路で、これは補数化回路を使うことにより簡単に構成で
きるものである。
較選択を行う回路で、LUT(ルックアップテーブル)に
よる方式など様々な実現法が考えられるが、ここでは組
合わせ回路による簡単に構成例を挙げて説明する。ま
ず、絶対値化回路10〜13はh+1ビットの2の補数ある
いは1の補数で表現されている積和演算回路6〜9の出
力を第2図に示す絶対値出力フォーマットに変換する回
路で、これは補数化回路を使うことにより簡単に構成で
きるものである。
14〜16は、この絶対値フォーマットに伴う2つのデー
タに対して、下位hビットの絶対値フィールドでの大小
比較を行い、大きい方のデータを符号ビットも含めて、
マルチプレクサでh+1ビット出力する比較選択回路
で、その例を第3図の比較選択回路の構成例に示す。24
は2つの入力A入力,B入力の下位hビットを大小比較す
る大小比較回路(マグニチュードコンパレータ)で、そ
のa>b出力はA入力の下位hビットがB入力のそれよ
り大きいとき1となる出力である。25はh+1ビット2
入力マルチプレクサでselect“A"が1のときA入力を出
力する回路となっている。第1図に戻り、以上のように
して積和演算回路6〜9の4つの積和演算結果Z(o)(I,
J)〜Z(3)(I,J)が比較選択され、比較選択回路16から
1つの結果が出力される。この出力はAbsolute Value M
ax Z(o)(I,J),…Z(3)(I,J)である。
タに対して、下位hビットの絶対値フィールドでの大小
比較を行い、大きい方のデータを符号ビットも含めて、
マルチプレクサでh+1ビット出力する比較選択回路
で、その例を第3図の比較選択回路の構成例に示す。24
は2つの入力A入力,B入力の下位hビットを大小比較す
る大小比較回路(マグニチュードコンパレータ)で、そ
のa>b出力はA入力の下位hビットがB入力のそれよ
り大きいとき1となる出力である。25はh+1ビット2
入力マルチプレクサでselect“A"が1のときA入力を出
力する回路となっている。第1図に戻り、以上のように
して積和演算回路6〜9の4つの積和演算結果Z(o)(I,
J)〜Z(3)(I,J)が比較選択され、比較選択回路16から
1つの結果が出力される。この出力はAbsolute Value M
ax Z(o)(I,J),…Z(3)(I,J)である。
17は画素データ供給装置1からの中心画素データを保
持し、上記一連の処理時間に合わせて入力された順序で
出力する中心画素バッファであり、シフトレジスタで構
成される。この中心画素バッファ17は、比較選択回路16
の出力に対応した中心画素X(I,J)を与えるためのも
のであり、積和演算回路6〜9,絶対値化回路10〜13,比
較選択回路14〜16で構成されるパイプライン段数と同じ
段数とする。この中心画素バッファ17の回路は、非線形
フィルタリング以外の処理を行う際は0を出力するよう
に設定できる構造を持つ。19は、上記比較選択回路16の
出力Z(I,J)とそれに対応する中心画素X(I,J)を加
算する中心画素データ加算回路であり、補数化回路18を
介して比較選択回路16の出力Z(I,J)のMSB(符号ビッ
ト)により、Z(I,J)とX(I,J)の加減算 X(I,J)+Absolute Value Max Z(o)(I,J)…Z
(3)(I,J)を出力する。この出力はマルチプレクサ20を
通してライタブルルックアップテーブル(WLUT)21のア
ドレス入力に送出される。
持し、上記一連の処理時間に合わせて入力された順序で
出力する中心画素バッファであり、シフトレジスタで構
成される。この中心画素バッファ17は、比較選択回路16
の出力に対応した中心画素X(I,J)を与えるためのも
のであり、積和演算回路6〜9,絶対値化回路10〜13,比
較選択回路14〜16で構成されるパイプライン段数と同じ
段数とする。この中心画素バッファ17の回路は、非線形
フィルタリング以外の処理を行う際は0を出力するよう
に設定できる構造を持つ。19は、上記比較選択回路16の
出力Z(I,J)とそれに対応する中心画素X(I,J)を加
算する中心画素データ加算回路であり、補数化回路18を
介して比較選択回路16の出力Z(I,J)のMSB(符号ビッ
ト)により、Z(I,J)とX(I,J)の加減算 X(I,J)+Absolute Value Max Z(o)(I,J)…Z
(3)(I,J)を出力する。この出力はマルチプレクサ20を
通してライタブルルックアップテーブル(WLUT)21のア
ドレス入力に送出される。
マルチプレクサ20は、本装置が休止しているときに本
装置外のメインCPU22からWLUT21に対し書き込みを行う
際、アドレス入力をメインCPU22側に切り換えるための
ものである。WLUT21はRAM(ランダムアクセスメモリ)
を有し、上記の切り換えにより、メインCPU22がデータ
転送を行うことによって、その記憶内容を自由に変更で
きる。上記のRAMはDビット2n+1ワード構成であり、D
はフレームメモリの1画素のビット幅である。WLUT21は
データ変換手段の例でありこのWLUT21に次のようなデー
タをメインCPU22から与えておけば除算の実行が可能で
ある。すなわち、アドレスE番地に対してE/R(Rは式
(3),(4)の除数)なるデータを書きこむことで
(3)式の非線形フィルタリングの結果が算出できる。
この結果は画素データ出力装置23からフレームメモリに
戻される。
装置外のメインCPU22からWLUT21に対し書き込みを行う
際、アドレス入力をメインCPU22側に切り換えるための
ものである。WLUT21はRAM(ランダムアクセスメモリ)
を有し、上記の切り換えにより、メインCPU22がデータ
転送を行うことによって、その記憶内容を自由に変更で
きる。上記のRAMはDビット2n+1ワード構成であり、D
はフレームメモリの1画素のビット幅である。WLUT21は
データ変換手段の例でありこのWLUT21に次のようなデー
タをメインCPU22から与えておけば除算の実行が可能で
ある。すなわち、アドレスE番地に対してE/R(Rは式
(3),(4)の除数)なるデータを書きこむことで
(3)式の非線形フィルタリングの結果が算出できる。
この結果は画素データ出力装置23からフレームメモリに
戻される。
上記のようにして、S=4の非線形フィルタリングが
可能であるが、線形フィルタリングに対してもまったく
同様な方式でかつ同じ処理速度で実行できる。すなわち
荷重係数記憶装置2〜5のうちの1つ荷重データ{W}
klを与える。例えば荷重係数記憶装置2のみに与えると
して、積和演算回路6以外の出力はすべて0とすると、
積和演算回路6の出力以外は0であるため積和演算回路
6の出力が選択され、回路が一つのみの場合と同様の機
能を持つことになる。ただしこのとき、中心画素バッフ
ァ17の回路の出力を0になるように設定を変える。ま
た、2値化や、階調変換といった処理を行う場合にも の荷重係数配列を荷重係数記憶装置2〜5に与えてWLUT
21の内容を書きかえることで通常のWUTとして使用で
き、線形フィルタリングも非線形フィルタリングと同じ
処理速度で実行できる。またWLUT21の内容を工夫するこ
とにより、非線形フィルタリングと2値化の同時処理や
その他特殊な処理が一度でできるようになる。絶対値化
回路10からマルチプレクサ20まで例えば5段のパイプラ
イン構成とするのが好適であり、積和演算回路6〜9の
性能を落とすことなく画像処理を行うことができる。
可能であるが、線形フィルタリングに対してもまったく
同様な方式でかつ同じ処理速度で実行できる。すなわち
荷重係数記憶装置2〜5のうちの1つ荷重データ{W}
klを与える。例えば荷重係数記憶装置2のみに与えると
して、積和演算回路6以外の出力はすべて0とすると、
積和演算回路6の出力以外は0であるため積和演算回路
6の出力が選択され、回路が一つのみの場合と同様の機
能を持つことになる。ただしこのとき、中心画素バッフ
ァ17の回路の出力を0になるように設定を変える。ま
た、2値化や、階調変換といった処理を行う場合にも の荷重係数配列を荷重係数記憶装置2〜5に与えてWLUT
21の内容を書きかえることで通常のWUTとして使用で
き、線形フィルタリングも非線形フィルタリングと同じ
処理速度で実行できる。またWLUT21の内容を工夫するこ
とにより、非線形フィルタリングと2値化の同時処理や
その他特殊な処理が一度でできるようになる。絶対値化
回路10からマルチプレクサ20まで例えば5段のパイプラ
イン構成とするのが好適であり、積和演算回路6〜9の
性能を落とすことなく画像処理を行うことができる。
なお、本発明の各機能手段は上記実施例に限定される
ものではなく、種々の均等な手段を用いて構成すること
ができ、本発明はその主旨に沿って種々に応用され、種
々に実施態様を取り得るものである。
ものではなく、種々の均等な手段を用いて構成すること
ができ、本発明はその主旨に沿って種々に応用され、種
々に実施態様を取り得るものである。
[発明の効果] 以上の説明で明らかなように、本発明の画像処理装置
によれば、従来の画像処理用積和演算手段を複数設けた
後に、絶対値比較選択手段と中心画素加算手段と除算,
データ変換用の書換え可能なルックアップテーブルを加
えることで、積和演算手段の持つ処理速度を落とすこと
なくかつシステム全体を複雑化することなく、画像処理
装置としての汎用性を高めることでがきる。また単に汎
用性を高めるだけでなく、例えば非線形フィルタリング
と2値化を一つのハードウェアで実行するという高機能
性も持たせることができる。さらにデータ変換手段や荷
重係数のデータを外部(メインCPUなど)からセットで
きる方式にしておけば、この装置を複数個直列又は並列
に用意することでさらに複雑なフィルタリングを高速に
実行でき、柔軟に構成を変えられる画像処理装置を提供
することが可能となる。
によれば、従来の画像処理用積和演算手段を複数設けた
後に、絶対値比較選択手段と中心画素加算手段と除算,
データ変換用の書換え可能なルックアップテーブルを加
えることで、積和演算手段の持つ処理速度を落とすこと
なくかつシステム全体を複雑化することなく、画像処理
装置としての汎用性を高めることでがきる。また単に汎
用性を高めるだけでなく、例えば非線形フィルタリング
と2値化を一つのハードウェアで実行するという高機能
性も持たせることができる。さらにデータ変換手段や荷
重係数のデータを外部(メインCPUなど)からセットで
きる方式にしておけば、この装置を複数個直列又は並列
に用意することでさらに複雑なフィルタリングを高速に
実行でき、柔軟に構成を変えられる画像処理装置を提供
することが可能となる。
第1図は本発明の一実施例を示すブロック図、第2図は
絶対値出力フォーマット例を示す図、第3図は比較選択
回路の構成例を示す図である。 6,7,8,9……積和演算回路、10,11,12,13……絶対値化回
路、14,15,16……比較選択回路、19……中心画素データ
加算回路、21……ライタブルルックアップテーブル。
絶対値出力フォーマット例を示す図、第3図は比較選択
回路の構成例を示す図である。 6,7,8,9……積和演算回路、10,11,12,13……絶対値化回
路、14,15,16……比較選択回路、19……中心画素データ
加算回路、21……ライタブルルックアップテーブル。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−268067(JP,A) 特開 昭62−221076(JP,A) 特開 昭62−165483(JP,A) 特開 昭61−48033(JP,A) 特開 昭61−26189(JP,A) (58)調査した分野(Int.Cl.6,DB名) G06T 1/00 - 1/20 G06T 5/00 - 5/50 G06F 17/00 - 17/18
Claims (1)
- 【請求項1】画像情報に対して積和演算を行う複数の手
段と、 上記積和演算の結果をそれぞれ絶対値化して比較選択す
る手段と、 上記画像情報の中心画素データに上記比較選択結果を加
算する手段と、 上記画像情報の中心画素データに上記比較選択結果を加
算する手段の出力をアドレス入力として動作する内容を
書換え可能なルックアップテーブルとを備えたことを特
徴とする画像処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63071545A JP2889244B2 (ja) | 1988-03-25 | 1988-03-25 | 画像処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63071545A JP2889244B2 (ja) | 1988-03-25 | 1988-03-25 | 画像処理装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10093213A Division JPH10247238A (ja) | 1998-04-06 | 1998-04-06 | 画像処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01244578A JPH01244578A (ja) | 1989-09-28 |
JP2889244B2 true JP2889244B2 (ja) | 1999-05-10 |
Family
ID=13463814
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63071545A Expired - Fee Related JP2889244B2 (ja) | 1988-03-25 | 1988-03-25 | 画像処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2889244B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0830577A (ja) * | 1994-07-15 | 1996-02-02 | Mitsubishi Electric Corp | Simdプロセッサ |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6126189A (ja) * | 1984-07-17 | 1986-02-05 | Nec Corp | エツジ抽出方法 |
JPS6148033A (ja) * | 1984-08-14 | 1986-03-08 | Fujitsu Ltd | テ−ブル演算用メモリアドレス制御回路 |
JP2590812B2 (ja) * | 1986-01-17 | 1997-03-12 | ソニー株式会社 | 輪郭補償回路 |
JPS62221076A (ja) * | 1986-03-20 | 1987-09-29 | Toshiba Eng Co Ltd | 画像処理装置 |
-
1988
- 1988-03-25 JP JP63071545A patent/JP2889244B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH01244578A (ja) | 1989-09-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2601960B2 (ja) | データ処理方法及びその装置 | |
US6223197B1 (en) | Constant multiplier, method and device for automatically providing constant multiplier and storage medium storing constant multiplier automatic providing program | |
JPH01124077A (ja) | 画素生成方法及びシステム | |
US6598061B1 (en) | System and method for performing modular multiplication | |
US5402533A (en) | Method and apparatus for approximating a signed value between two endpoint values in a three-dimensional image rendering device | |
JPH03105614A (ja) | マトリツクス演算回路 | |
JP2889244B2 (ja) | 画像処理装置 | |
US6938064B1 (en) | Method for computing fast Fourier transform and inverse fast Fourier transform | |
JP2737933B2 (ja) | 除算装置 | |
JPH10247238A (ja) | 画像処理装置 | |
JPH02273867A (ja) | 行列演算装置 | |
US20100030836A1 (en) | Adder, Synthesis Device Thereof, Synthesis Method, Synthesis Program, and Synthesis Program Storage Medium | |
JP2862388B2 (ja) | 超高速画像処理システムのフィルタリング処理方式 | |
JPH07192130A (ja) | 仮ラベル付け方法 | |
JP3277220B2 (ja) | 剰余乗算装置の演算方法 | |
JP3417172B2 (ja) | 演算回路 | |
US5948048A (en) | Systems, methods and program products for representing a binary word as two binary words having fewer binary ones | |
JPH0784758A (ja) | 演算処理装置 | |
JPS5831449A (ja) | 乗算器 | |
JPH05153402A (ja) | 離散コサイン変換器 | |
JPH0628153A (ja) | 低誤差計算処理装置 | |
JPH06214754A (ja) | 四捨五入演算回路及びこれを有する画像処理装置 | |
JPS62236029A (ja) | 乗算回路 | |
JPH0580978A (ja) | 演算処理回路 | |
US5550648A (en) | System for filling outlines by addition and subtraction according to start and end positions of the outlines |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |