JPH10247238A - 画像処理装置 - Google Patents
画像処理装置Info
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- JPH10247238A JPH10247238A JP10093213A JP9321398A JPH10247238A JP H10247238 A JPH10247238 A JP H10247238A JP 10093213 A JP10093213 A JP 10093213A JP 9321398 A JP9321398 A JP 9321398A JP H10247238 A JPH10247238 A JP H10247238A
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Abstract
(57)【要約】
【課題】 種々の画像処理を高速にしかもシステムを複
雑にすることなく実行できるように、汎用性を向上させ
た画像処理装置を提供する。 【解決手段】 従来の画像処理用の積和演算回路６〜９
を複数設けて処理を実行した後に、絶対値化回路１０〜
１３と、比較選択回路１４，１５と、中心画素データ加
算回路１９と、ライタブルルックアップテーブル２１を
加える。ルックアップテーブル２１は、積和演算回路６
〜９の演算に基づく演算結果、即ち加算回路１９の加算
結果Ｅをアドレス入力として動作するものであり、内容
を書き換え可能なものとする。このルックアップテーブ
ル２１の内容としてＥ／Ｒ（Ｒは除数）を書き込むこと
で、高速な画像処理を可能にする。また、その内容を書
き換えて、除算や２値化といった複数の演算を１度に行
うことで、さらに高速な画像処理を可能にする。
雑にすることなく実行できるように、汎用性を向上させ
た画像処理装置を提供する。 【解決手段】 従来の画像処理用の積和演算回路６〜９
を複数設けて処理を実行した後に、絶対値化回路１０〜
１３と、比較選択回路１４，１５と、中心画素データ加
算回路１９と、ライタブルルックアップテーブル２１を
加える。ルックアップテーブル２１は、積和演算回路６
〜９の演算に基づく演算結果、即ち加算回路１９の加算
結果Ｅをアドレス入力として動作するものであり、内容
を書き換え可能なものとする。このルックアップテーブ
ル２１の内容としてＥ／Ｒ（Ｒは除数）を書き込むこと
で、高速な画像処理を可能にする。また、その内容を書
き換えて、除算や２値化といった複数の演算を１度に行
うことで、さらに高速な画像処理を可能にする。
Description
【０００１】
【発明の属する技術分野】本発明は、工場の自動生産ラ
インや医用機器分野，研究用機器分野などの分野で応用
され、線形フィルタリングや非線形フィルタリング，２
値化，階調補正など種々の画像処理を高速に実行する画
像処理装置に関するものである。
インや医用機器分野，研究用機器分野などの分野で応用
され、線形フィルタリングや非線形フィルタリング，２
値化，階調補正など種々の画像処理を高速に実行する画
像処理装置に関するものである。
【０００２】
【従来の技術】従来より、工場の自動生産ラインや医用
機器，研究用機器などの分野において、線形フィルタリ
ングや非線形フィルタリング，２値化，階調補正と言っ
た種々の画像処理が行われている。
機器，研究用機器などの分野において、線形フィルタリ
ングや非線形フィルタリング，２値化，階調補正と言っ
た種々の画像処理が行われている。
【０００３】これらの従来技術において、線形フィルタ
リングには積和演算回路が用いられ、非線形フィルタリ
ングはマイクロプロセッサ等によるソフトウェアで行わ
れ、２値化，階調補正といった画像処理はそれぞれ専用
のハードウェアが使用されていた。
リングには積和演算回路が用いられ、非線形フィルタリ
ングはマイクロプロセッサ等によるソフトウェアで行わ
れ、２値化，階調補正といった画像処理はそれぞれ専用
のハードウェアが使用されていた。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の技術における画像処理装置では、以下のような問題
点があった。
来の技術における画像処理装置では、以下のような問題
点があった。
【０００５】（１）積和演算を行う画像処理装置では、
画像データに対するフィルタリングの積和演算を高速に
実行する機能しか持たないことが多く、このため線形空
間フィルタリングでも２n以外の除算を必要とするもの
や、積和演算結果の比較選択や中心画素データの加算や
除算を必要とする非線形フィルタリングには使用するこ
とができず、また、この種の画像処理装置は２値化や階
調補正といった処理にも適用できないものであり、汎用
性に欠けていた。
画像データに対するフィルタリングの積和演算を高速に
実行する機能しか持たないことが多く、このため線形空
間フィルタリングでも２n以外の除算を必要とするもの
や、積和演算結果の比較選択や中心画素データの加算や
除算を必要とする非線形フィルタリングには使用するこ
とができず、また、この種の画像処理装置は２値化や階
調補正といった処理にも適用できないものであり、汎用
性に欠けていた。
【０００６】（２）マイクロプロセッサ等のソフトウェ
アにより非線形フィルタリングを行う画像処理装置にあ
っては、汎用性や拡張性はあるが処理速度が遅く、画像
処理の高速化という要求に応えることができなかった。
アにより非線形フィルタリングを行う画像処理装置にあ
っては、汎用性や拡張性はあるが処理速度が遅く、画像
処理の高速化という要求に応えることができなかった。
【０００７】本発明は、上記問題点を解決するためにな
されたもので、種々の画像処理を高速にしかもシステム
を複雑にすることなく実行できるように、汎用性を向上
させた画像処理装置を提供することを課題とする。
されたもので、種々の画像処理を高速にしかもシステム
を複雑にすることなく実行できるように、汎用性を向上
させた画像処理装置を提供することを課題とする。
【０００８】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明による画像処理装置は、画像情報に対して
積和演算を行う少なくとも１つの手段と、該積和演算に
基づく演算結果をアドレス入力として動作する内容を書
き換え可能なルックアップテーブルとを備えた画像処理
装置において、被除数Ｅを前記ルックアップテーブルの
アドレス入力とし、前記被除数であるアドレスＥにＲを
固定の除数としてＥ／Ｒを書き込むことにより除算を行
うことを特徴とする。
めに、本発明による画像処理装置は、画像情報に対して
積和演算を行う少なくとも１つの手段と、該積和演算に
基づく演算結果をアドレス入力として動作する内容を書
き換え可能なルックアップテーブルとを備えた画像処理
装置において、被除数Ｅを前記ルックアップテーブルの
アドレス入力とし、前記被除数であるアドレスＥにＲを
固定の除数としてＥ／Ｒを書き込むことにより除算を行
うことを特徴とする。
【０００９】また、画像情報に対して積和演算を行う少
なくとも１つの手段と、該積和演算に基づく演算結果を
アドレス入力として動作する内容を書き換え可能なルッ
クアップテーブルとを備えた画像処理装置において、前
記ルックアップテーブルの内容を書き換えて、除算や２
値化といった複数の演算を１度に行うことを特徴とす
る。
なくとも１つの手段と、該積和演算に基づく演算結果を
アドレス入力として動作する内容を書き換え可能なルッ
クアップテーブルとを備えた画像処理装置において、前
記ルックアップテーブルの内容を書き換えて、除算や２
値化といった複数の演算を１度に行うことを特徴とす
る。
【００１０】本発明では、従来の画像処理用の積和演算
手段を少なくとも１つ設けた後に、この積和演算手段の
演算に基づく演算結果Ｅをアドレス入力として動作する
内容の書き換え可能なルックアップテーブルを加えて、
このルックアップテーブルの内容としてＥ／Ｒ（Ｒは除
数）を書き込むことにより、除算を高速に行い、種々の
画像処理を、ソフトウェアを主体とすることなく高速に
実行できるようにする。また、ルックアップテーブルの
内容を書き換えて、除算や２値化といった複数の演算を
１度に行うことにより、種々の画像処理をさらに高速に
実行できるようにする。
手段を少なくとも１つ設けた後に、この積和演算手段の
演算に基づく演算結果Ｅをアドレス入力として動作する
内容の書き換え可能なルックアップテーブルを加えて、
このルックアップテーブルの内容としてＥ／Ｒ（Ｒは除
数）を書き込むことにより、除算を高速に行い、種々の
画像処理を、ソフトウェアを主体とすることなく高速に
実行できるようにする。また、ルックアップテーブルの
内容を書き換えて、除算や２値化といった複数の演算を
１度に行うことにより、種々の画像処理をさらに高速に
実行できるようにする。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１２】図１は本発明の一実施形態例の全体構成を
示すブロック図である。本実施形態例の構成を説明する
前に非線形フィルタリングのおよび線形フィルタリング
原理について説明する。これらの空間フィルタリング
は、画像に対し微分，平滑化，エッジ強化，線要素強調
等を行うためのものである。
示すブロック図である。本実施形態例の構成を説明する
前に非線形フィルタリングのおよび線形フィルタリング
原理について説明する。これらの空間フィルタリング
は、画像に対し微分，平滑化，エッジ強化，線要素強調
等を行うためのものである。
【００１３】画像データを２次元配列で表し、Ｘ（ｉ
ｊ）とする。また非線形フィルタリングの荷重係数配列
をＷ(n)（ｋ，ｌ）（ｎ＝０，…ｓ−１、ｋ，ｌ＝０〜
Ｎ−１、Ｎ×Ｎの大きさを持つ）とする。中心の画像の
座標が（Ｉ，Ｊ）であるようなＮ×Ｎの部分領域と荷重
係数配列Ｗ(n)（ｋ，ｌ）との積和演算結果Ｚ(n)（Ｉ，
Ｊ）は、Ｎ＝２ｍ＋１であるとき次式（１）で表され
る。
ｊ）とする。また非線形フィルタリングの荷重係数配列
をＷ(n)（ｋ，ｌ）（ｎ＝０，…ｓ−１、ｋ，ｌ＝０〜
Ｎ−１、Ｎ×Ｎの大きさを持つ）とする。中心の画像の
座標が（Ｉ，Ｊ）であるようなＮ×Ｎの部分領域と荷重
係数配列Ｗ(n)（ｋ，ｌ）との積和演算結果Ｚ(n)（Ｉ，
Ｊ）は、Ｎ＝２ｍ＋１であるとき次式（１）で表され
る。
【００１４】 Ｚ(n)（Ｉ，Ｊ）＝Σk=-m mΣl=-m mＷ(n)（ｋ＋ｍ，ｌ＋ｍ）＊Ｘ（Ｉ＋ｋ，Ｊ ＋ｌ）…（１） ここでいう非線形フィルタリングとはＳ個の荷重係数配
列Ｗ(n)（ｋ，ｌ）（ｎ＝０〜Ｓ−１）に対して、その
Ｓ個の積和演算結果Ｚ(n)（Ｉ，Ｊ）の絶対値が最大と
なる結果Ｚ（Ｉ，Ｊ）を選び、これに中心画素データを
加えて、除算を行うかあるいはそのままでフィルタリン
グ結果とする処理である。すなわち、座標（Ｉ，Ｊ）に
対する非線形フィルタリングの結果Ｆ（Ｉ，Ｊ）は、除
数をＲ（整数）とするとき、 Ｆ（Ｉ，Ｊ）＝（Ａｂｓｏｌｕｔｅ Ｖａｌｕｅ Ｍａｘ［Ｚ(0)（Ｉ，Ｊ） ，Ｚ(1)（ｉ，ｊ），Ｚ(2)（ｉ，ｊ），…，Ｚ(S-1)（Ｉ，Ｊ）］＋Ｘ（Ｉ，Ｊ ））／Ｒ …（２） で得られる。ここで、Ａｂｓｏｌｕｔｅ Ｖａｌｕｅ
Ｍａｘ［ａ1，ａ2，ａ3，…ａnは最大値が│ａm│（1≦
ｍ≦ｎ）、すなわち Ｍａｘ［│ａ1│，…，│ａm│，…,│ａn│］＝│ａm│ …（３） であったとき、 Ａｂｓｏｌｕｔｅ Ｖａｌｕｅ Ｍａｘ［ａ1，ａ2，ａ3，…,ａn］＝ａm …（４） をとる関数であるとする。また、ここでいう線形フィル
タリングとは、ただ一つの荷重係数を持ち、 Ｆ（Ｉ，Ｊ）＝Ｚ(0)（Ｉ，Ｊ）／Ｒ…（５） で与えられる。上記の２種類の空間フィルタリングを実
行するための装置の構成をＳ＝４の場合を例にあげて説
明する。
列Ｗ(n)（ｋ，ｌ）（ｎ＝０〜Ｓ−１）に対して、その
Ｓ個の積和演算結果Ｚ(n)（Ｉ，Ｊ）の絶対値が最大と
なる結果Ｚ（Ｉ，Ｊ）を選び、これに中心画素データを
加えて、除算を行うかあるいはそのままでフィルタリン
グ結果とする処理である。すなわち、座標（Ｉ，Ｊ）に
対する非線形フィルタリングの結果Ｆ（Ｉ，Ｊ）は、除
数をＲ（整数）とするとき、 Ｆ（Ｉ，Ｊ）＝（Ａｂｓｏｌｕｔｅ Ｖａｌｕｅ Ｍａｘ［Ｚ(0)（Ｉ，Ｊ） ，Ｚ(1)（ｉ，ｊ），Ｚ(2)（ｉ，ｊ），…，Ｚ(S-1)（Ｉ，Ｊ）］＋Ｘ（Ｉ，Ｊ ））／Ｒ …（２） で得られる。ここで、Ａｂｓｏｌｕｔｅ Ｖａｌｕｅ
Ｍａｘ［ａ1，ａ2，ａ3，…ａnは最大値が│ａm│（1≦
ｍ≦ｎ）、すなわち Ｍａｘ［│ａ1│，…，│ａm│，…,│ａn│］＝│ａm│ …（３） であったとき、 Ａｂｓｏｌｕｔｅ Ｖａｌｕｅ Ｍａｘ［ａ1，ａ2，ａ3，…,ａn］＝ａm …（４） をとる関数であるとする。また、ここでいう線形フィル
タリングとは、ただ一つの荷重係数を持ち、 Ｆ（Ｉ，Ｊ）＝Ｚ(0)（Ｉ，Ｊ）／Ｒ…（５） で与えられる。上記の２種類の空間フィルタリングを実
行するための装置の構成をＳ＝４の場合を例にあげて説
明する。
【００１５】本実施形態例は、以下に述べる回路等を機
能実現手段として構成される。画像データ供給装置１は
高速に積和演算回路６〜９に画素データを供給する回路
である。６〜９のそれぞれは従来からある積和演算回路
であり、画素データの中心画素（Ｉ，Ｊ）に対する積和
演算Ｚ(n)（Ｉ，Ｊ）すなわち（１）式で表される演算
を行う回路である。これら積和演算回路６〜９は、各々
専用の荷重係数記憶装置２〜５を持っており、この荷重
係数記憶装置２〜５から各々の荷重係数配列Ｗ
(0)（ｋ，ｌ），Ｗ(1)（ｋ，ｌ），Ｗ(2)（ｋ，ｌ），
Ｗ(3)（ｋ，ｌ）が順序よく供給される。これにより一
つの荷重係数配列に対する積和演算を実行する方式とま
ったく同じ画素データ供給方式でかつ同じ実行時間でそ
れぞれ異なった複数の積和演算が処理できる。 １０〜
１６は積和演算回路６〜９の出力の絶対値による比較選
択を行う回路で、ＬＵＴ（ルックアップテーブル）によ
る方式など様々な実現法が考えられるが、ここでは組合
わせ回路による簡単な構成例を挙げて説明する。
能実現手段として構成される。画像データ供給装置１は
高速に積和演算回路６〜９に画素データを供給する回路
である。６〜９のそれぞれは従来からある積和演算回路
であり、画素データの中心画素（Ｉ，Ｊ）に対する積和
演算Ｚ(n)（Ｉ，Ｊ）すなわち（１）式で表される演算
を行う回路である。これら積和演算回路６〜９は、各々
専用の荷重係数記憶装置２〜５を持っており、この荷重
係数記憶装置２〜５から各々の荷重係数配列Ｗ
(0)（ｋ，ｌ），Ｗ(1)（ｋ，ｌ），Ｗ(2)（ｋ，ｌ），
Ｗ(3)（ｋ，ｌ）が順序よく供給される。これにより一
つの荷重係数配列に対する積和演算を実行する方式とま
ったく同じ画素データ供給方式でかつ同じ実行時間でそ
れぞれ異なった複数の積和演算が処理できる。 １０〜
１６は積和演算回路６〜９の出力の絶対値による比較選
択を行う回路で、ＬＵＴ（ルックアップテーブル）によ
る方式など様々な実現法が考えられるが、ここでは組合
わせ回路による簡単な構成例を挙げて説明する。
【００１６】まず、絶対値化回路１０〜１３は、ｈ＋１
ビットの２の補数あるいは１の補数で表現されている積
和演算回路６〜９の出力を図２に示す絶対値出力フォー
マットに変換する回路で、これは補数化回路を使うこと
により簡単に構成できるものである。
ビットの２の補数あるいは１の補数で表現されている積
和演算回路６〜９の出力を図２に示す絶対値出力フォー
マットに変換する回路で、これは補数化回路を使うこと
により簡単に構成できるものである。
【００１７】１４〜１６は、この絶対値フォーマットに
伴う２つのデータに対して、下位ｈビットの絶対値フィ
ールドでの大小比較を行い、大きい方のデータを符号ビ
ットも含めて、マルチプレクサでｈ＋１ビット出力する
比較選択回路で、その例を図３の比較選択回路の構成例
に示す。
伴う２つのデータに対して、下位ｈビットの絶対値フィ
ールドでの大小比較を行い、大きい方のデータを符号ビ
ットも含めて、マルチプレクサでｈ＋１ビット出力する
比較選択回路で、その例を図３の比較選択回路の構成例
に示す。
【００１８】図３において、２４は、２つの入力Ａ入
力，Ｂ入力の下位ｈビットを大小比較する大小比較回路
（マグニチュードコンパレータ）で、そのａ＞ｂ出力は
Ａ入力の下位ｈビットがＢ入力のそれより大きいとき１
となる出力である。２５はｈ＋１ビット２入力マルチプ
レクサでｓｅｌｅｃｔ”Ａ”が１のときＡ入力を出力す
る回路となっている。図１に戻り、以上のようにして積
和演算回路６〜９の４つの積和演算結果Ｚ(0)（Ｉ，
Ｊ）〜Ｚ(3)（Ｉ，Ｊ）が比較選択され、比較選択回路１
６からは１つの結果が出力される。この出力はＡｂｓｏ
ｌｕｔｅ Ｖａｌｕｅ Ｍａｘ Ｚ(0)（Ｉ，Ｊ），…
Ｚ(3)（Ｉ，Ｊ）である。
力，Ｂ入力の下位ｈビットを大小比較する大小比較回路
（マグニチュードコンパレータ）で、そのａ＞ｂ出力は
Ａ入力の下位ｈビットがＢ入力のそれより大きいとき１
となる出力である。２５はｈ＋１ビット２入力マルチプ
レクサでｓｅｌｅｃｔ”Ａ”が１のときＡ入力を出力す
る回路となっている。図１に戻り、以上のようにして積
和演算回路６〜９の４つの積和演算結果Ｚ(0)（Ｉ，
Ｊ）〜Ｚ(3)（Ｉ，Ｊ）が比較選択され、比較選択回路１
６からは１つの結果が出力される。この出力はＡｂｓｏ
ｌｕｔｅ Ｖａｌｕｅ Ｍａｘ Ｚ(0)（Ｉ，Ｊ），…
Ｚ(3)（Ｉ，Ｊ）である。
【００１９】１７は、画素データ供給装置１からの中心
画素データを保持し、上記一連の処理時間に合わせて入
力された順序で出力する中心画素バッファであり、シフ
トレジスタで構成される。この中心画素バッファ１７
は、比較選択回路１６の出力に対応した中心画素Ｘ
（Ｉ，Ｊ）を与えるためのものであり、積和演算回路６
〜９，絶対値化回路１０〜１３，比較選択回路１４〜１
６で構成されるパイプライン段数と同じ段数とする。こ
の１７の回路非線形フィルタリング以外の処理を行う際
は０を出力するように設定できる構造を持つ。
画素データを保持し、上記一連の処理時間に合わせて入
力された順序で出力する中心画素バッファであり、シフ
トレジスタで構成される。この中心画素バッファ１７
は、比較選択回路１６の出力に対応した中心画素Ｘ
（Ｉ，Ｊ）を与えるためのものであり、積和演算回路６
〜９，絶対値化回路１０〜１３，比較選択回路１４〜１
６で構成されるパイプライン段数と同じ段数とする。こ
の１７の回路非線形フィルタリング以外の処理を行う際
は０を出力するように設定できる構造を持つ。
【００２０】１９は、上記比較選択回路１６の出力Ｚ
（Ｉ，Ｊ）とそれに対応する中心画素Ｘ（Ｉ，Ｊ）を加
算する中心画素データ加算回路であり、補数化回路１８
を介して比較選択回路１６の出力Ｚ（Ｉ，Ｊ）のＭＳＢ
（符号ビット）により、Ｚ（Ｉ，Ｊ）とＸ（Ｉ，Ｊ）の
加減算 Ｘ（Ｉ，Ｊ）＋Ａｂｓｏｌｕｔｅ Ｖａｌｕｅ Ｍａｘ
Ｚ(0)（Ｉ，Ｊ）…Ｚ(3)（Ｉ，Ｊ） を出力する。この出力はマルチプレクサ２０を通してラ
イタブルルックアップテーブル（ＷＬＵＴ）２１のアド
レス入力に送出される。
（Ｉ，Ｊ）とそれに対応する中心画素Ｘ（Ｉ，Ｊ）を加
算する中心画素データ加算回路であり、補数化回路１８
を介して比較選択回路１６の出力Ｚ（Ｉ，Ｊ）のＭＳＢ
（符号ビット）により、Ｚ（Ｉ，Ｊ）とＸ（Ｉ，Ｊ）の
加減算 Ｘ（Ｉ，Ｊ）＋Ａｂｓｏｌｕｔｅ Ｖａｌｕｅ Ｍａｘ
Ｚ(0)（Ｉ，Ｊ）…Ｚ(3)（Ｉ，Ｊ） を出力する。この出力はマルチプレクサ２０を通してラ
イタブルルックアップテーブル（ＷＬＵＴ）２１のアド
レス入力に送出される。
【００２１】マルチプレクサ２０は、本装置が休止して
いるときに本装置外のメインＣＰＵ２２からＷＬＵＴ２
１に対し書き込みを行う際、アドレス入力をメインＣＰ
Ｕ２２側に切り換えるためのものでる。
いるときに本装置外のメインＣＰＵ２２からＷＬＵＴ２
１に対し書き込みを行う際、アドレス入力をメインＣＰ
Ｕ２２側に切り換えるためのものでる。
【００２２】ＷＬＵＴ２１は、ＲＡＭ（ランダムアクセ
スメモリ）を有し、上記の切り換えにより、メインＣＰ
Ｕ２２がデータ転送を行うことによって、その記憶内容
を自由に変更できる。上記のＲＡＭはＤビット２h+1ワ
ード構成であり、Ｄはフレームメモリの１画素のビット
幅である。ＷＬＵＴ２１はデータ変換手段の例であり、
このＷＬＵＴ２１に次のようなデータをメインＣＰＵ２
２から与えておけば除算の実行が可能である。すなわ
ち、アドレスＥ番地に対してＥ／Ｒ（Ｒは式（３），
（４）の除数）なるデータを書きこむことで（３）式の
非線形フィルタリングの結果が算出できる。この結果は
画素データ出力装置２３からフレームメモリに戻され
る。
スメモリ）を有し、上記の切り換えにより、メインＣＰ
Ｕ２２がデータ転送を行うことによって、その記憶内容
を自由に変更できる。上記のＲＡＭはＤビット２h+1ワ
ード構成であり、Ｄはフレームメモリの１画素のビット
幅である。ＷＬＵＴ２１はデータ変換手段の例であり、
このＷＬＵＴ２１に次のようなデータをメインＣＰＵ２
２から与えておけば除算の実行が可能である。すなわ
ち、アドレスＥ番地に対してＥ／Ｒ（Ｒは式（３），
（４）の除数）なるデータを書きこむことで（３）式の
非線形フィルタリングの結果が算出できる。この結果は
画素データ出力装置２３からフレームメモリに戻され
る。
【００２３】このような非線形フィルタリングを実現す
るために、除算や２値化を行う図１のＷＬＵＴ２１とは
異なる別のデータ変換手段２１′の具体的な構成を図４
に示す。
るために、除算や２値化を行う図１のＷＬＵＴ２１とは
異なる別のデータ変換手段２１′の具体的な構成を図４
に示す。
【００２４】図４において、２１１は除数Ｒを保持する
除数レジスタである。ここでは、除数をｙビットの数字
とする。２１２は、図１のマルチプレクサ２０から供給
される画像データを除算するＬＵＴ（ルックアップテー
ブル）用のメモリであり、通常ＲＯＭで構成されるが、
ＲＡＭで構成してもよい。このＬＵＴ用メモリ２１２の
データには、｛Ｅ，Ｒ｝というｈ＋１＋ｙビットアドレ
スにＥをＲで割った商（Ｅ／Ｒ）を書き込んでおく。２
１３は、２値化の閾値を保持する閾値レジスタで、２１
４は大小比較回路（マグニチュードコンパレータ）であ
る。大小比較回路２１４は、ＬＵＴ用メモリ２１２から
のＬＵＴの出力と閾値レジスタ２１３の出力を大小比較
し、そのＬＵＴの出力が大あるいはイコールのとき１を
出力する。この出力信号をマルチプレクサ２１５のセレ
クタ入力に入力する。マルチプレクサ２１５は、セレク
タ入力Ｓに１を受けたとき、Ｄビット幅の最大値（すべ
てのビットが１）を出力し、０を受けたとき、０を出力
する。２１６は、制御レジスタ２１７からセレクタ入力
Ｓに入力されるコントロール信号２１８に従い、濃淡画
像データとその２値化データ出力とを切り換えるマルチ
プレクサである。除数レジスタ２１１、閾値レジスタ２
１３、および制御レジスタ２１７には、図１のメインＣ
ＰＵ２２により、メインＣＰＵバス２１９を通してデー
タが書き込まれる。
除数レジスタである。ここでは、除数をｙビットの数字
とする。２１２は、図１のマルチプレクサ２０から供給
される画像データを除算するＬＵＴ（ルックアップテー
ブル）用のメモリであり、通常ＲＯＭで構成されるが、
ＲＡＭで構成してもよい。このＬＵＴ用メモリ２１２の
データには、｛Ｅ，Ｒ｝というｈ＋１＋ｙビットアドレ
スにＥをＲで割った商（Ｅ／Ｒ）を書き込んでおく。２
１３は、２値化の閾値を保持する閾値レジスタで、２１
４は大小比較回路（マグニチュードコンパレータ）であ
る。大小比較回路２１４は、ＬＵＴ用メモリ２１２から
のＬＵＴの出力と閾値レジスタ２１３の出力を大小比較
し、そのＬＵＴの出力が大あるいはイコールのとき１を
出力する。この出力信号をマルチプレクサ２１５のセレ
クタ入力に入力する。マルチプレクサ２１５は、セレク
タ入力Ｓに１を受けたとき、Ｄビット幅の最大値（すべ
てのビットが１）を出力し、０を受けたとき、０を出力
する。２１６は、制御レジスタ２１７からセレクタ入力
Ｓに入力されるコントロール信号２１８に従い、濃淡画
像データとその２値化データ出力とを切り換えるマルチ
プレクサである。除数レジスタ２１１、閾値レジスタ２
１３、および制御レジスタ２１７には、図１のメインＣ
ＰＵ２２により、メインＣＰＵバス２１９を通してデー
タが書き込まれる。
【００２５】上記のようにして、Ｓ＝４の非線形フィル
タリングが可能であるが、線形フィルタリングに対して
もまったく同様な方式でかつ同じ処理速度で実行でき
る。すなわち荷重係数記憶装置２〜５のうちの１つに荷
重データ｛Ｗ｝ｋｌを与える。例えば荷重係数記憶装置
２のみに与えるとして、積和演算回路６以外の出力はす
べて０とすると、積和演算回路６の出力以外は０である
ため積和演算回路６の出力が選択され、回路が一つのみ
の場合と同様の機能を持つことになる。ただしこのと
き、中心画素バッファ１７の回路の出力を０になるよう
に設定を変える。つまり、積和演算回路が一つの場合、
比較選択回路および中心画素データ加算回路は、省略で
きる。また、２値化や、階調変換といった処理を行う場
合にも
タリングが可能であるが、線形フィルタリングに対して
もまったく同様な方式でかつ同じ処理速度で実行でき
る。すなわち荷重係数記憶装置２〜５のうちの１つに荷
重データ｛Ｗ｝ｋｌを与える。例えば荷重係数記憶装置
２のみに与えるとして、積和演算回路６以外の出力はす
べて０とすると、積和演算回路６の出力以外は０である
ため積和演算回路６の出力が選択され、回路が一つのみ
の場合と同様の機能を持つことになる。ただしこのと
き、中心画素バッファ１７の回路の出力を０になるよう
に設定を変える。つまり、積和演算回路が一つの場合、
比較選択回路および中心画素データ加算回路は、省略で
きる。また、２値化や、階調変換といった処理を行う場
合にも
【００２６】
【数１】
【００２７】の荷重係数配列を荷重記憶装置２〜５に与
えてＷＬＵＴ２１の内容を書きかえることで、通常のＬ
ＵＴとして使用でき、線形フィルタリングも非線形フィ
ルタリングと同じ処理速度で実行できる。
えてＷＬＵＴ２１の内容を書きかえることで、通常のＬ
ＵＴとして使用でき、線形フィルタリングも非線形フィ
ルタリングと同じ処理速度で実行できる。
【００２８】また、ＷＬＵＴ２１の内容を工夫すること
により、非線形フィルタリングと２値化の同時処理やそ
の他特殊な処理が一度でできるようになる。
により、非線形フィルタリングと２値化の同時処理やそ
の他特殊な処理が一度でできるようになる。
【００２９】絶対値化回路１０からマルチプレクサ２０
までを例えば５段のパイプライン構成とするのが好適で
あり、積和演算回路６〜９の性能を落とすことなく画像
処理を行うことができる。
までを例えば５段のパイプライン構成とするのが好適で
あり、積和演算回路６〜９の性能を落とすことなく画像
処理を行うことができる。
【００３０】なお、本発明の各機能手段は上記実施形態
例に限定されるものではなく、種々の均等な手段を用い
て構成することができ、本発明はその主旨に沿って種々
に応用され、種々の実施形態を取り得るものである。
例に限定されるものではなく、種々の均等な手段を用い
て構成することができ、本発明はその主旨に沿って種々
に応用され、種々の実施形態を取り得るものである。
【００３１】
【発明の効果】以上の説明で明らかなように、本発明の
画像処理装置によれば、従来の画像処理用積和演算手段
を少なくとも１つ設けた後に、除算やデータ変換用の書
き換え可能なルックアップテーブルを加えることで、積
和演算手段の持つ処理速度を落とすことなくかつシステ
ム全体を複雑化することなく、画像処理装置としての汎
用性を高めることができる。また、単に汎用性を高める
だけでなく、例えば非線形フィルタリングと２値化を一
つのハードウェアで実行するという高機能性も持たせる
ことができる。さらに、データ変換用のデータや荷重係
数のデータを外部（メインＣＰＵなど)からセットでき
る方式にしておけば、この装置を複数個直列又は並列に
用意することでさらに複雑なフィルタリングを高速に実
行でき、柔軟に構成を変えられる画像処理装置を提供す
ることが可能となる。
画像処理装置によれば、従来の画像処理用積和演算手段
を少なくとも１つ設けた後に、除算やデータ変換用の書
き換え可能なルックアップテーブルを加えることで、積
和演算手段の持つ処理速度を落とすことなくかつシステ
ム全体を複雑化することなく、画像処理装置としての汎
用性を高めることができる。また、単に汎用性を高める
だけでなく、例えば非線形フィルタリングと２値化を一
つのハードウェアで実行するという高機能性も持たせる
ことができる。さらに、データ変換用のデータや荷重係
数のデータを外部（メインＣＰＵなど)からセットでき
る方式にしておけば、この装置を複数個直列又は並列に
用意することでさらに複雑なフィルタリングを高速に実
行でき、柔軟に構成を変えられる画像処理装置を提供す
ることが可能となる。
【図１】本発明の一実施形態例を示すブロック図であ
る。
る。
【図２】上記実施形態例での絶対値出力フォーマット例
を示す図である。
を示す図である。
【図３】上記実施形態例での比較選択回路の構成例を示
す図である。
す図である。
【図４】図１におけるデータ変換手段とは異なる別のデ
ータ変換手段の構成例を示す図である。
ータ変換手段の構成例を示す図である。
６，７，８，９…積和演算回路 １０，１１，１２，１３…絶対値化回路 １４，１５，１６…比較選択回路 １９…中心画素データ加算回路 ２１…ライタブルルックアップテーブル
Claims (2)
- 【請求項１】 画像情報に対して積和演算を行う少なく
とも１つの手段と、該積和演算に基づく演算結果をアド
レス入力として動作する内容を書き換え可能なルックア
ップテーブルとを備えた画像処理装置において、 被除数Ｅを前記ルックアップテーブルのアドレス入力と
し、前記被除数であるアドレスＥにＲを固定の除数とし
てＥ／Ｒを書き込むことにより除算を行う、 ことを特徴とする画像処理装置。 - 【請求項２】 画像情報に対して積和演算を行う少なく
とも１つの手段と、該積和演算に基づく演算結果をアド
レス入力として動作する内容を書き換え可能なルックア
ップテーブルとを備えた画像処理装置において、 前記ルックアップテーブルの内容を書き換えて、除算や
２値化といった複数の演算を１度に行う、 ことを特徴とする画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10093213A JPH10247238A (ja) | 1998-04-06 | 1998-04-06 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10093213A JPH10247238A (ja) | 1998-04-06 | 1998-04-06 | 画像処理装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63071545A Division JP2889244B2 (ja) | 1988-03-25 | 1988-03-25 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10247238A true JPH10247238A (ja) | 1998-09-14 |
Family
ID=14076299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10093213A Pending JPH10247238A (ja) | 1998-04-06 | 1998-04-06 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10247238A (ja) |
-
1998
- 1998-04-06 JP JP10093213A patent/JPH10247238A/ja active Pending
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