JPS62236029A - 乗算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は乗算回路に関し、特に２倍精度演算を行う乗算
回路に関する。

〔従来の技術〕

従来、この種の乗算回路は、第５図に示されるように、
被乗数Ｘおよび乗数Ｙをそれぞれ格納する２つのレジス
タ１および２．これらレジスタの出力を受けて積Ｘ−Ｙ
を算出する乗算器４．及び乗算器の出力である積を格納
するレジスタ６から構成されている。

〔発明が解決しようとする問題点〕

しかしながら、上述した従来の乗算回路では。

信号処理などピット数の大きいデータの乗算を実行する
場合２乗算器としてｔＪ？ラレル・Ａラレル乗算器を用
いると２乗算器がかなり大きなハードウェアになるとい
う欠点がある。例えば、被乗数Ｘと乗数Ｙのビット数を
それぞＭットとｎビットとした場合、ハードウェアの規
模がｍＸｎに比例する。一方、ハードウェアの規模を小
さくするために９乗算器としてシリアル・・ゼラレル乗
算器を用いると、シリアル側の入力ビット数が増えるほ
ど、・ｆラレルー・ンラレル乗算器に比べ２乗算速度が
遅くなるという欠点がある。

また、プロセッサを用いてソフトウェアにより倍精度乗
算を行うと、ビット補正などをソフトウェアで行う必要
があり、上述したパラレル−パラレル乗算器の場合に比
べて９乗算速度がかなり遅くなるという欠点がある。

〔問題点を解決するための手段〕

本発明による乗算回路は１乗数Ｙを上位データＹｈと下
位データＹｌに分割し、それぞれＹｈ′とＹｌ’に補正
する第１の補正回路と、被乗数Ｘと上記第１の補正回路
の出力の乗算を行う乗算器と、この乗算器の出力Ｘ−Ｙ
ｈ’　、　Ｘ−Ｙｌ’をそれぞれ（ｘ−ｙｈ’）　’。

（ｘ−ｙｔ’）’に補正する第２の補正回路と、この第
２の補正回路の出力を加算して積Ｘ−Ｙを得る加算器と
を有することを特徴とする。

〔実施例〕

以下１本発明の実施例について図面を参照して説明する
。

第１図を参照すると９本発明による乗算回路の一実施例
の構成がブロック図によシ示されている。

レジスターは被乗数Ｘを格納するレジスタで、その出力
は乗算器４の一方の入力端子に接続されている。レジス
タ２は乗数Ｙを格納するレジスタで。

その出力は補正回路３に入力している。補正回路３は、
制御信号Ｃ１に応じて乗数Ｙを上位データ！ Ｙｈ又は下位データＹ、／に分割し、それぞれＹｈ’又
はＹｌ’に補正してどちらか一方を選択出力する回路で
ある。補正回路３の出力は乗算器４の他方の入力端子に
接続されている。乗算器４は２の補数の乗算を行うパラ
レル・ノ４ラレル乗算器である。

乗算器４の出力Ｘ−Ｙｈ’　、　Ｘ−Ｙｌ’は補正回路
５に入力し、ここで制御信号Ｃ２に応じてそれぞれ（Ｘ
・ｙｈ’）′、　（ｘ−ｙｚ’）’に補正される。補正
回路５の出力は、レジスタ６に一時的に格納される。加
算器８は、レジスタ６の出力とレジスタ７の出力を加算
し、その加算結果はレジスタ７に格納される。従って、
加算器８は、補正回路５の出力（ｘ−ｙｈ’）　’。

（Ｘ−Ｙ／％）’を加算し、その加算結果は被乗数Ｘと
乗数Ｙの積Ｘ−Ｙに等しい。なお２本実施例では。

レジスタ７に任意の値２例えばＷを格納でき、従って、
ｚ＝ｗ＋ｘ−ｙの形の演算も実行できる。この演算は、
一般に、信号処理において良く行なわれる演算である。

この演算を実行するときのタイムチャートが第２図に示
されている。

次に、第１図及び第２図を参照して、　ｚ＝ｗ＋ｘ−ｙ
の演算を実行する場合の動作について説明する。

Ｗは時刻Ｔ２までにレジスタ７へあらかじめ転送されて
いるものとする。

まず９時刻ＴＯにおいて、レジスタ１へは被乗数Ｘが、
レジスタ２へは乗数Ｙが転送される。レジスタ２の出力
は、補正回路３で制御信号Ｃ１により先ず下位データＹ
ｌが選択され、　Ｙｌ’に補正された後２乗算器４の一
方の入力となる。

時刻Ｔ１では２乗算器４の乗算結果Ｘ−Ｙｌ’が補正回
路５で制御信号Ｃ２により（ｘ−ｙｔ’）’に補正され
、レジスタ６へ転送される。一方、補正回路３では上位
データＹｈが選択され、　Ｙｈ’に補正された後９乗算
器４へ入力される。

時刻Ｔ２では、レジスタ６のデータ（Ｘ　、　Ｙｌ／　
）／とレノスタフのデータＷが加算器８で加算され、加
算結果ｗ＋（ｘ　−Ｙｌ’）’がレジスタ７へ転送され
る。

一方、レジスタ６へは２乗算器４の乗算結果ｘ−ｙｈ’
が補正回路５で（ｘ−ｙｈ’）’に補正された値が転送
される。

時刻Ｔ３では、レジスタ６のデータ（ｘ−ｘｈ’）’と
レジスタ７のデータｗ＋　（ｘ　−’ｔｔ’）’が加算
器８で加算され、加算結果ｗ＋　（ｘ　−ｙｔ’）’　
＋　（ｘ　−ｙｈ’）’がレジスタ７へ転送される。こ
の加算結果ｗ＋（ｘ−ｙｔ’）’＋（Ｘ−Ｙｈ／）／は
ｗ＋ｘ−ｙに等しい。

このように２乗算処理には４ステツプを要する。

しかし２時刻Ｔ２において、レジスタ１およびレジスタ
２へ次に演算すべき被乗数Ｘ１及びＹｌを転送すること
により、２ステツプごとに乗算結果を得ることができる
。

第３図を参照すると、補正回路３の一例がブロック図に
より示されている。この例は、８ビット入力、５ビツト
出力の場合である。制御信号Ｃ１によるＨ　、　Ｌの切
り換えで上位データＹｈと下位データＹｌが選択される
。■が選択されたとき、入力の上位５ビツト（サインビ
ット、ビット１．ビット２．ビット３．ビット４）がそ
のまま（（サインビット）′、（ビット１）’ｔ（ビッ
ト２　）’　ｅ　（ピッ）３）’？（ビット４））とし
て出力される。一方、Ｌが選択されたとき、出力の（サ
イピント）′と（ビット４）′へは′０”が入り、残り
の（ビット１）′、（ビット２）’？（ビット３）′へ
は、それぞれ入力の下位３ビツト（ビット５．ビット６
、ビット７）が出力される。

第４図（、）及び（ｂ）を参照すると、補正回路５の一
例がブロック図により示されている。この例は。

Ｈが選択されると、入力の１２ビツトが上位１２ビツト
へ出力され、出力の残り３ビツトへはＯ″が出力される
。一方、Ｌが選択されたとき、入力ぷ、　　　の１０ビ
ツトは、出力の下位１０ビツトへ出力され、出力の残り
５ビツトへは入力のサインビットが出力される。

次に、具体例について説明する。被乗数Ｘ及び乗数Ｙを
それぞれ８ビツトとして Ｘ＝　６　Ｂ（、、）　＝　ＯＬ　１０１０１１（ｎ）
＃０．８３６ Ｙ＝Ｃ７＝１１０００１１１（Ｂ。

（ＩＩ） ＃−０，４４５ とすると、積Ｘ−Ｙは。

Ｘ１１Ｙ＝６Ｂ（Ｉ（）×Ｃ７（ＩＯ ＝ＤＯ５Ａ（ｌｌ） ＝１１０１０００００１０１１０１（６）＃０．３７２
２５３ ここで２乗数Ｙを上位５ビツトＹｈと下位３ビツトＹｌ
に分解する。

Ｙｈ＝１１０００　　、Ｙｌ＝１１１（、。

（ｎ） 補正回路３の出力Ｙｈ′、Ｙｌ′は、それぞれＹｈ’＝
１１０００　　、Ｙ’＝０１１１０（Ｂ）（６）　　　
　　ｔ となる。

乗算器４の出力Ｘ−Ｙｈ’　、　Ｘ−Ｙｌ’は、それぞ
れＸ”Ｙｈ’　＝０１１０１０１１（、、Ｘ　１１００
０（１）＝１１００１０１０１０００（Ｂ。

＝　ＣＡ　８６ｔ） Ｘ−Ｙｌ’　＝０１１０１０１１（０，ｘ　０１１１０
（１）＝０１０１１１０１１０１０（１） ＝５ＤＡ（１１） となる。

補正回路５の出力（Ｘ−Ｙｈ’）’　、　（Ｘ−Ｙｌ’
）’は、それぞれ （Ｘ−Ｙｈ’）’　＝１１００１０１０１００００００
（ａ）＝ＣＡ８０（Ｈ） （Ｘ−Ｙｚ’）’　＝０００００１０１１１０１１０１
（Ｂ）＝０５ＤＡ（ｏ） 従って、加算器８で（Ｘ４ｈ’）’と（Ｘ−Ｙｌ′）′
の加算を行うと。

１１００１０１０１００００００（ｎ）となり、これは
ＸとＹの積ｘ−ｙに等しい。

〔発明の効果〕

、以上の説明で明らかなように２本発明では、入力デー
タの一方を上位と下位に分割し９乗算を二回に分けて、
積を加算しているので、従来のような乗算器として高速
の・母うレル・・ぐラレル乗算器を用いたときのハード
ウェア規模が大きくなるという欠点を補うことができる
。また、ノ・−ドウエアの規模が小さくなることにより
９乗算器の乗算速度が上昇するので２乗算を二回に分け
ても演算速度が半減することを防止できる。

【図面の簡単な説明】

第１図は本発明による乗算回路の一実施例の構成を示し
たブロック図、第２図は第１図の回路の動作を説明する
ためのタイムチャート、第３図は第１図の補正回路３の
一例を示したブロック図。 第４図（、）及び（ｂ）は第１図の補正回路５の一例を
示したブロック図、第５図は従来の乗算回路の構成を示
しだブロック図である。 １．２・・・レジスタ、３・・・補正回路、４・・・乗
算器。 ５・・・補正回路、６，７・・・レジスタ、８・・・加
算器。 第１図 第５図 二　　　二　　　樟　　　二　　　Δ 竿３図

Claims (1)

【特許請求の範囲】
1. １、２進数で表わされた被乗数Ｘ、乗数Ｙを受けて積Ｘ
   ・Ｙを算出する乗算回路において、乗数Ｙを上位データ
   Ｙｈと下位データＹｌに分割し、それぞれＹｈ′とＹｌ
   ′に補正する第１の補正回路と、上記被乗数Ｘと上記第
   １の補正回路の出力の乗算を行う乗算器と、該乗算器の
   出力Ｘ・Ｙｈ′、Ｘ・Ｙｌ′をそれぞれ（Ｘ・Ｙｈ′）
   ′、（Ｘ・Ｙｌ′）′に補正する第２の補正回路と、該
   第２の補正回路の出力を加算して上記積Ｘ・Ｙを得る加
   算器とを有することを特徴とする乗算回路。