JPS62236030A - 乗算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は乗算回路に関し、特に２倍精度演算を行う乗算
回路に関する。

〔従来の技術〕

従来、この種の乗算回路は、第５図に示されるように、
被乗数Ｘおよび乗数Ｙをそれぞれ格納する２つのレジス
タ１および２．これらレジスタの出力を受けて積Ｘ−Ｙ
を算出する乗算器５．及び乗算器の出力である積を格納
するレジスタ７から構成されている。

〔発明が解決しようとする問題点〕

しかしながら、上述した従来の乗算回路では。

信号処理などでビット数の大きいデータの乗算を実行す
る場合１乗算器として・ぐラレル・・ぐラレル乗算器を
用いると１乗算器がかなり大きなハードウェアになると
いう欠点がある。例えば、被乗数Ｘと乗数Ｙのビット数
をそれぞれｍビットとｎビットとした場合、ハードウェ
アの規模がｍＸｎに比例する。一方、ハードウェアの規
模を小さくするために２乗算器としてシリアル・Ａ’ラ
レル乗算器を用いると、シリアル側の入力ビツト数が増
えるほど、・ぐラレル・・ぜラレル乗算器に比べ１乗算
速度が遅くなるという欠点がある。

また、プロセッサなどを用いてソフトウェアにより倍精
度乗算を行うと、ビット補正などをソフトウェアで行う
必要があり、上述したノ’ｌ？ラレル・・ぐラレル乗算
器の場合に比べて乗算速度がかなり遅くなるという欠点
がある。

〔問題点を解決するための手段〕

本発明による乗算回路は、被乗数Ｘを上位データＸｈと
下位データＸｌに分割し、それぞれＸ１１′とＸｊに補
正する第１の補正回路と２乗数Ｙを上位データＹ　と下
位データＹｌに分割し、それぞれｒ／とＹノに補正する
第２の補正回路と、上記第１の補正回路の出力と上記第
２の補正回路の出力の乗算°゛ｊ、・ を行う乗算器と、この乗算器の出力Ｘｈ′・Ｙｈ′。

Ｘｊ・ｙ、、’　、　ｘｉ・Ｙｈ′、及びｘ、’　−ｙ
ｉをそれぞれ（Ｘｈ′　・　Ｙｈ′）′、（Ｘ１１′　
　・　Ｙ）　）’、（Ｘ）　・　Ｘ１１′）′、及び（
Ｘ）・ｙｉ＞／に補正する第３の補正回路と、この第３
の補正回路の出力を加算して積Ｘ−Ｙを得る加算器とを
有することを特徴とする。

〔実施例〕

以下９本発明の実施例について図面を参照して説明する
。

第１図を参照すると２本発明による乗算回路の一実施例
の構成がブロック図により示されている。

レジスタ１は被乗数Ｘを格納するレジスタで、その出力
は補正回路３に入力している。補正回路３は、制御信号
Ｃ１に応じて被乗数Ｘを上位データＸｈ又は下位データ
Ｘｌに分割し、それぞれＸｊ又はＸｊに補正して、どち
らか一方を選択出力する回路である。補正回路３の出力
は乗算器５の一方の入力端子に接続されている。レジス
タ２は乗数Ｙを格納するレジスタで、その出力は補正回
路４に入力している。補正回路４は、補正回路３と同様
に、制御信号Ｃ２に応じて乗数Ｙを上位データＹｈ又は
下位データＹｌに分割し、それぞれＹ／又はＹノに補正
して、どちらか一方を選択出力する回路である。補正回
路４の出力は乗算器５の他方の入力端子に接続されてい
る。乗算器５は２の補数の乗算を行う・ぞラレル・・ぐ
ラレル乗算器である。乗算器５の出力ｘ／・ｙ、；　、
　ｘ、：　−ｙ７　、　ｘｉ・ｒ／、及びｘｉ・Ｙノは
補正回路６に入力し、ここで制御信号Ｃ３に応じてそれ
ぞれ（ｘ；　、　％　）／　、　（ｘｉ　、　ｙｉ）′
。

（Ｙ′・Ｙ′）′、及び（ｘ、１−　ｙ））′に補正さ
れる。

ｈ 補正回路６の出力は、レジスタ７に一時的に格納される
。加算器９は、レジスタ７の出力とレジスタ８の出力を
加算し、その加算結果はレジスタ８に格納される。従っ
て、加算器９は、補正回路６の出力（Ｘｈ′・Ｙｈ′）
′、（Ｘｈ′・Ｙｌ’、（Ｘ）・Ｙｈ′）′。

及び（ｘｉ・ｙ、／　）／を加算し、その加算結果は被
乗数Ｘと乗数Ｙの積ｘ−ｙに等しい。なお２本実施例で
は、レジスタ８に任意の値１例えばＷを格納でき、従っ
て、ｚ＝ｗ＋ｘ−ｙの形の演算も実行できる。この演算
は、一般に、信号処理において良く行なわれる演算であ
る。この演算を実行するときのタイムチャートが第２図
に示されている。

次に、第１図及び第２図を参照して、Ｚ＝Ｗ＋Ｘ・Ｙの
演算を実行する場合の動作について説明する。

データＷは時刻Ｔ２までにレジスタ８へあらかしめ転送
されているものとする。

まず、時刻ＴＯにおいて、レジスターへは被乗数Ｘが、
レジスタ２へは乗数Ｙが転送される。レジスタ１の出力
は、補正回路３で制御信号Ｃ４により先ず下位データＸ
ｌが選択され、かつＸｊに補正された後２乗算器５の一
方の入力となる。レジスタ２の出力も同様に、補正回路
４で制御信号Ｃにより下位データＹ　が選択され、Ｙノ
に補正さ２　　　　　　　　　　　　　　　　　　　す
れた後１乗算器５の他方の入力となる。

時刻子１では１乗算器５の乗算結果Ｘｊ・Ｙノが補正回
路６で制御信号Ｃにより（Ｘｊ　、　ｙ、／　）ｌに補
正され、レジスタ７へ転送される。と同時に。

補正回路４では２乗数Ｙの上位データＹｈが選択され、
Ｙ、′に補正された後１乗算器５へ入力される。

時刻Ｔ２では、レジスタ７のデータ（Ｘ）・Ｙノ）′と
レジスタ８のデータＷが加算器９で加算され。

加算結果Ｗ　＋＜　ｗ；　−ｙｉ）’がレジスタ８へ転
送される。一方、レジスタ７へは２乗算器５の乗算結果
Ｘｊ・Ｙ、′が補正回路６で（Ｘ）・ｒ、：　）／に補
正された値が転送される。又、補正回路３では上位デー
タＸｈが選択され、Ｘｈ′に補正された後１乗算器５の
一方の入力端子へ入力され、補正回路４では下位データ
Ｙ　が選択され、Ｙｉに補正された後。

を 乗算器５の他方の入力端子へ入力される。

時刻Ｔ３では、レゾスタフのデータ（Ｘ）・ｙ　／）／
とレジスタ８のデータＷ十（Ｘｉ−Ｙｌ′が加算器９で
加算され、その加算結果Ｗ＋（Ｘ７−Ｙｌ′十（ｘ、／
　、　ｙｈ／　）ｔがレジスタ８へ転送される。一方。

レノスタフへは１乗算器５の乗算結果Ｘ／・Ｙｉが補正
回路６で補正された値（Ｘｈ′・Ｙｌ′）が転送される
。又、補正回路４では上位データＹｈが選択され、その
補正値Ｙ、′が乗算器５へ入力される。

時刻Ｔ４では、レノスタフのデータ＜　ｘ　／　、　ｙ
ｉ　＞　／とレジスタ８のデータｗ＋（ｘ’・ｙ　／　
）’　＋　（ｘ、、：　、　ｙ　／　）／１、　　が加
算器９で加算され、その加算結果Ｗ十（Ｘ）・１Ｙノ）
′＋（Ｘｌ′・Ｙｈ′）′＋（Ｘｈ′・Ｙｌ′がレジス
タ８へ転送される。一方、レジスタ７へは１乗算器５の
乗算結果Ｘｈ′・Ｙｈ′が補正回路６で補正された値（
％　、ｒ／　＞’が転送される。

時刻Ｔ５では、レノスタフのデータ（ｘ　／−ｙ　／　
）／とレジスタ８のデータｗ＋（ｘ、、ニーｙ、、）’
＋（ｘＱ・Ｙｈ′）′＋（Ｘｈ′・Ｙｌ′が加算器°９
で加算され、加算結果ｗ＋（ｘ）　・　Ｙｉ　）’＋　
　（Ｘ）　・　Ｙｈ′）′＋（Ｘｈ′　　・Ｙｌ′＋（
Ｘｈ′・Ｙｈ′）′がレジスタ８へ転送される。

このときレジスタ８へ転送されたデータは、ｚ＝Ｗ＋Ｘ
−Ｙである。

このように２乗算処理には６ステツプを要するが２時刻
Ｔ４において、レジスタ１およびレジスタ２へ次に演算
すべき入力データを転送することにより、４ステツプご
とに乗算結果を得ることができる。

第３図を参照すると、補正回路３の一例がブロック図に
より示されている。なお、補正回路４の構成も、補正回
路３と同じ構成をしている。この例は、１６ビツト入力
、９ピツト出力の場合である。制御信号Ｃ４（Ｃ２）に
よるＨ、Ｌの切り換えで。

上位データＸｈ（Ｙｈ）と下位データＸｌ（Ｙｌ）が選
択される。すなわち、　Ｘｌ（Ｙｌ）を選択するときは
Ｌを。

Ｘｈ（Ｙｈ）を選択するときはＨを選択する。Ｌが選択
されたとき、出力の（サインビット）′と（ビット８）
′へは“０”が入り、残りの出力（ピッ）　ｌ　）’〜
（ビット７）′へは、入力の下位７ピツト、すなわちビ
ット９〜ピツト１５が出力される。一方、Ｈが選択され
たときは、入力の上位９ピツト、すなわちサインビット
、ビット１〜ビツト８がそのまま（サインビット）′、
（ビット１　）／〜（ビット８）′として出力される。

第４図（ａ）　、　（ｂ）　、及び（Ｃ）を参照すると
、補正回路６の一例がブロック図により示されている。

この例は、１７ビツト入力、３１ビツト出力の場合であ
る。制御信号Ｃ３によりり、Ｍ、Ｈが切り換えられる。

乗算器５の入力がｘｉ　、　ｙ、、′の場合はＬが選択
され　ｘ／　、　Ｙｉ又はｘｉ　、　ｙｈ′の場合はＭ
が選択され、Ｘｈ′、Ｙｈ′の場合はＨが選択される。

Ｌが選択されたとき、入力のビット１〜ビツト１４まで
の１４ビツトは出力の下位１４ビツト、すなわち（ビッ
ト１７）′〜（ビット３０）′へ出力され、出力の残り
上位１７ビツト、すなわち（サインビット）、（ビット
ｌ）／〜（ビット１６）′へは入力のサインビットが入
る。Ｍが選択されたときは、出力の上位９ビツト、すな
わち（サインビット）′。

（ビット１）′〜（ビット８）′へは入力のサインビッ
トが入り、出力の下位７ビノト、すなわち（ピッ）　２
４　）’〜（ピッ）　３０　）’へは“Ｏ”が入り、残
り中位１５ビツト、すなわち（ビット９）′〜（ビット
２３）′へは入力のビット１〜ビツト１５までの１５ビ
ツトが出力される。そしてＨが選択され友ときは、出力
の上位１７ビツト、すなわち（サインビット）′、（ビ
ット１）′〜（ビット１６）′へは入力のサインビット
、ビットｌ−ビット１６までの１７ビツトが出力され、
残り下位１４ビツト。

すなわち（ビット１７）′〜（ビット３０）′へはＩＩ
　Ｏ＃が入る。

次に、具体例について説明する。なお、入力データ（被
乗数９乗数）のビット数は、それぞれ１６ビツトとする
。

例１ 被乗数Ｘ及び乗数Ｙがそれぞれ Ｘ＝３７８４（１０ ＝　００１１０１１１１０１１０１００（Ｂ）中０．４
３５１８ Ｙ　＝　　７ＯＣＡ（）Ｉ） ＝　　０１１１００００１１００１０１０（Ｂ）中０．
８８１１６ とすると、積ｘ−ｙは。

Ｘ−Ｙ＝３７８４（呻Ｘ７ＯＣＡ（呻 ＝３１１５６８１０（ロ） ＝　００１１０００１０００１０１０１０１１０１００
００００１０００（呻中０．３８３４６５７７４ ここで、被乗数Ｘを上位９ビットＸｈと下位７ビソトＸ
ｌに、又１乗数Ｙを上位９ビットＹ、と下位７ビツトに
、それぞれ分解する。

Ｘ　＝００１１０１１１１（Ｂ）、Ｘ０１００１０１０
０（Ｂ）Ｙ　＝０１１１００００１（Ｂ）、Ｙｌ＝１０
０１０１０（ＩＩ）１・、　　補正回路３の出力ｘ／　
、　ｘｉ及び補正回路４の出力Ｙｈ′、Ｙノは、それぞ
れ ｘ、；＝ｏｏｌｔｏ１１１１（Ｂ）、Ｘ７＝００１１０
１０００（Ｂ）Ｙ’＝０１１１００００１（呻、Ｙ）＝
０１００１０１００（Ｂ）となる。

乗算器５の出力ｘ／−写、Ｘｈ′・Ｙノ　ｘ、／　、　
Ｘ１１′。

及びＸｌ・ｙ、／は、それぞれ Ｘｈ′・Ｙｈｊ＝００１１０１１１１（Ｂ）Ｘ０１１１
００００１（Ｂ）＝ＯＯ１１００００１１０００１１１
１伸）＝３００７８（ロ） ｘ、／・Ｙ、’＝００１１０１１１１（Ｂ）Ｘ０１００
１０１００（Ｂ）＝００１００００００００１０１１０
０（Ｂ）（川 ＝２０１６０− Ｘｌ−Ｙｈ′＝００１１０１０００（Ｂ）Ｘ０１１１０
０００１（Ｂ）＝００１０１１０１１０１１０１０００
（ＩＩ）＝２０Ｂ４００１） Ｘｌ−Ｙノ＝００１１０１０００（Ｂ）×０１００１Ｏ
１００−）＝０００１１１１００００１０００００（Ｂ
）＝ＩＥ１００（財） となる。

補正回路６の出力（Ｘｈ′・Ｙｈ′）′、（Ｘｈ′・ｙ
、／　）／。

（ｘ／・ｙ／）／、及び（Ｘｈ’　−Ｙｌ′は、それぞ
れｈ （ｘ／・Ｙｊ）’＝００１１００００１１０００１１１
１００００００００００００００（（１）＝３００７８
０００ｅ１） （Ｘ１１′・Ｙｌ’＝００００００００００１００００
００００１０１１００００００００（Ｂ）＝００２０１
６００（呻 （Ｘ７−　Ｙ、′）’＝００００００００００１０１１
０１１０１１０１０００００００００　（Ｂ）＝００２
ＤＢ４００（角 ＣＸ１−　Ｙ７）’＝ＯＯＯＯＯＯ０００００００００
００００１１１１００００１０００（Ｂ）＝ＯＯ００１
Ｅ１０（ロ） 従って、加算器９で（Ｘｈ′・Ｙｈ′）′＋（Ｘｈ′・
ｙ、／　）　／＋（Ｘ）・Ｙｈ’　）’　＋　（Ｘｈ’
　−Ｙ、’　）’を実行すると。

００１１００００１１０００１１１１００００００００
００００００（ＩＩ＞＋００００００００００１０００
０００００１０１１００００００００（Ｂ）＋００００
００００００１０１１０１１０１１０１０００００００
００（Ｂ）００１１０００１０００１０１０１０１１０
１００００００１０００（Ｂ）が得られ、これはＸとＹ
の積Ｘ−Ｙに等しい。

ｐ１下余日 例２ 被乗数Ｘ及び乗数Ｙがそれぞれ Ｘ　＝　４８　Ｂ　Ｅ（Ｈｌ ＝　０１００１０００１０１１１１１０（Ｂｌ中０．５
６８３０ Ｙ　＝　Ｃ７６Ａ（Ｈ） ＝　１１０００１１１０１１０１０１０（Ｂ）キー０．
４４２０８ とすると、積Ｘ−Ｙは。

Ｘ−ｙ　＝　　４８ＢＥ（）Ｉ）Ｘ　Ｃ７６Ａ（Ｉ１１
＝ＤＦＤ７Ａ１５８（Ｉｔ） ＝　１１０１１１１１１１０１０１１１１０１００００
１０１０１１００（Ｂ）キー０．２５１２３１９７７ ここで、被乗数Ｘ及び乗数Ｙを上位９ビットＸｈ及びＹ
、と下位７ビツトＸｌ及びＹｌに、それぞれ分解する。

Ｘｈ＝０１００１０００１（Ｂ）　　　、　　　Ｘｌ＝
０１１１１１０（Ｂ）Ｙ　　＝　１１０００１１１０（
Ｂ）　　、　　　Ｙｌ＝　１１０１０１０（Ｂ）補正回
路３及び４の出力Ｘｈ′、Ｘノ及びｙ、１′、　ｙノは
。

それぞれ Ｘｈ′＝　０１００１０００１（ＩＩ）、　　Ｘノ＝　
００１１１１１００（Ｂ）ｙ、１′＝　１１０００１１
１０（Ｂ）、　　ｙノ＝　０１１０１０１００（Ｂ）と
なる。

乗算器５の出力ｘ、／・Ｙｈ′、Ｘｈ′・Ｙノ、Ｘノ・
Ｙｈ′及びＸｌ′・Ｙｌ′は、それぞれ Ｘ）１′・Ｙｈ’　＝　１１０１１１１１１０１１０１
１１０　（Ｂ）＝ＤＦＢ７０（Ｈ） Ｘｈ’−Ｙノ＝　　００１１１１００００００１０１０
０（Ｂｌ＝３ＣＯＡＯ（Ｉす Ｘｈ’−Ｙ、；　＝　１１１００１０００１１００１０
００（Ｂ）＝Ｅ４６４０（Ｈ） ＸノーＹｌ＝　００１１００１１０１０１１００００（
Ｈ）＝３３５８０（Ｈ） となる。

補正回路６の出力（ｘ　／、ｙ　／）／　、　（ｘ／　
、ｙ、／）／　、　（Ｘｊ・ｙ、／）／及び（ｘｉ−ｙ
ｉ）／は、それぞれ ’　　　（Ｘ）１′−Ｙｈ′）’＝　１１０１１１１１
１０１１０１１１０００００００００００００００（Ｂ
）＝ＤＦＢ７００００（Ｈ） （Ｘｈ、’−Ｙｌ’＝　００００００００００１１１１
００００００１０１００００００００（ＩＩ）＝００３
ＣＯＡＯＯ（Ｈ） （ｘ、／・Ｙ、’）’＝　１１１１１１１１１１１００
１０００１１００１０００００００００（Ｂ）＝　ＦＦ
Ｅ４６４００（Ｈ） （ｘ／・Ｙｌ’＝　００００００００００００００００
００１．１００１１０１０１１００（ＩＩ）＝　　ＯＯ
Ｏ０３３５８（Ｉり 従って、加算器９で（Ｘ／、ｙ／）／＋（ｘｈ／・Ｙｌ
′＋（ｘ／・Ｙ　’）’　＋　（Ｘｈ’−Ｙ、′了を実
行すると。

ｈ ＋　００００００００００１１１１００００００１０１
００００００００（Ｂ）＋　１１１１１１１１１１１０
０１０００１１００１０００００００００（Ｂ）＋　０
０００００００００００００００００１１００１１０１
０１１００（Ｂ）１１１０１１１１１１１０１０１１１
１０１００００１０１０１１００（Ｂｌが得られ、最上
位ビットを無視すると、これはＸＹの積ｘ−ｙに等しい
。

〔発明の効果〕

以上の説明で明らかなように９本発明では、二つの入力
データを上位と下位に分割し１乗算を四回に分けて、積
を加算しているので、ノソラレル・パラレル乗算器の高
速性を生かしながら、かつハードウェア規模が大きくな
るという欠点を補うことができる。また、ハードウェア
規模が小さくなることにより１乗算器の乗算速度が上昇
するため。

乗算を四回に分けても演算速度が四分の−に遅くなるこ
とを防止できる。

【図面の簡単な説明】

第１図は本発明による演算回路の一実施例の構成を示し
たブロック図、第２図は第１図の回路の動作を説明する
ためのタイムチャート、第３図は第１図の補正回路３及
び４の一例を示したブロック図、第４図（ａ）　、　（
ｂ）及び（Ｃ）は第１図の補正回路６の一例を示したブ
ロック図、第５図は従来の乗算回路の構成を示したブロ
ック図である。 １．２・・・レジスタ、３，４・・・補正回路、５・・
・乗算器、６・・・補正回路、７，８・・・レジスタ、
９・・・放鳥１図 亮５図

Claims (1)

【特許請求の範囲】
1. １、２進数で表わされた被乗数Ｘ、乗数Ｙを受けて積Ｘ
   ・Ｙを算出する乗算回路において、被乗数Ｘを上位デー
   タＸ＿ｈと下位データＸ＿ｌに分割し、それぞれＸ＿ｈ
   ′とＹ＿ｌ′に補正する第１の補正回路と、乗数Ｙを上
   位データＹ＿ｈと下位データＹ＿ｌに分割し、それぞれ
   Ｙ＿ｈ′とＹ＿ｌ′に補正する第２の補正回路と、上記
   第１の補正回路の出力と上記第２の補正回路の出力の乗
   算を行う乗算器と、該乗算器の出力Ｘ＿ｈ′・Ｙ＿ｈ′
   、Ｘ＿ｈ′・Ｙ＿ｌ′、Ｘ＿ｌ′・Ｙ＿ｈ′及びＸ＿ｌ
   ′・Ｙ＿ｌ′をそれぞれ（Ｘ＿ｈ′・Ｙ＿ｈ′）、（Ｘ
   ＿ｈ′・Ｙ＿ｌ′）′、（Ｘ＿ｌ′−Ｙ＿ｈ′）′、及
   び（Ｘ＿ｌ・Ｙ＿ｌ′）′に補正する第３の補正回路と
   、該第３の補正回路の出力を加算して上記積Ｘ・Ｙを得
   る加算器とを有することを特徴とする乗算回路。