JPH0260020B2 - - Google Patents
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- JPH0260020B2 JPH0260020B2 JP61293444A JP29344486A JPH0260020B2 JP H0260020 B2 JPH0260020 B2 JP H0260020B2 JP 61293444 A JP61293444 A JP 61293444A JP 29344486 A JP29344486 A JP 29344486A JP H0260020 B2 JPH0260020 B2 JP H0260020B2
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- 238000004364 calculation method Methods 0.000 claims description 28
- 238000001514 detection method Methods 0.000 claims description 19
- 238000013500 data storage Methods 0.000 claims description 11
- 238000007792 addition Methods 0.000 description 23
- 230000006870 function Effects 0.000 description 12
- 230000000295 complement effect Effects 0.000 description 11
- 238000012937 correction Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
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- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、複数の同一の基本演算要素（以
下、PEと略記する）を２次元又は３次元格子状
に相互に接続し、これらのPEを外部からの同一
の制御信号により、同時に動作させ、並列にデー
タ処理を行う並列データ処理装置の特に基本演算
要素に関するものである。
下、PEと略記する）を２次元又は３次元格子状
に相互に接続し、これらのPEを外部からの同一
の制御信号により、同時に動作させ、並列にデー
タ処理を行う並列データ処理装置の特に基本演算
要素に関するものである。
従来、この種の並列データ処理装置は、例え
ば、第９図に示す様な複数個のPE１から成り、
データ転送経路２でPEが相互に接続されている
PEアレイ３に対して、制御ユニツト４から同一
の制御信号５が送られ、制御ユニツト４で制御さ
れる外部メモリ６から各PEへ送る異なるデータ
７、又は各PE内に蓄積した異なるデータに対し
て、空間的な並列処理を行うことができるように
なつている。
ば、第９図に示す様な複数個のPE１から成り、
データ転送経路２でPEが相互に接続されている
PEアレイ３に対して、制御ユニツト４から同一
の制御信号５が送られ、制御ユニツト４で制御さ
れる外部メモリ６から各PEへ送る異なるデータ
７、又は各PE内に蓄積した異なるデータに対し
て、空間的な並列処理を行うことができるように
なつている。
また、第１０図に示す様に各PE内には、隣接
PE間でデータ転送を行う手段である隣接するPE
からのデータを選択するセレクタ８、演算手段で
ある演算器９、データ蓄積手段である内部メモリ
１０の他に、制御ユニツト４から送られるメモリ
１０への書き込み用制御信号５を、PE内に蓄積
したデータによつてマスクすることにより各PE
の実行の有無を指定する制御信号１１に変換する
マスク機構１２が存在する。
PE間でデータ転送を行う手段である隣接するPE
からのデータを選択するセレクタ８、演算手段で
ある演算器９、データ蓄積手段である内部メモリ
１０の他に、制御ユニツト４から送られるメモリ
１０への書き込み用制御信号５を、PE内に蓄積
したデータによつてマスクすることにより各PE
の実行の有無を指定する制御信号１１に変換する
マスク機構１２が存在する。
従来の並列データ処理装置のPE内部の構成図
の例として、RW.Gostick，“Software and
Hardware Technology for the ICL
Dishributed Array Processor”，The
Australian Computer Journal Vol・13，No.，
Feb・1981 で示された図を、第１１図に示す。
の例として、RW.Gostick，“Software and
Hardware Technology for the ICL
Dishributed Array Processor”，The
Australian Computer Journal Vol・13，No.，
Feb・1981 で示された図を、第１１図に示す。
図において、８は隣接PE間でデータ転送を行
うためのセレクタ、９は演算器、１０はメモリ、
１３は１ビツトレジスタで、このレジスタの内容
によつてメモリ１０の書込み制御信号をマスク
し、各PEの実行の有無を指定する。１４は演算
器９内の全加算器、１５は１ビツトレジスタ、１
６は全加算器１４のキヤリーを保持する１ビツト
レジスタである。
うためのセレクタ、９は演算器、１０はメモリ、
１３は１ビツトレジスタで、このレジスタの内容
によつてメモリ１０の書込み制御信号をマスク
し、各PEの実行の有無を指定する。１４は演算
器９内の全加算器、１５は１ビツトレジスタ、１
６は全加算器１４のキヤリーを保持する１ビツト
レジスタである。
また、この種の並列データ処理装置は、数千か
ら数万ものPEにより構成されるため、1PE当り
のハードウエア規模をできるだけ小さくて、論
理・文字・整数・浮動小数点データ等の種々のデ
ータに対して、効率良く処理するという目的か
ら、PE内部の機構は１ビツトを単位として構成
されている。
ら数万ものPEにより構成されるため、1PE当り
のハードウエア規模をできるだけ小さくて、論
理・文字・整数・浮動小数点データ等の種々のデ
ータに対して、効率良く処理するという目的か
ら、PE内部の機構は１ビツトを単位として構成
されている。
次に動作例について、第１１図を用いて説明す
る。制御ユニツトからの制御信号が各PE１に同
時に与えられると、実行の有無を指定するレジス
タＡ１３が１のPEだけが、制御信号に従つた動
作を全PE同一に行う。演算器９内の加算器１４
は、１ビツトレジスタＡ１３、Ｑ１５、Ｃ１６又
はメモリ１０の内容を加算して、和をレジスタＱ
１５またはメモリ１０へ、キヤリーをレジスタＣ
１６に入れる。メモリ１０のアドレスは、制御ユ
ニツトから１ビツトを単位として送られる。この
ような１ビツトを単位とした加算を繰返すことに
より、複数ビツトの加算を行う。
る。制御ユニツトからの制御信号が各PE１に同
時に与えられると、実行の有無を指定するレジス
タＡ１３が１のPEだけが、制御信号に従つた動
作を全PE同一に行う。演算器９内の加算器１４
は、１ビツトレジスタＡ１３、Ｑ１５、Ｃ１６又
はメモリ１０の内容を加算して、和をレジスタＱ
１５またはメモリ１０へ、キヤリーをレジスタＣ
１６に入れる。メモリ１０のアドレスは、制御ユ
ニツトから１ビツトを単位として送られる。この
ような１ビツトを単位とした加算を繰返すことに
より、複数ビツトの加算を行う。
減算は、データの２の補数の加算により行う。
乗算・除算については、加減算を用いて行う。
乗算・除算については、加減算を用いて行う。
例えば、複数ビツトの加算を行つて、その結果
がゼロかどうかを知りたい場合は、まず最初に１
ビツトの加算を繰返して複数ビツトの加算を行
い、次にその和を１ビツトずつ演算器に入力して
ゼロかどうかを判断する。また、除算において、
引放し法を用いた場合、部分剰余の符号によつ
て、部分剰余と除数の加算又は減算を行うが、従
来の並列データ処理装置では、加算と減算を、各
PE独立に同時に実行することができないために、
各PE内のマスク機構を用いて、加算と減算を２
回に分けて行う。
がゼロかどうかを知りたい場合は、まず最初に１
ビツトの加算を繰返して複数ビツトの加算を行
い、次にその和を１ビツトずつ演算器に入力して
ゼロかどうかを判断する。また、除算において、
引放し法を用いた場合、部分剰余の符号によつ
て、部分剰余と除数の加算又は減算を行うが、従
来の並列データ処理装置では、加算と減算を、各
PE独立に同時に実行することができないために、
各PE内のマスク機構を用いて、加算と減算を２
回に分けて行う。
従来のこの種の並列データ処理装置は、以上の
様に構成されているので、制御ユニツトからの制
御信号によつて、全PEの動作が１ビツト単位で
全く同一に行われ、マスク機構による実行の有無
の指定ができること以外は、各PEに蓄積された
データ、又は隣接するPEから送られるデータに
よつて、各PE独立に同時に、加算と減算のよう
に異なる演算を行わせることができないという問
題点があつた。また、加減乗除等の基本的な演算
を行う場合、演算結果がゼロであるかどうかをチ
エツクする場合が多いが、従来のこの種の並列デ
ータ処理装置では、各PE内部に演算と同時に演
算結果がゼロかどうかを検出しその検出結果を蓄
積する手段を持たなかつたために、演算が終了し
た後で、演算を実行するサイクルとは別に、演算
結果がゼロかどうかを判断する実行サイクルが必
要であるという問題点もあつた。
様に構成されているので、制御ユニツトからの制
御信号によつて、全PEの動作が１ビツト単位で
全く同一に行われ、マスク機構による実行の有無
の指定ができること以外は、各PEに蓄積された
データ、又は隣接するPEから送られるデータに
よつて、各PE独立に同時に、加算と減算のよう
に異なる演算を行わせることができないという問
題点があつた。また、加減乗除等の基本的な演算
を行う場合、演算結果がゼロであるかどうかをチ
エツクする場合が多いが、従来のこの種の並列デ
ータ処理装置では、各PE内部に演算と同時に演
算結果がゼロかどうかを検出しその検出結果を蓄
積する手段を持たなかつたために、演算が終了し
た後で、演算を実行するサイクルとは別に、演算
結果がゼロかどうかを判断する実行サイクルが必
要であるという問題点もあつた。
この発明は、上記の様な問題点を解消するため
になされたもので、隣接するPEから送られるデ
ータ、又は各PE内に蓄積したデータによつて各
PEの実行の有無を指定でき、かつ、それと同時
に、実行を行うPEにおいては、隣接するPEから
送られるデータ、又は各PEに蓄積したデータに
よつて、加器と減算の中から１つを選択して実行
でき、かつ、それと同時に演算結果がゼロかどう
かを検出して、１ビツト又は複数ビツトの演算終
了後、その検出結果を蓄積できるようにすること
につて、各PE内における算術論理積演算等の基
本演算を、高速に行う事ができる並列データ処理
装置を得ることを目的とする。
になされたもので、隣接するPEから送られるデ
ータ、又は各PE内に蓄積したデータによつて各
PEの実行の有無を指定でき、かつ、それと同時
に、実行を行うPEにおいては、隣接するPEから
送られるデータ、又は各PEに蓄積したデータに
よつて、加器と減算の中から１つを選択して実行
でき、かつ、それと同時に演算結果がゼロかどう
かを検出して、１ビツト又は複数ビツトの演算終
了後、その検出結果を蓄積できるようにすること
につて、各PE内における算術論理積演算等の基
本演算を、高速に行う事ができる並列データ処理
装置を得ることを目的とする。
この発明に係る並列データ処理装置は、２次元
又は３次元格子状に複数個相互に接続した各PE
内に、隣接するPEから送られるデータ、又は演
算手段の出力データを蓄積する第１の１ビツトレ
ジスタと、演算と同時に演算結果がゼロかどうか
を検出する手段と、その検出結果を蓄積する第２
の１ビツトレジスタと、これら２つの１ビツトレ
ジスタに蓄積したデータのうちどちらか一方を選
択して、その選択したデータに基づいて、各PE
の実行の有無を指定する手段とを設け、さらに、
隣接するPEから送されるデータ、又は演算手段
の出力データを蓄積するもう一つの第３の１ビツ
トレジスタと、この１ビツトレジスタに蓄積した
データによつて、演算手段の加算機能と減算機能
のうち、どちらか一方を選択する手段を設けたも
のである。
又は３次元格子状に複数個相互に接続した各PE
内に、隣接するPEから送られるデータ、又は演
算手段の出力データを蓄積する第１の１ビツトレ
ジスタと、演算と同時に演算結果がゼロかどうか
を検出する手段と、その検出結果を蓄積する第２
の１ビツトレジスタと、これら２つの１ビツトレ
ジスタに蓄積したデータのうちどちらか一方を選
択して、その選択したデータに基づいて、各PE
の実行の有無を指定する手段とを設け、さらに、
隣接するPEから送されるデータ、又は演算手段
の出力データを蓄積するもう一つの第３の１ビツ
トレジスタと、この１ビツトレジスタに蓄積した
データによつて、演算手段の加算機能と減算機能
のうち、どちらか一方を選択する手段を設けたも
のである。
この発明における並列データ処理装置は、あら
かじめ設定した第１の１ビツトレジスタの内容に
よつて、各PE内の演算を行うかどうかを指定し
ている間に実行を行うPEにおいてはデータ蓄積
手段に演算結果が、そして、それと同時に、第２
の１ビツトレジスタに演算結果がゼロであるかど
うかの検出結果が格納される。そして、演算が終
了した段階で、第２の１ビツトレジスタの内容に
よつて、各PE共通の定数を各PE内のデータ蓄積
手段に書込むかどうかを指定することにより、演
算終了後、演算結果がゼロであつたかどうかの検
出結果が、各PE内のデータ蓄積手段に格納され
る。さらに、第３の１ビツトレジスタにあらかじ
め設定したデータにより、各PEは独立に、加算
と減算のどちらか一方を選択して演算することが
できる。
かじめ設定した第１の１ビツトレジスタの内容に
よつて、各PE内の演算を行うかどうかを指定し
ている間に実行を行うPEにおいてはデータ蓄積
手段に演算結果が、そして、それと同時に、第２
の１ビツトレジスタに演算結果がゼロであるかど
うかの検出結果が格納される。そして、演算が終
了した段階で、第２の１ビツトレジスタの内容に
よつて、各PE共通の定数を各PE内のデータ蓄積
手段に書込むかどうかを指定することにより、演
算終了後、演算結果がゼロであつたかどうかの検
出結果が、各PE内のデータ蓄積手段に格納され
る。さらに、第３の１ビツトレジスタにあらかじ
め設定したデータにより、各PEは独立に、加算
と減算のどちらか一方を選択して演算することが
できる。
以下、この発明の一実施例を図について説明す
る。第１図は、この発明の実施例のPE内部の構
成図であり、第１図において、５は制御ユニツト
から送られる各PE同一の制御信号群、８は制御
ユニツトから送られる各PE同一の制御信号S0に
よつて制御され、隣接するPEとのデータ転送を
行うためのセレクタ、９はメモリに蓄積されたデ
ータ、又は隣接するPEから送られる１ビツトデ
ータに対して全加算を行う全加算器、１０は２つ
の１ビツトデータの読出しと、１つの１ビツトデ
ータの書込みを同時に行えるメモリ、１６は全加
算器９のキヤリーを保持する１ビツトレジスタ、
１７・１８は全加算器の入力部へ接続されている
データ経路、１９は全加算器が演算した結果を出
力するデータ経路で、１０，２０，２１，２２，
２３に接続されている。２０は隣接するPEと接
続されるデータ経路、２１は第１の論理積回路２
４の一方の入力経路、２２は演算結果がゼロかど
うかを検出する手段である論理否定回路２５の入
力経路、２３は演算手段の加算機能と演算機能の
中から１つを選択するための手段の入力経路であ
る。また、２６はデータ経路２７・２８のうちど
ちらかを制御ユニツトからの制御信号Ｓ１によつ
て選択するセレクタ、２９は値０・１・キヤリー
レジスタ１６の内容のうち何れかを制御ユニツト
からの制御信号Ｓ３によつて選択するセレクタ、
３０は第１の１ビツトレジスタ３１を初期設定す
るための手段であり、第１の論理積回路２４の出
力と、値１の何れかを制御ユニツトからの制御信
号Ｓ４によつて選択するセレクタ、３２は第２の
１ビツトレジスタ３３を初期設定するための手段
であり、第２の論理積回路３４の出力と、値１の
どちらかを制御ユニツトからの制御信号Ｓ５によ
つて選択するセレクタ、３５は第１の１ビツトレ
ジスタ３１と、第２の１ビツトレジスタ３３の内
容のうち何れかを制御ユニツトから送られる制御
ユニツトＳ７によつて選択するセレクタ、セレク
タ３５の出力信号３６は、メモリ１０の書込み信
号を制御する論理積回路３７の入力に接続されて
いる。これにより、制御ユニツトからのメモリ書
込み制御信号（Wnte Enable）３８とセレクタ
３５の出力信号３６の両者によつて、メモリ１０
への書込み制御が行われ、各PEの実行の有無が
指定できる。３９は演算手段の加算機能と減算機
能の中から１つを選択するための１つである３入
力の排他的論理和回路であり、演算機能を選択す
るための第３の１ビツトレジスタ４０の出力信号
４１、制御ユニツトからの制御信号Ｓ２、及びデ
ータ経路４２を通るデータが入力となる。４３
は、第３の１ビツトレジスタ４０を初期設定する
ための手段であり、全加算器９の出力信号と、値
０のどちらかを制御ユニツトからの制御信号Ｓ６
によつて選択するセレクタである。
る。第１図は、この発明の実施例のPE内部の構
成図であり、第１図において、５は制御ユニツト
から送られる各PE同一の制御信号群、８は制御
ユニツトから送られる各PE同一の制御信号S0に
よつて制御され、隣接するPEとのデータ転送を
行うためのセレクタ、９はメモリに蓄積されたデ
ータ、又は隣接するPEから送られる１ビツトデ
ータに対して全加算を行う全加算器、１０は２つ
の１ビツトデータの読出しと、１つの１ビツトデ
ータの書込みを同時に行えるメモリ、１６は全加
算器９のキヤリーを保持する１ビツトレジスタ、
１７・１８は全加算器の入力部へ接続されている
データ経路、１９は全加算器が演算した結果を出
力するデータ経路で、１０，２０，２１，２２，
２３に接続されている。２０は隣接するPEと接
続されるデータ経路、２１は第１の論理積回路２
４の一方の入力経路、２２は演算結果がゼロかど
うかを検出する手段である論理否定回路２５の入
力経路、２３は演算手段の加算機能と演算機能の
中から１つを選択するための手段の入力経路であ
る。また、２６はデータ経路２７・２８のうちど
ちらかを制御ユニツトからの制御信号Ｓ１によつ
て選択するセレクタ、２９は値０・１・キヤリー
レジスタ１６の内容のうち何れかを制御ユニツト
からの制御信号Ｓ３によつて選択するセレクタ、
３０は第１の１ビツトレジスタ３１を初期設定す
るための手段であり、第１の論理積回路２４の出
力と、値１の何れかを制御ユニツトからの制御信
号Ｓ４によつて選択するセレクタ、３２は第２の
１ビツトレジスタ３３を初期設定するための手段
であり、第２の論理積回路３４の出力と、値１の
どちらかを制御ユニツトからの制御信号Ｓ５によ
つて選択するセレクタ、３５は第１の１ビツトレ
ジスタ３１と、第２の１ビツトレジスタ３３の内
容のうち何れかを制御ユニツトから送られる制御
ユニツトＳ７によつて選択するセレクタ、セレク
タ３５の出力信号３６は、メモリ１０の書込み信
号を制御する論理積回路３７の入力に接続されて
いる。これにより、制御ユニツトからのメモリ書
込み制御信号（Wnte Enable）３８とセレクタ
３５の出力信号３６の両者によつて、メモリ１０
への書込み制御が行われ、各PEの実行の有無が
指定できる。３９は演算手段の加算機能と減算機
能の中から１つを選択するための１つである３入
力の排他的論理和回路であり、演算機能を選択す
るための第３の１ビツトレジスタ４０の出力信号
４１、制御ユニツトからの制御信号Ｓ２、及びデ
ータ経路４２を通るデータが入力となる。４３
は、第３の１ビツトレジスタ４０を初期設定する
ための手段であり、全加算器９の出力信号と、値
０のどちらかを制御ユニツトからの制御信号Ｓ６
によつて選択するセレクタである。
第２図に、制御ユニツトからの制御信号Ｓ２、
第３の１ビツトレジスタである演算機能選択用レ
ジスタＦ３，４０の出力信号Ｓ４１、データ経路
４２を通るデータ信号Ｄの３入力と排他的論理和
回路３９の出力０の真理値表を示す。表より、第
３の１ビツトレジスタである演算機能選択用レジ
スタＦ３，４０の内容Ｓによつて、データ経路４
２を通るデータ信号Ｄの１の補数をとるか、とら
ないかのどちらかを選択することができる。。２
の補数をとるか、とらないかのどちらかを選択し
たい場合には、この機能を用いて、あらかじめキ
ヤリーレジスタＣ１６に、０か１を格納しておけ
ばよく、これらより、各PEで独立に加算と２の
補数の加算（減算）の中から、１つを選択して実
行することができる。
第３の１ビツトレジスタである演算機能選択用レ
ジスタＦ３，４０の出力信号Ｓ４１、データ経路
４２を通るデータ信号Ｄの３入力と排他的論理和
回路３９の出力０の真理値表を示す。表より、第
３の１ビツトレジスタである演算機能選択用レジ
スタＦ３，４０の内容Ｓによつて、データ経路４
２を通るデータ信号Ｄの１の補数をとるか、とら
ないかのどちらかを選択することができる。。２
の補数をとるか、とらないかのどちらかを選択し
たい場合には、この機能を用いて、あらかじめキ
ヤリーレジスタＣ１６に、０か１を格納しておけ
ばよく、これらより、各PEで独立に加算と２の
補数の加算（減算）の中から、１つを選択して実
行することができる。
第１図において、第１・第２・第３の１ビツト
レジスタ３１・３３・４０の書込み制御は、それ
ぞれ制御ユニツトからの制御信号Ｓ８・Ｓ９・Ｓ
１０によつて行われる。
レジスタ３１・３３・４０の書込み制御は、それ
ぞれ制御ユニツトからの制御信号Ｓ８・Ｓ９・Ｓ
１０によつて行われる。
次に、第１図で示した実施例の構成に基づいて
動作を説明する。またここでは、簡単化のため
に、メモリに蓄積されているデータに対する演算
のみを考える。
動作を説明する。またここでは、簡単化のため
に、メモリに蓄積されているデータに対する演算
のみを考える。
まず、各PEの実行の有無の指定と、演算と同
時に演算結果がゼロであるかどうかを検出し、
PE内メモリに検出結果を蓄積する例として、PE
における実行の有無を指定する１ビツトのデータ
が、各PE内メモリのｍ番地に格納されており、
PE内メモリのｉ番地から上位４ビツトの内容と、
ｊ番地から上位４ビツトの内容を加算して、その
和をｋ番地から上位４ビツトに格納し、加算と同
時に和がゼロかどうかを検出し、その検出結果を
PE内メモリのｎ番地に格納する場合について、
第３図〜第５図を用いて説明する。
時に演算結果がゼロであるかどうかを検出し、
PE内メモリに検出結果を蓄積する例として、PE
における実行の有無を指定する１ビツトのデータ
が、各PE内メモリのｍ番地に格納されており、
PE内メモリのｉ番地から上位４ビツトの内容と、
ｊ番地から上位４ビツトの内容を加算して、その
和をｋ番地から上位４ビツトに格納し、加算と同
時に和がゼロかどうかを検出し、その検出結果を
PE内メモリのｎ番地に格納する場合について、
第３図〜第５図を用いて説明する。
第３図は、第１図で示したPE内メモリ１０に
おける、上記加算を行うためのデータ形成例を示
したものである。図おいて、４４は被加数で２の
補数表現の符号付４ビツト、４５は加数で２の補
数表現の符号付４ビツト、４６は和で２の補数表
現の符号付４ビツトである。４７はPEにおける
実行の有無を指定する１ビツトデータで、０の場
合に実行を禁止する。４８は和のゼロ検出の結果
（１ビツト）で、和が０であれば１になる。
おける、上記加算を行うためのデータ形成例を示
したものである。図おいて、４４は被加数で２の
補数表現の符号付４ビツト、４５は加数で２の補
数表現の符号付４ビツト、４６は和で２の補数表
現の符号付４ビツトである。４７はPEにおける
実行の有無を指定する１ビツトデータで、０の場
合に実行を禁止する。４８は和のゼロ検出の結果
（１ビツト）で、和が０であれば１になる。
第４図は、加算のフローチヤートで、４９の矢
印はレジスタ・メモリへのデータの書込み、５０
のカツコの中に示されたメモリ番地及びレジスタ
の内容、５１のバーは、第１図における全加算器
の出力信号を、２５の否定回路で反転すること、
５２の∧Ｆ２は第１図における３４の論理積回路
で、３３のＦ２の出力信号と論理積をとること、
５３の∧Ｆ１は第１図における２４の論理積回路
で、３１のＦ１の出力信号と論理積をとること、
５４の＋′0′は第１図におけるセレクタ２９で値
０を選択すること、５５の＋ｃは第１図における
セレクタ２９でキヤリーレジスタｃ１６の内容を
選択すること、５６の＋は制御ユニツトからの制
御信号Ｓ２が０であることを示しており５７の矩
形内に示したオペレーシヨンは、１サイクルで同
時に実行することができる。
印はレジスタ・メモリへのデータの書込み、５０
のカツコの中に示されたメモリ番地及びレジスタ
の内容、５１のバーは、第１図における全加算器
の出力信号を、２５の否定回路で反転すること、
５２の∧Ｆ２は第１図における３４の論理積回路
で、３３のＦ２の出力信号と論理積をとること、
５３の∧Ｆ１は第１図における２４の論理積回路
で、３１のＦ１の出力信号と論理積をとること、
５４の＋′0′は第１図におけるセレクタ２９で値
０を選択すること、５５の＋ｃは第１図における
セレクタ２９でキヤリーレジスタｃ１６の内容を
選択すること、５６の＋は制御ユニツトからの制
御信号Ｓ２が０であることを示しており５７の矩
形内に示したオペレーシヨンは、１サイクルで同
時に実行することができる。
サイクル５８では、レジスタＦ１，３１・Ｆ
２，３３・Ｆ３，４０を初期化する。サイクル５
９では、PEの実行の有無を指定する１ビツトデ
ータ（ｍ番地の内容）を、レジスタＦ１，３１に
セツトする。これ以降、第１図におけるセレクタ
３５によつて、このセレクタの出力信号Ｆとして
レジスタＦ１，３１の出力信号を選択すれば、メ
モリ１０への書込み制御をすることができる。サ
イクル６０では、レジスタＦ２，３３に実行の有
無を指定する１ビツトデータ（ｍ番地の内容）を
セツトする。ｍ番地の内容が０であれば、レジス
タＦ２，３３に第１図におけるセレクタ３２で値
１をセツトしないかぎり、０のままである。サウ
クル６１〜６６はレジスタＦ１，３１の内容が０
の場合は、メモリへの書込みが禁止されるため、
事実上、演算を実行していないのと同じになる。
サイクル６２〜６５は従来の並列データ処理装置
になかつた動作させるもので、各PE独立に加算
と和のゼロ検出を同時に行う。また、メモリのｍ
番地を０にして実行を禁止したPEのメモリのの
内容には変化がない。サイクル６６は、ｍ番地の
内容が１で、かつ和４ビツトのすべてのビツトが
０であれば、レジスタＦ２，３３の内容が１にな
つているので、第１図におけるセレクタ３５で、
出力信号ＦとしてレジスタＦ２，３３の出力信号
を選択すれば、ｎ番地に１が書込まれ、和が０で
あつたことがわかる。
２，３３・Ｆ３，４０を初期化する。サイクル５
９では、PEの実行の有無を指定する１ビツトデ
ータ（ｍ番地の内容）を、レジスタＦ１，３１に
セツトする。これ以降、第１図におけるセレクタ
３５によつて、このセレクタの出力信号Ｆとして
レジスタＦ１，３１の出力信号を選択すれば、メ
モリ１０への書込み制御をすることができる。サ
イクル６０では、レジスタＦ２，３３に実行の有
無を指定する１ビツトデータ（ｍ番地の内容）を
セツトする。ｍ番地の内容が０であれば、レジス
タＦ２，３３に第１図におけるセレクタ３２で値
１をセツトしないかぎり、０のままである。サウ
クル６１〜６６はレジスタＦ１，３１の内容が０
の場合は、メモリへの書込みが禁止されるため、
事実上、演算を実行していないのと同じになる。
サイクル６２〜６５は従来の並列データ処理装置
になかつた動作させるもので、各PE独立に加算
と和のゼロ検出を同時に行う。また、メモリのｍ
番地を０にして実行を禁止したPEのメモリのの
内容には変化がない。サイクル６６は、ｍ番地の
内容が１で、かつ和４ビツトのすべてのビツトが
０であれば、レジスタＦ２，３３の内容が１にな
つているので、第１図におけるセレクタ３５で、
出力信号ＦとしてレジスタＦ２，３３の出力信号
を選択すれば、ｎ番地に１が書込まれ、和が０で
あつたことがわかる。
第４図のフローを、縦横２×２個のPEから成
るPEアレイで実行した場合の、各サイクルにお
けるメモリ及びレジスタＦ１，３１・Ｆ２，３
３・Ｆ３，４０の結果を第５図ａ〜ｊに示す。
るPEアレイで実行した場合の、各サイクルにお
けるメモリ及びレジスタＦ１，３１・Ｆ２，３
３・Ｆ３，４０の結果を第５図ａ〜ｊに示す。
上記の例のように、従来の並列データ処理装置
で、ｌビツトの加算と和のゼロ検出を行つた場
合、加算と和のゼロ検出を同時に行うことができ
なかつたため、2lサイクルを必要としたのに対
し、この発明の並列データ処理装置では、ｌサイ
クルで行うことができる。
で、ｌビツトの加算と和のゼロ検出を行つた場
合、加算と和のゼロ検出を同時に行うことができ
なかつたため、2lサイクルを必要としたのに対
し、この発明の並列データ処理装置では、ｌサイ
クルで行うことができる。
次に、各PE内部に蓄積されているデータによ
つて、演算手段の加算機能と減算機能の中から１
つを選択し、演算と同時に演算結果がゼロかどう
かを検出してPE内メモリに検出結果を蓄積する
例を、引放し法を用いた除算における剰余の補正
動作について説明する。
つて、演算手段の加算機能と減算機能の中から１
つを選択し、演算と同時に演算結果がゼロかどう
かを検出してPE内メモリに検出結果を蓄積する
例を、引放し法を用いた除算における剰余の補正
動作について説明する。
被除数をＤ、除数をＳ、補正前の最終剰余をRl
とすると引放し法においてはＤ・Ｓ・Rlの符号に
よつて、第６図のような補正が必要となる。第６
図からわかるように被除数Ｄの符号DSと最終剰
余Rlの符号RlSが同符号のとき、剰余の補正は行
わない。またDSとRlSが異符号で、かつDSと除数
Ｓの符号SSが同符号のときは、RlとＳを加算し、
DsとRlsが異符号で、かつDsとSsが異符号のとき
は、RlからＳを減算する必要がある。また、これ
らの演算の結果剰余Ｒが求まるので、その剰余が
ゼロかどうかを検出する。
とすると引放し法においてはＤ・Ｓ・Rlの符号に
よつて、第６図のような補正が必要となる。第６
図からわかるように被除数Ｄの符号DSと最終剰
余Rlの符号RlSが同符号のとき、剰余の補正は行
わない。またDSとRlSが異符号で、かつDSと除数
Ｓの符号SSが同符号のときは、RlとＳを加算し、
DsとRlsが異符号で、かつDsとSsが異符号のとき
は、RlからＳを減算する必要がある。また、これ
らの演算の結果剰余Ｒが求まるので、その剰余が
ゼロかどうかを検出する。
第７図は、第１図で示したPE内メモリ１０に
おける、上記剰余の補正を行うためのデータ形式
例を示したものである。図において、６７は補正
前の剰余で２の補数表現の符号付４ビツト、６８
は除数で２の補数表現の符号付４ビツト、６９は
補正後の剰余で２の補数表現の符号付４ビツト、
７０は被除数の符号ビツト（１は負、０が正を表
わす）、７１はPEにおける実行の有無を指定する
１ビツトデータで、０の場合実行を禁止する。７
２は剰余のゼロ検出の結果（１ビツト）で、剰余
が０であれば１になる。
おける、上記剰余の補正を行うためのデータ形式
例を示したものである。図において、６７は補正
前の剰余で２の補数表現の符号付４ビツト、６８
は除数で２の補数表現の符号付４ビツト、６９は
補正後の剰余で２の補数表現の符号付４ビツト、
７０は被除数の符号ビツト（１は負、０が正を表
わす）、７１はPEにおける実行の有無を指定する
１ビツトデータで、０の場合実行を禁止する。７
２は剰余のゼロ検出の結果（１ビツト）で、剰余
が０であれば１になる。
第８図は、引き放し法を用いた除算における剰
余の補正のフローチヤートで、７３の＋／−は、
制御ユニツトからの制御信号Ｓ２が０であり、レ
ジスタＦ３，４０の出力信号Ｓが０のとき、第１
図で示したデータ経路４２を通るデータはそのま
まで、Ｓが１のときに反転されることを示す。
余の補正のフローチヤートで、７３の＋／−は、
制御ユニツトからの制御信号Ｓ２が０であり、レ
ジスタＦ３，４０の出力信号Ｓが０のとき、第１
図で示したデータ経路４２を通るデータはそのま
まで、Ｓが１のときに反転されることを示す。
サイクル７４では、レジスタＦ１，３１・Ｆ
２，３３・Ｆ３，４０を初期化する。サイクル７
５・７６では、PEの実行の有無を指定する１ビ
ツトデータ（ｍ番地の内容）を、レジスタＦ１，
３１・Ｆ２，３３にセツトする。
２，３３・Ｆ３，４０を初期化する。サイクル７
５・７６では、PEの実行の有無を指定する１ビ
ツトデータ（ｍ番地の内容）を、レジスタＦ１，
３１・Ｆ２，３３にセツトする。
サイクル７７・７８では、被除数の符号DSと
補正前の最終剰余RlSが同符号のPEは、以後のPE
の実行を止めるため、レジスタＦ１，３１・Ｆ
２，３３に０を書込む。サイクル７９は、レジス
タＦ１，３１の内容が１のPEだけ、ｎ番地に０
を書込む。サイクル８０は、被除数の符号DSと
除数の符号が同符号のPEは、レジスタＦ３，４
０に０を書込み、異符号のPEは１を書込む。サ
イクル８１では、レジスタＦ３，４０の内容を、
キヤリーレジスタｃに書込む。これは、第１図に
おいて、データ経路１８に１を、データ経路４２
に０を、セレクタ２９の出力経路に値０を乗せ、
制御ユニツトからの制御信号Ｓ２を０とすること
により実行できる。つまり、レジスタＦ３，４０
の内容が０のPEは、キヤリーレジスタｃの内容
は０、レジスタＦ３，４０の内容が１のPEは、
キヤリーレジスタｃの内容が１になる。サイクル
８２〜８５では、レジスタＦ３，４０の内容が０
のPEは、第１図におけるデータ経路４２を通る
除数Ｓの各ビツトの値が、データ経路１７に出力
され、レジスタＦ３，４０の内容が１のPEは、
これが反転して出力され、データ経路１８を通る
最終剰余Rlの各ビツトに加算される。また、それ
と同時に、レジスタＦ２，３３にゼロ検出の結果
が書込まれる。サイクル８６では、レジスタＦ
２，３３の内容が１であるPEだけ、ｎ番地に１
が書込まれ、結果が０であつたことがわかる。
補正前の最終剰余RlSが同符号のPEは、以後のPE
の実行を止めるため、レジスタＦ１，３１・Ｆ
２，３３に０を書込む。サイクル７９は、レジス
タＦ１，３１の内容が１のPEだけ、ｎ番地に０
を書込む。サイクル８０は、被除数の符号DSと
除数の符号が同符号のPEは、レジスタＦ３，４
０に０を書込み、異符号のPEは１を書込む。サ
イクル８１では、レジスタＦ３，４０の内容を、
キヤリーレジスタｃに書込む。これは、第１図に
おいて、データ経路１８に１を、データ経路４２
に０を、セレクタ２９の出力経路に値０を乗せ、
制御ユニツトからの制御信号Ｓ２を０とすること
により実行できる。つまり、レジスタＦ３，４０
の内容が０のPEは、キヤリーレジスタｃの内容
は０、レジスタＦ３，４０の内容が１のPEは、
キヤリーレジスタｃの内容が１になる。サイクル
８２〜８５では、レジスタＦ３，４０の内容が０
のPEは、第１図におけるデータ経路４２を通る
除数Ｓの各ビツトの値が、データ経路１７に出力
され、レジスタＦ３，４０の内容が１のPEは、
これが反転して出力され、データ経路１８を通る
最終剰余Rlの各ビツトに加算される。また、それ
と同時に、レジスタＦ２，３３にゼロ検出の結果
が書込まれる。サイクル８６では、レジスタＦ
２，３３の内容が１であるPEだけ、ｎ番地に１
が書込まれ、結果が０であつたことがわかる。
以上のように第８図で示したフローを実行する
と、被除数の符号DSと最終剰余の符号RlSが同符
号のPEは、レジスタＦ１，３１に０が書込まれ、
以後のメモリへの書込みが禁止され動作は行われ
ない。また、DSとRlSが異符号で、かつDSと除数
の符号SSが同符号のPEは、最終剰余Rlと除数Ｓ
は加算され、DSとRlSが異符号で、かつDSとSSが
異符号のPEは、最終剰余Rlと除数Ｓの２の補数
が加算（つまり減算）される。さらに、この動作
と同時に、演算結果がゼロかでうかを検出するこ
とができる。しかし、DSとRlが同符号のPEは、
マスクされているため、補正前の最終剰余を求め
るときに、同様にしてゼロ検出をしておく必要が
ある。
と、被除数の符号DSと最終剰余の符号RlSが同符
号のPEは、レジスタＦ１，３１に０が書込まれ、
以後のメモリへの書込みが禁止され動作は行われ
ない。また、DSとRlSが異符号で、かつDSと除数
の符号SSが同符号のPEは、最終剰余Rlと除数Ｓ
は加算され、DSとRlSが異符号で、かつDSとSSが
異符号のPEは、最終剰余Rlと除数Ｓの２の補数
が加算（つまり減算）される。さらに、この動作
と同時に、演算結果がゼロかでうかを検出するこ
とができる。しかし、DSとRlが同符号のPEは、
マスクされているため、補正前の最終剰余を求め
るときに、同様にしてゼロ検出をしておく必要が
ある。
上記の例のように、従来の並列データ処理装置
では、ｌビツトの剰余の補正と、補正後の剰余の
ゼロ検出を行つた場合、第６図に示したRl＋Ｓの
演算、Rl−Ｓの演算、ゼロ検出を同時に行うこと
ができなかつたため、3lサイクルを必要としたの
に対し、この発明の並列データ処理装置では、ｌ
サイクルで行うことができる。
では、ｌビツトの剰余の補正と、補正後の剰余の
ゼロ検出を行つた場合、第６図に示したRl＋Ｓの
演算、Rl−Ｓの演算、ゼロ検出を同時に行うこと
ができなかつたため、3lサイクルを必要としたの
に対し、この発明の並列データ処理装置では、ｌ
サイクルで行うことができる。
以上のように、この発明によれば、各PE独立
に、隣接するPEから送られるデータ又は各PE内
に蓄積したデータによつて、各PEの実行の有無
を指定でき、かつ、それと同時に、実行を行う
PEにおいては、隣接するPEから送られるデータ
又は各PEに蓄積したデータによつて演算手段の
加算機能と、演算機能の中から１つを選択して実
行でき、かつ、それと同時に演結果がゼロかどう
かを検出して、１ビツト又は複数ビツトの演算終
了後、その検出結果を蓄積できるようにPEを構
成したので、算術論理演算等の基本演算を、簡単
な制御で高速に行える効果がある。
に、隣接するPEから送られるデータ又は各PE内
に蓄積したデータによつて、各PEの実行の有無
を指定でき、かつ、それと同時に、実行を行う
PEにおいては、隣接するPEから送られるデータ
又は各PEに蓄積したデータによつて演算手段の
加算機能と、演算機能の中から１つを選択して実
行でき、かつ、それと同時に演結果がゼロかどう
かを検出して、１ビツト又は複数ビツトの演算終
了後、その検出結果を蓄積できるようにPEを構
成したので、算術論理演算等の基本演算を、簡単
な制御で高速に行える効果がある。
第１図は、この発明の一実施例による並列デー
タ処理装置のPE内部の構成図、第２図は、第１
図の排他的論理和回路の真理値表、第３図は、第
１図を用いた加算動作におけるデータ形式を示す
図、第４図は、第１図を用いた加算動作を示すフ
ローチヤート、第５図は、第４図のフローチヤー
トを実行したときのメモリ・レジスタの内容の変
化を示す図、第６図は、引き放し法による除算に
おける剰余の補正方法を示した図、第７図は、第
１図を用いた剰余の補正動作におけるデータ形式
を示す図、第８図は、第１図を用いた剰余の補正
動作を示すフローチヤート、第９図は、従来の並
列データ処理装置の構成図、第１０図・第１１図
は、第９図はPE内部の構成図である。 図中、１は基本演算要素（PE）、２はPE間の
データ転送経路、３は基本演算要素群、５は外部
からの制御信号、８はデータ転送手段（セレク
タ）、９は演算手段（加算器）、１０はデータ蓄積
手段（メモリ）、２４は第１の論理積回路、２５
はゼロ検出手段（論理否定回路）、３１は第１の
１ビツトレジスタ、３３は第２の１ビツトレジス
タ、３４は第２の論理積回路、３５・３７はPE
の実行の有無の指定手段（セレクタ・論理積回
路）、３９は演算機能選択手段（排他的論理和回
路）、４０は第３の１ビツトレジスタである。な
お図中、同一符号は同一、又は相当部分を示す。
タ処理装置のPE内部の構成図、第２図は、第１
図の排他的論理和回路の真理値表、第３図は、第
１図を用いた加算動作におけるデータ形式を示す
図、第４図は、第１図を用いた加算動作を示すフ
ローチヤート、第５図は、第４図のフローチヤー
トを実行したときのメモリ・レジスタの内容の変
化を示す図、第６図は、引き放し法による除算に
おける剰余の補正方法を示した図、第７図は、第
１図を用いた剰余の補正動作におけるデータ形式
を示す図、第８図は、第１図を用いた剰余の補正
動作を示すフローチヤート、第９図は、従来の並
列データ処理装置の構成図、第１０図・第１１図
は、第９図はPE内部の構成図である。 図中、１は基本演算要素（PE）、２はPE間の
データ転送経路、３は基本演算要素群、５は外部
からの制御信号、８はデータ転送手段（セレク
タ）、９は演算手段（加算器）、１０はデータ蓄積
手段（メモリ）、２４は第１の論理積回路、２５
はゼロ検出手段（論理否定回路）、３１は第１の
１ビツトレジスタ、３３は第２の１ビツトレジス
タ、３４は第２の論理積回路、３５・３７はPE
の実行の有無の指定手段（セレクタ・論理積回
路）、３９は演算機能選択手段（排他的論理和回
路）、４０は第３の１ビツトレジスタである。な
お図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ １ビツトを単位とする演算手段とデータ転送
手段、及びデータ蓄積手段を持つ基本演算要素
を、２次元又は３次元格子状に複数個接続し、外
部からの同一制御信号により、該基本演算要素群
を制御する並列データ処理装置において、該基本
演算要素内に、隣接する基本演算要素、又はデー
タ蓄積手段から送られるデータを蓄積する第１の
１ビツトレジスタと、１ビツト又は複数ビツトの
演算を行いながら、１ビツト又は複数ビツトの演
算結果がゼロであるかどうかを検出する手段と、
該検出結果を蓄積する第２の１ビツトレジスタ
と、該第１・第２の１ビツトレジスタに蓄積した
データのどちらか一方を外部からの同一制御信号
によつて選択し、該選択データによつて基本演算
要素の実行の有無を指定する手段と、隣接する基
本演算要素、又はデータ蓄積手段から送られるる
データを蓄積する第３の１ビツトレジスタと、該
第３の１ビツトレジスタに蓄積したデータによつ
て、加算と減算のどちらかを選択する手段とを設
け、各基本演算要素ごとに独立に、隣接する基本
演算要素、又はデータ蓄積手段から送られるデー
タによつて、該基本演算要素の実行の有無が指定
でき、かつ、それと同時に、実行するように指定
された基本演算要素においては、隣接する基本演
算要素、又はデータ蓄積手段から送られるデータ
によつて加算と減算のどちらかを選択して実行で
き、かつ、それと同時に、１ビツト又は複数ビツ
トの演算結果がゼロであるかどうかを検出し、基
本演算要素内に該検出結果を蓄積できることを特
徴とする並列データ処理装置。 ２ 隣接する基本演算要素、又はデータ蓄積手段
から送られるデータと、第１の１ビツトレジスタ
の出力データとの論理積をとる第１の論理回路が
あつて、該第１の論理回路の出力を該第１の１ビ
ツトレジスタの入力とする回路を、基本演算要素
内に備えた事を特徴とする特許請求の範囲第１項
記載の並列データ処理装置。 ３ 隣接する基本演算要素、又はデータ蓄積手段
から送られるデータの論理否定と、第２の１ビツ
トレジスタの出力データとの論理積をとる第２の
論理回路があつて、該第２の論理回路の出力を、
該第２の１ビツトレジスタの入力とする回路を基
本演算要素内に備えて、１ビツト又は複数ビツト
の演算結果のゼロ検出を行う事を特徴とする特許
請求の範囲第２項記載の並列データ処理装置。 ４ 演算手段である加算器があつて、該加算器の
一方の入力の論理否定をとるかとらないかを、第
３の１ビツトレジスタに蓄積したデータによつて
選択する回路を基本演算要素内に備えて、１ビツ
ト又は複数ビツトの加算と減算のどちらかを選択
することができる事を特徴とする特許請求の範囲
第３項記載の並列データ処理装置。 ５ 外部からの同一制御信号によつて、該第１・
第２・第３の１ビツトレジスタの初期設定、及び
書込み制御が行える事を特徴とする特許請求の範
囲第４項記載の並列データ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61293444A JPS63147256A (ja) | 1986-12-11 | 1986-12-11 | 並列デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61293444A JPS63147256A (ja) | 1986-12-11 | 1986-12-11 | 並列デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63147256A JPS63147256A (ja) | 1988-06-20 |
| JPH0260020B2 true JPH0260020B2 (ja) | 1990-12-14 |
Family
ID=17794843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61293444A Granted JPS63147256A (ja) | 1986-12-11 | 1986-12-11 | 並列デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63147256A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4775952A (en) * | 1986-05-29 | 1988-10-04 | General Electric Company | Parallel processing system apparatus |
| JPH0254383A (ja) * | 1988-08-18 | 1990-02-23 | Mitsubishi Electric Corp | アレイプロセッサ |
-
1986
- 1986-12-11 JP JP61293444A patent/JPS63147256A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63147256A (ja) | 1988-06-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |