JPH0254383A - アレイプロセッサ - Google Patents
アレイプロセッサInfo
- Publication number
- JPH0254383A JPH0254383A JP63205560A JP20556088A JPH0254383A JP H0254383 A JPH0254383 A JP H0254383A JP 63205560 A JP63205560 A JP 63205560A JP 20556088 A JP20556088 A JP 20556088A JP H0254383 A JPH0254383 A JP H0254383A
- Authority
- JP
- Japan
- Prior art keywords
- data
- registers
- local memory
- local
- memories
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 65
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
- G06F15/8023—Two dimensional arrays, e.g. mesh, torus
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマトリックス状に配列された複数の処理要素に
より並列的にデータ処理を行い得るアレイプロセッサに
関する。
より並列的にデータ処理を行い得るアレイプロセッサに
関する。
第４図は従来のアレイプロセッサの構成を示すブロック
図であり、この例では９（ｆｌｉｔの処理要素（ＰＥ）
１１ａ〜ｌｌｉが３行×３列のマトリックス状に配列さ
れている。そして、各処理要素（ＰＥ）ｌｌａ〜ｌｌｉ
間はそれぞれ入出力線１２２〜１２ｍ＋にて相互に隣り
相う同士が接続されている。
図であり、この例では９（ｆｌｉｔの処理要素（ＰＥ）
１１ａ〜ｌｌｉが３行×３列のマトリックス状に配列さ
れている。そして、各処理要素（ＰＥ）ｌｌａ〜ｌｌｉ
間はそれぞれ入出力線１２２〜１２ｍ＋にて相互に隣り
相う同士が接続されている。
第５図は上述のアレイプロセッサを構成するそれぞれの
処理要素ＣＰＦ、’）の−構成例を示すブロック図であ
る。なお、この第４図及び第５図に示された従来例は、
たとえば米国ＮＣＲ社製品（ＧＥＯＭＨＴＲＩＣＡＲ夏
ＴＨＭＥＴＩＣＰＳＲＡＬＬｆ！Ｌ ＰＲＯＣＨ５ＳＯ
ＲＮＣＲ４５ＣＧ７２）の仕様書に示されている図を簡
略化したものである。
処理要素ＣＰＦ、’）の−構成例を示すブロック図であ
る。なお、この第４図及び第５図に示された従来例は、
たとえば米国ＮＣＲ社製品（ＧＥＯＭＨＴＲＩＣＡＲ夏
ＴＨＭＥＴＩＣＰＳＲＡＬＬｆ！Ｌ ＰＲＯＣＨ５ＳＯ
ＲＮＣＲ４５ＣＧ７２）の仕様書に示されている図を簡
略化したものである。
第５図において、１は算術論理演算部（以下、ＡＬＵと
称す）であり、この例では第１及び第２の二つのレジス
タ２ａ、 ２ｂからデータが与えられ、両者をオペラン
ドとして算術論理演算を行う、このＡＬＵＩによる演算
結果は再度第１のレジスタ２ａへ直接入力されるか、ま
たは局所メモリ部３に格納される。
称す）であり、この例では第１及び第２の二つのレジス
タ２ａ、 ２ｂからデータが与えられ、両者をオペラン
ドとして算術論理演算を行う、このＡＬＵＩによる演算
結果は再度第１のレジスタ２ａへ直接入力されるか、ま
たは局所メモリ部３に格納される。
レジスタ２ａ、 ２ｂへは上述の局所メモリ部３からそ
れぞれデータが与えられる他、インタフェイス回路５を
介して入出力線６がらそれぞれデータが与えられる。
れぞれデータが与えられる他、インタフェイス回路５を
介して入出力線６がらそれぞれデータが与えられる。
局所メモリ部３はインクフェイス回路５から、あるいは
両レジスタ２ａ、 ２ｂから、更にはＡＬＵＩがら与え
られるデータを格納し、それぞれに対してデータを出力
する。この局所メモリ部３のデータ入出力は外部から与
えられるアドレス入力４ｃに従って行われる。
両レジスタ２ａ、 ２ｂから、更にはＡＬＵＩがら与え
られるデータを格納し、それぞれに対してデータを出力
する。この局所メモリ部３のデータ入出力は外部から与
えられるアドレス入力４ｃに従って行われる。
インタフェイス回路５はレジスタ２ａ、 ２ｂ及び局所
メモリ部３に接続され、且つ入出方線６を介して外部と
接続されている。
メモリ部３に接続され、且つ入出方線６を介して外部と
接続されている。
このような従来のアレイプロセッサの動作は以下の如く
である。
である。
ＡＬＵＩは両レジスタ２ａ、 ２ｂからデータを受取り
、これらをオペランドとして算術論理演算を行い、その
結果を第１のレジスタ２ａ及び局所メモリ部３に出力す
る。また局所メモリ部３は、両レジスタ２ａ、 ２ｂま
たはインタフェイス回路５との間でデータ転送を行い、
インタフェイス回路５は入出力線６を介して外部とのデ
ータ転送を行う。
、これらをオペランドとして算術論理演算を行い、その
結果を第１のレジスタ２ａ及び局所メモリ部３に出力す
る。また局所メモリ部３は、両レジスタ２ａ、 ２ｂま
たはインタフェイス回路５との間でデータ転送を行い、
インタフェイス回路５は入出力線６を介して外部とのデ
ータ転送を行う。
但し、以上の動作は同一のシステム資源を用いて同時に
行うことは出来ない。
行うことは出来ない。
このような第５図に示す如きそれぞれの処理要素（ＰＥ
）が第４図に示す如く多数配列されてアレイプロセッサ
が構成されている。従って、アレイプロセッサでは、そ
れぞれの処理要素（ＰＲ）が−上述の如き動作をそれぞ
れ並列して同時に実行するため、全体としての処理速度
が迅速化される。
）が第４図に示す如く多数配列されてアレイプロセッサ
が構成されている。従って、アレイプロセッサでは、そ
れぞれの処理要素（ＰＲ）が−上述の如き動作をそれぞ
れ並列して同時に実行するため、全体としての処理速度
が迅速化される。
このようにアレイプロセッサは、多数の処理要素を用い
て高速処理を行うものであるが、従来のアレイプロセッ
サの個々の処理要素は上述の如く構成されているため、
それぞれの処理要素について局所メモリがそれぞれひと
つずつしか備えられていない。従って、ＡＬＵの処理に
必要な複数のデータを局所メモリから演算器の入力とな
るレジスタに読出すためにはデータの数と同じ回数局所
メモリをアクセスする必要があり、この複数回のメモリ
アクセスがＡＬＵの使用効率を低下させ、アレイプロセ
ッサ全体としての処理速度向上の妨げになっている。
て高速処理を行うものであるが、従来のアレイプロセッ
サの個々の処理要素は上述の如く構成されているため、
それぞれの処理要素について局所メモリがそれぞれひと
つずつしか備えられていない。従って、ＡＬＵの処理に
必要な複数のデータを局所メモリから演算器の入力とな
るレジスタに読出すためにはデータの数と同じ回数局所
メモリをアクセスする必要があり、この複数回のメモリ
アクセスがＡＬＵの使用効率を低下させ、アレイプロセ
ッサ全体としての処理速度向上の妨げになっている。
具体的には、たとえば２数の加算を行う場合、まず第１
の数を第１のレジスタ２ａが局所メモリ部３から読出し
て記憶し、次に第２の数を第２のレジスタ２ｂが局所メ
モリ部３から読出して記憶し、この後に両レジスタ２ａ
、 ２ｂからＡＬＵ１がそれぞれに記憶されている数を
読出して加算の演算処理を行う、という手順が必要であ
る。
の数を第１のレジスタ２ａが局所メモリ部３から読出し
て記憶し、次に第２の数を第２のレジスタ２ｂが局所メ
モリ部３から読出して記憶し、この後に両レジスタ２ａ
、 ２ｂからＡＬＵ１がそれぞれに記憶されている数を
読出して加算の演算処理を行う、という手順が必要であ
る。
本発明はこのような事情に鑑みてなされたものであり、
アレイプロセッサのそれぞれの処理要素への制御入力の
数を大きくは増加させることなく、局所メモリへのアク
セス回数を減少することにより高速処理を可能としたア
レイプロセッサの提供を目的とする。
アレイプロセッサのそれぞれの処理要素への制御入力の
数を大きくは増加させることなく、局所メモリへのアク
セス回数を減少することにより高速処理を可能としたア
レイプロセッサの提供を目的とする。
本発明のプレイプロセッサは、第１の発明ではそれぞれ
の処理要素内に複数の局所メモリを備え、これらを同時
アクセス可能に構成してあり、第２の発明では処理要素
内に複数のポートを有する局所メモリを備え、それぞれ
のポートを同時にアクセス可能に構成しである。
の処理要素内に複数の局所メモリを備え、これらを同時
アクセス可能に構成してあり、第２の発明では処理要素
内に複数のポートを有する局所メモリを備え、それぞれ
のポートを同時にアクセス可能に構成しである。
本発明のアレイプロセッサでは、第１の発明ではそれぞ
れの処理要素内に備えられた複数の局所メモリが同時ア
クセスされ、第２の発明では複数のポートを介して一つ
の局所メモリが同時アクセスされる。
れの処理要素内に備えられた複数の局所メモリが同時ア
クセスされ、第２の発明では複数のポートを介して一つ
の局所メモリが同時アクセスされる。
以下、本発明をその実施例を示す図面に基づいて詳述す
る。
る。
第１図は本発明に係るアレイプロセッサを構成するそれ
ぞれの処理要素（ＰＥ）の構成を示すプロッり図である
。なお、本発明のアレイプロセッサの全体構成は前述の
従来例を示す第４図の構成と同様であり、また以下の説
明においては従来例と同様の構成部分には同一の参照符
号を付与しである。
ぞれの処理要素（ＰＥ）の構成を示すプロッり図である
。なお、本発明のアレイプロセッサの全体構成は前述の
従来例を示す第４図の構成と同様であり、また以下の説
明においては従来例と同様の構成部分には同一の参照符
号を付与しである。
第１図において、１は算術論理演算部（以下、ＡＬＵ
と称す）であり、この例では第１及び第２の二つのレジ
スタ２ａ、 ２ｂからデータが与えられ、両者をオペラ
ンドとして算術論理演算を行う。このＡＬＵＩによる演
算結果は再度箱１のレジスタ２ａへ直接入力されるか、
または局所メモリ部３に格納される。
と称す）であり、この例では第１及び第２の二つのレジ
スタ２ａ、 ２ｂからデータが与えられ、両者をオペラ
ンドとして算術論理演算を行う。このＡＬＵＩによる演
算結果は再度箱１のレジスタ２ａへ直接入力されるか、
または局所メモリ部３に格納される。
レジスタ２ａ、 ２ｂへは上述の局所メモリ部３からそ
れぞれデータが与えられる他、インタフェイス回路５を
介して入出力線６からそれぞれデータが与えられる。
れぞれデータが与えられる他、インタフェイス回路５を
介して入出力線６からそれぞれデータが与えられる。
局所メモリ部３は、第１及び第２の局所メモリ３ａ、
３ｂにて構成されている。局所メモリ３ａ、 ３ｂはそ
れぞれインタフェイス回路５から、あるいは両＾ＬＩＪ
Ｉから与えられるデータを格納し、それぞれに対してデ
ータを出力することは前述の従来例同様であるが、両レ
ジスタ２ａ、 ２ｂについてはそれぞれが独立して同時
にアクセス可能である。この局所メモリ３ａ、 ３ｂの
データ入出力は外部から与えられるアドレス人力４ａ、
４ｂに従ってそれぞれ行なわれる。
３ｂにて構成されている。局所メモリ３ａ、 ３ｂはそ
れぞれインタフェイス回路５から、あるいは両＾ＬＩＪ
Ｉから与えられるデータを格納し、それぞれに対してデ
ータを出力することは前述の従来例同様であるが、両レ
ジスタ２ａ、 ２ｂについてはそれぞれが独立して同時
にアクセス可能である。この局所メモリ３ａ、 ３ｂの
データ入出力は外部から与えられるアドレス人力４ａ、
４ｂに従ってそれぞれ行なわれる。
インタフェイス回路５はレジスタ２ａ、 ２ｂ及び両局
所メモリ３ａ、 ３ｂに接続され、且つ入出力線６を介
して外部と接続されている。
所メモリ３ａ、 ３ｂに接続され、且つ入出力線６を介
して外部と接続されている。
このような本発明のアレイプロセッサの動作は以下の如
くである。
くである。
ＡＬＩＩＩは両レジスタ２ａ、 ２ｂからデータを受取
り、これらをオペランドとして算術論理演算を行い、そ
の結果を第１のレジスタ２ａ及び両局所メモリ３ ａ
＋３ｂにて構成される局所メモリ部３に出力する。また
両局所メモリ３ａ、 ３ｂは、両レジスタ２ａ、 ２ｂ
またはインタフェイス回路５との間でデータ転送を行い
、インタフェイス回路５は入出力線６を介して外部との
データ転送を行う。
り、これらをオペランドとして算術論理演算を行い、そ
の結果を第１のレジスタ２ａ及び両局所メモリ３ ａ
＋３ｂにて構成される局所メモリ部３に出力する。また
両局所メモリ３ａ、 ３ｂは、両レジスタ２ａ、 ２ｂ
またはインタフェイス回路５との間でデータ転送を行い
、インタフェイス回路５は入出力線６を介して外部との
データ転送を行う。
ところで、第１の局所メモリ３ａは第１のレジスタ２ａ
及びＡＬＵＩの入出力と接続され、また第２の局所メモ
リ３ｂは第２のレジスタ２ｂと接続されているため、二
つのレジスタ２ａ、 ２ｂへのデータの続出し及びイン
タフェイス回路５を介しての外部とのデータ転送、第１
及び第２の局所メモリ３ａ、 ３ｂへのアクセスは総て
同時に実行することが可能である。
及びＡＬＵＩの入出力と接続され、また第２の局所メモ
リ３ｂは第２のレジスタ２ｂと接続されているため、二
つのレジスタ２ａ、 ２ｂへのデータの続出し及びイン
タフェイス回路５を介しての外部とのデータ転送、第１
及び第２の局所メモリ３ａ、 ３ｂへのアクセスは総て
同時に実行することが可能である。
−例として前述同様の２数の加算の例では、加算対象の
２数のデータをそれぞれ局所メモリ部３の両局所メモリ
３ａ、 ３ｂに入力しておき、両レジスタ２ａ、 ２ｂ
がそれぞれ両局所メモリ３ａ、 ３ｂから同時に加算対
象のデータを読出して記憶する。そして、両レジスタ２
ａ、 ２ｂに記憶されているデータをＡＬＵＩが読出し
て加算の演算処理を行う。従って、局所メモリ部３への
アクセスは加算１回について１回で済み、従来例に比し
てＡＬＵＩの処理効率が向上する。
２数のデータをそれぞれ局所メモリ部３の両局所メモリ
３ａ、 ３ｂに入力しておき、両レジスタ２ａ、 ２ｂ
がそれぞれ両局所メモリ３ａ、 ３ｂから同時に加算対
象のデータを読出して記憶する。そして、両レジスタ２
ａ、 ２ｂに記憶されているデータをＡＬＵＩが読出し
て加算の演算処理を行う。従って、局所メモリ部３への
アクセスは加算１回について１回で済み、従来例に比し
てＡＬＵＩの処理効率が向上する。
一般に、アレイプロセッサの処理要素は集積回路を構成
する際の面積等に加えられる制限等の理由から、簡単な
構成に構成することが望ましい。
する際の面積等に加えられる制限等の理由から、簡単な
構成に構成することが望ましい。
また、複雑な計算処理に際しては、上述のような２数の
加算の如き単純な演算を多数回反復することが多い。従
って、上記実施例の如く、局所メモリ部３に二つの局所
メモリ３ａ、 ３ｂを備えてそれぞれを二つのレジスタ
２ａ、 ２ｂから同時に独立的にアクセス可能に構成す
れば、アレイプロセッサの処理速度は大きく向上する。
加算の如き単純な演算を多数回反復することが多い。従
って、上記実施例の如く、局所メモリ部３に二つの局所
メモリ３ａ、 ３ｂを備えてそれぞれを二つのレジスタ
２ａ、 ２ｂから同時に独立的にアクセス可能に構成す
れば、アレイプロセッサの処理速度は大きく向上する。
なお、この実施例ではレジスタ２ａ、 ２ｂおよ局所メ
モリ３ａ、 ３ｂ共それぞれ二つずつ備える構成を採っ
ているが、それ以上でもよいことは勿論である。
モリ３ａ、 ３ｂ共それぞれ二つずつ備える構成を採っ
ているが、それ以上でもよいことは勿論である。
また、上記実施例では局所メモリ部３の両局所メモリ３
ａ、 ３ｂに対するアドレス制御を第１及び第２のアド
レス人力４ａ、 ４ｂにてそれぞれ個別に行っているが
、第２図に示す如く、同一のアドレス入力４ｃにて制御
することも勿論可能である。この場合、たとえば前述同
様の２数の加算の例であれば、両局所メモリ３ａ、 ３
ｂに同一のアドレス入力４Ｃを与えて加算対象の２数の
データを同一のアドレスに記憶させ、この同一のアドレ
スから両レジスタ２ａ。
ａ、 ３ｂに対するアドレス制御を第１及び第２のアド
レス人力４ａ、 ４ｂにてそれぞれ個別に行っているが
、第２図に示す如く、同一のアドレス入力４ｃにて制御
することも勿論可能である。この場合、たとえば前述同
様の２数の加算の例であれば、両局所メモリ３ａ、 ３
ｂに同一のアドレス入力４Ｃを与えて加算対象の２数の
データを同一のアドレスに記憶させ、この同一のアドレ
スから両レジスタ２ａ。
２ｂへそれぞれデータを読出せばよい。
このような構成を採れば、それぞれの処理要素（ＰＲ）
に接続される制御線の数、即ちアドレス入力４ｃの数及
びこれに付随する制御信号の数を増加させる必要が無い
。
に接続される制御線の数、即ちアドレス入力４ｃの数及
びこれに付随する制御信号の数を増加させる必要が無い
。
また更に、上記実施例では局所メモリ部３を二つの独立
した局所メモリ３ａ、 ３ｂにて構成したが、たとえば
第３図に示す如く、複数のボートを有する単一のメモリ
にて構成することも可能である。
した局所メモリ３ａ、 ３ｂにて構成したが、たとえば
第３図に示す如く、複数のボートを有する単一のメモリ
にて構成することも可能である。
即ち、第３図に示す如く、局所メモリ部３はレジスタ２
ａ、 ２ｂに対応して第１．第２の二つのボート１０ａ
、 １０ｂが備えられている。従って、第１図における
第１の局所メモリ３ａの入出力端子に第１のボー）１０
ａを、第２の局所メモリ３ｂの入出力端子に第２のポー
） １０ｂを対応させれば、全く同様の動作が可能であ
る。
ａ、 ２ｂに対応して第１．第２の二つのボート１０ａ
、 １０ｂが備えられている。従って、第１図における
第１の局所メモリ３ａの入出力端子に第１のボー）１０
ａを、第２の局所メモリ３ｂの入出力端子に第２のポー
） １０ｂを対応させれば、全く同様の動作が可能であ
る。
以上に詳述した如く、本発明のアレイプロセッサによれ
ば、その処理要素の局所メモリ部を複数の独立した同時
にアクセス可能なメモリに構成し、あるいは同時にデー
タの続出し可能な複数のポートを備えたメモリにて構成
しているので、それぞれの処理要素におけるＡＬＵの処
理速度が向上し、アレイプロセッサ全体としての処理速
度が高速化される。
ば、その処理要素の局所メモリ部を複数の独立した同時
にアクセス可能なメモリに構成し、あるいは同時にデー
タの続出し可能な複数のポートを備えたメモリにて構成
しているので、それぞれの処理要素におけるＡＬＵの処
理速度が向上し、アレイプロセッサ全体としての処理速
度が高速化される。
第１図は本発明に係るアレイプロセッサの各処理要素の
構成を示すブロック図、第２図はそのアドレス入力を一
つにした構成例を示すブロック図、第３図は本発明のア
レイプロセッサの第２の実施例の構成を示すブロック図
、第４図及び第５図は従来のアレイプロセッサの全体構
成及びその処理要素を示すブロック図である。 ＰＲ・・・処理要素 １・・・ＡＬＵ ２ａ、２
ｂ・・・レジスタ３・・・局所メモリ部 ３ａ、３ｂ・
・・局所メモリ １０ａ。 １０ｂ・・・ポート なお、各図中同一符号は同−又は相当部分を示す。
構成を示すブロック図、第２図はそのアドレス入力を一
つにした構成例を示すブロック図、第３図は本発明のア
レイプロセッサの第２の実施例の構成を示すブロック図
、第４図及び第５図は従来のアレイプロセッサの全体構
成及びその処理要素を示すブロック図である。 ＰＲ・・・処理要素 １・・・ＡＬＵ ２ａ、２
ｂ・・・レジスタ３・・・局所メモリ部 ３ａ、３ｂ・
・・局所メモリ １０ａ。 １０ｂ・・・ポート なお、各図中同一符号は同−又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １、算術論理演算部と、該算術論理演算部にデータを供
給する複数のレジスタと、前記複数のレジスタへデータ
が読出される局所メモリ部とを備えたデータ処理要素を
複数配列したアレイプロセッサにおいて、前記局所メモ
リ部は、前記複数のレジスタへそれぞれ同時にデータを
読出し可能な複数のメモリにて構成されていることを特
徴とするアレイプロセッサ。 ２、算術論理演算部と、該算術論理演算部にデータを供
給する複数のレジスタと、前記複数のレジスタへデータ
が読出される局所メモリ部とを備えたデータ処理要素を
複数配列したアレイプロセッサにおいて、前記局所メモ
リ部は、前記複数のレジスタへそれぞれ同時にデータを
読出し可能な複数の出力ポートを有するメモリにて構成
されていることを特徴とするアレイプロセッサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63205560A JPH0254383A (ja) | 1988-08-18 | 1988-08-18 | アレイプロセッサ |
| US07/649,336 US5095527A (en) | 1988-08-18 | 1991-01-31 | Array processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63205560A JPH0254383A (ja) | 1988-08-18 | 1988-08-18 | アレイプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0254383A true JPH0254383A (ja) | 1990-02-23 |
Family
ID=16508917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63205560A Pending JPH0254383A (ja) | 1988-08-18 | 1988-08-18 | アレイプロセッサ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5095527A (ja) |
| JP (1) | JPH0254383A (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5276850A (en) * | 1988-12-27 | 1994-01-04 | Kabushiki Kaisha Toshiba | Information processing apparatus with cache memory and a processor which generates a data block address and a plurality of data subblock addresses simultaneously |
| EP0428770B1 (de) * | 1989-11-21 | 1995-02-01 | Deutsche ITT Industries GmbH | Datengesteuerter Arrayprozessor |
| US5420994A (en) * | 1990-08-06 | 1995-05-30 | Ncr Corp. | Method for reading a multiple byte data element in a memory system with at least one cache and a main memory |
| US5361370A (en) * | 1991-10-24 | 1994-11-01 | Intel Corporation | Single-instruction multiple-data processor having dual-ported local memory architecture for simultaneous data transmission on local memory ports and global port |
| WO1994010638A1 (en) * | 1992-11-05 | 1994-05-11 | The Commonwealth Of Australia | Scalable dimensionless array |
| US6298162B1 (en) | 1992-12-23 | 2001-10-02 | Lockheed Martin Corporation | Image compression/expansion using parallel decomposition/recomposition |
| US6073185A (en) * | 1993-08-27 | 2000-06-06 | Teranex, Inc. | Parallel data processor |
| US5537560A (en) * | 1994-03-01 | 1996-07-16 | Intel Corporation | Method and apparatus for conditionally generating a microinstruction that selects one of two values based upon control states of a microprocessor |
| JPH07271744A (ja) * | 1994-03-31 | 1995-10-20 | Matsushita Electric Ind Co Ltd | 並列計算機 |
| EP0973099A3 (en) * | 1994-09-13 | 2003-04-16 | Lockheed Martin Corporation | Parallel data processor |
| US6212628B1 (en) | 1998-04-09 | 2001-04-03 | Teranex, Inc. | Mesh connected computer |
| US6067609A (en) * | 1998-04-09 | 2000-05-23 | Teranex, Inc. | Pattern generation and shift plane operations for a mesh connected computer |
| US6173388B1 (en) | 1998-04-09 | 2001-01-09 | Teranex Inc. | Directly accessing local memories of array processors for improved real-time corner turning processing |
| US6185667B1 (en) | 1998-04-09 | 2001-02-06 | Teranex, Inc. | Input/output support for processing in a mesh connected computer |
| US20040252547A1 (en) * | 2003-06-06 | 2004-12-16 | Chengpu Wang | Concurrent Processing Memory |
| JP4646840B2 (ja) * | 2006-03-22 | 2011-03-09 | 富士通セミコンダクター株式会社 | 回路構成を動的に切り替える並列処理装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6049438A (ja) * | 1983-08-30 | 1985-03-18 | Matsushita Electric Ind Co Ltd | メモリ装置 |
| JPS6058487A (ja) * | 1983-09-08 | 1985-04-04 | Sumitomo Metal Ind Ltd | 固体炭素物質のガス化装置 |
| JPS63147256A (ja) * | 1986-12-11 | 1988-06-20 | Agency Of Ind Science & Technol | 並列デ−タ処理装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4107773A (en) * | 1974-05-13 | 1978-08-15 | Texas Instruments Incorporated | Advanced array transform processor with fixed/floating point formats |
| DE3506749A1 (de) * | 1984-02-27 | 1985-09-26 | Nippon Telegraph & Telephone Public Corp., Tokio/Tokyo | Matrixprozessor und steuerverfahren hierfuer |
| US4720780A (en) * | 1985-09-17 | 1988-01-19 | The Johns Hopkins University | Memory-linked wavefront array processor |
| US4907148A (en) * | 1985-11-13 | 1990-03-06 | Alcatel U.S.A. Corp. | Cellular array processor with individual cell-level data-dependent cell control and multiport input memory |
| US4760525A (en) * | 1986-06-10 | 1988-07-26 | The United States Of America As Represented By The Secretary Of The Air Force | Complex arithmetic vector processor for performing control function, scalar operation, and set-up of vector signal processing instruction |
-
1988
- 1988-08-18 JP JP63205560A patent/JPH0254383A/ja active Pending
-
1991
- 1991-01-31 US US07/649,336 patent/US5095527A/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6049438A (ja) * | 1983-08-30 | 1985-03-18 | Matsushita Electric Ind Co Ltd | メモリ装置 |
| JPS6058487A (ja) * | 1983-09-08 | 1985-04-04 | Sumitomo Metal Ind Ltd | 固体炭素物質のガス化装置 |
| JPS63147256A (ja) * | 1986-12-11 | 1988-06-20 | Agency Of Ind Science & Technol | 並列デ−タ処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5095527A (en) | 1992-03-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5956274A (en) | Memory device with multiple processors having parallel access to the same memory area | |
| JPH0254383A (ja) | アレイプロセッサ | |
| US6510510B1 (en) | Digital signal processor having distributed register file | |
| US6032246A (en) | Bit-slice processing unit having M CPU's reading an N-bit width data element stored bit-sliced across M memories | |
| US7350054B2 (en) | Processor having array of processing elements whose individual operations and mutual connections are variable | |
| GB2122781A (en) | Multimicroprocessor systems | |
| US7386689B2 (en) | Method and apparatus for connecting a massively parallel processor array to a memory array in a bit serial manner | |
| KR100288170B1 (ko) | 레지스터 화일군을 공유하는 연산 유닛을 갖춘 데이타 처리기 | |
| US6219777B1 (en) | Register file having shared and local data word parts | |
| JPH06162227A (ja) | ベクトル並列計算機 | |
| JP2731742B2 (ja) | クラスタ構成の並列計算機 | |
| JPH06274528A (ja) | ベクトル演算処理装置 | |
| JPS63201851A (ja) | バッファ記憶アクセス方法 | |
| US20030126404A1 (en) | Data processing system, array-type processor, data processor, and information storage medium | |
| JP3149436B2 (ja) | マイクロプロセッサ | |
| JP2533162B2 (ja) | マルチプロセッサシステム | |
| JP2842024B2 (ja) | レジスタファイル回路 | |
| Torres et al. | A new concept of a mono-dimensional SIMD/MIMD parallel architecture based in a content addressable memory | |
| Ngai et al. | A new generation of ORCA FPGA with enhanced features and performance | |
| Fernstrom et al. | Comparison with related designs | |
| JPH064689A (ja) | リニアアレイ型の並列ｄｓｐプロセッサ | |
| JPH0236008B2 (ja) | ||
| JPS6113267B2 (ja) | ||
| JPH09128233A (ja) | 中央処理装置 | |
| JPS61201326A (ja) | 情報処理装置 |