JP4646840B2 - 回路構成を動的に切り替える並列処理装置 - Google Patents
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Description
例えば、LSI)に実装される。この回路は、演算器のそれぞれを接続し、並列処理を実行する。また、この回路は、回路を一括で制御するコンフィギュレーションデータによって、その回路構成、すなわち、それぞれの演算器が実行する演算の種類と演算器間の接続とを設定する。この回路は、このコンフィギュレーションデータを格納するコンフィギュレーションメモリを備える。この回路は、回路の再構成を要するとき、要求される回路を指定するコンフィギュレーションデータをコンフィギュレーションメモリからロードする。この回路は、ロードされたデータに基づいて、複数の演算器が実行するそれぞれの演算の種類及び演算器間の接続を設定する。また、この回路は、コンフィギュレーションメモリからロードされたデータに基づいて回路を再構成することにより、動的に回路構成を切り替える。ここで、「動的に回路構成を切り替える」とは、回路による演算対象のデータの処理中に、回路を再構成することである。
コンフィギャラブル回路1は、回路構成に時間を要するといった問題があった。
セス可能な外部メモリ(図示せず)及び32ビット単位でアクセス可能な内部メモリ(コンフィギュレーションメモリ3)を使用している状況を考える。この状況で、LSIの外部メモリから全部で1000ビットの大きさのデータをロードする場合を考える。この場合、リコンフィギャラブル回路1は、コンフィギュレーションメモリ3に対して、1サイクル(クロック)で32ビットの大きさのデータを書き込むと仮定する。したがって、リコンフィギャラブル回路1は、データの書き込みが終了するまでに、少なくとも1000/32サイクル、すなわち、およそ32サイクルの書き込み時間を要する。
以下、本発明の実施形態の並列処理装置を図1−図17の図面に基づいて説明する。図1は、本発明によるリコンフィギャラブル回路の構成例を示している。このリコンフィギャラブル回路5(本発明の「回路構成を動的に切り替える並列処理装置」に相当)は、複数のPE6(本発明の「演算器」に相当)と、PE6のそれぞれに接続されたコンフィギュレーションメモリ7(本発明の「第1のローカルメモリ」に相当)と、複数のPE6間を接続するネットワーク8と、ネットワーク8に接続された複数のコンフィギュレーションメモリ9(本発明の「第2のローカルメモリ」に相当)とを有している。ここで、PE6とコンフィギュレーションメモリ7とコンフィギュレーションメモリ9とは、それぞれ
、一対一で対応する関係にある。
入力信号の一つを選択し、所定の出力先へ出力する。セレクタ10による信号の出力先の調整をセレクタ10による接続ともいう。したがって、セレクタ10による接続の切替とは、セレクタ10内のスイッチの切替である。スイッチの切替は、クロックの立ち上がりで実行される。セレクタ10は、スイッチの切替後、データ通信を実行する。
05による遅延制御に加えて、遅延制御を実行してもよい。
以下に、図2−図4,図5A,及び,図5Bに基づいて、PE6、セレクタ10、または、PE6及びセレクタ10によるリコンフィギャラブル回路5の自律的な制御について説明する。
図4に基づいて、リコンフィギャラブル回路5が、複数のPE6のうちの一つが実行する演算を加算(ADDとして表示)から減算(SUBとして表示)に切り替える例を説明する。従来技術によるリコンフィギャラブル回路の構成の切替については、図21に基づいて説明している。図に示された例では、PE6は、PE6に接続されたコンフィギュレーションメモリ7に格納されたデータ及び命令に基づいて、自律的に自PE6又は他PE6が実行する演算を切り替える。
ンフィギュレーションメモリ7にそれぞれ格納される。加算と減算とは1ビットで表現できるので、PE6は、コンフィギュレーションメモリ7に格納された1ビット単位のデータに基づいてPE6が実行する演算の種類を切り替えることができる。
図2に基づいて、リコンフィギャラブル回路5がネットワーク8内の接続を切り替える際の回路の動作例を示す。セレクタ10は、セレクタ10に接続されたコンフィギュレーションメモリ11に格納されたデータ及び命令に基づいて、セレクタ10による接続を切り替える。例として、PE6CがPE6Dに対して、PE6Cの演算結果を含む信号をネットワーク8を介して送信している場合を考える。更に、リコンフィギャラブル回路5が、PE6CからPE6Dへの信号の送信をPC6CからPE6Eへの信号の送信に、信号の出力先を切り替える場合を考える。この場合、PE6Cからの信号を、セレクタ10Aがコンフィギュレーションメモリ11Aに格納されたデータ及び命令に基づいて、PE6Dに送信しないよう制御する。また、PE6Cからの信号を、セレクタ10Bが、コンフィギュレーションメモリ11Bに格納されたデータ及び命令に基づいて、PE6Dに送信しないよう制御する。
ために、6ビットの大きさのデータが必要である。リコンフィギャラブル回路5は、48個のセレクタ10を備えている。したがって、回路の切替前に回路の接続を指定するためのデータとして、288ビットの大きさのデータが必要である。切り替えるべきセレクタ数と無関係に各セレクタのデータを設定する必要があった。
図5A及び図5Bは、リコンフィギャラブル回路5が有する複数のPE6のうちの一つが他のPE6のうちの一つに演算の切り替えを指示する動作を示している。図5Aでは、PE6FがPE6Gに切替指示を出す動作が回路構成図を用いて示されている。
E6Gの構成がConfig1として示されている。また、図5Bでは、Config0の回路構成で使用される(処理される)データがD0-0、D0-1、及びD0-2として、Config1の回路構成で使
用されるデータがD1-0、D1-1、D1-2、…、として示されている。これらのデータは、コンフィギュレーションメモリ7又はネットワーク8からPE6Gに入力されるデータである。
指示してもよい。
図2−図4,図5A及び図5Bでは、プロセッサエレメント6、セレクタ10、又は、プロセッサエレメント6及びセレクタ10によるリコンフィギャラブル回路5の自律的な制御について説明した。以下では、図6A,図6B,図7−図17に基づいて、全プロセッサエレメント6、全セレクタ10、又は、全プロセッサエレメント6及び全セレクタ10を一括で制御するシーケンスコントロール部12がさらに付加された場合のシーケンスコントロール部12の動作について説明する。
図6Aでは、シーケンスコントロール部12(本発明の「演算制御装置」に相当)がPE6Hに演算の種類の切替を指示する動作が示されている。シーケンスコントロール部12は、PE6Hが実行する演算の種類の切替に際して、PE6Hに対してライトイネーブル(Write Enable)信号を送信することによって切替を指示する。
のPE6Hの構成がConfig3として示されている。また、図6Bでは、Config2の構成で使用される(処理される)データがD0-0、D0-1、及びD0-2として、Config3の構成で使用さ
れるデータがD1-0、D1-1、D1-2、…、として示されている。これらのデータは、コンフィギュレーションメモリ7又はネットワーク8からPE6Hに入力されるデータである。
次に、図8−図13に基づいて、シーケンスコントロール部12が、PE6が実行する演算の種類及びセレクタ10による接続を切り替えるよう指示する動作を説明する。
に応じて切り替えた後、所定の遅延時間遅れて、演算対象のデータを処理する。PE6Iは、演算対象のデータを処理後、プログラムカウンタの値を一つ増やす。このようにして、PE6Iは、演算対象のデータを1クロック無駄にすることなく処理できる。PE6Iは、実行する演算を終了すると、終了信号をシーケンスコントロール部12に送信する(302)。
、「PE1」に演算の切り替え指示を送る。「PE1」は、演算の切り替え指示に基づいて演算を切り替える。「PE1」は、「PE1」による演算が終了すると、PC値を一つ増やすと共に、シーケンスコントロール部12に終了信号を送信する。このようにして、ステップS1〜S5までの処理が、シーケンスコントロール部12によって指示される。
次に、図14−図17に基づいて、リコンフィギャラブル回路5による演算の実行例を説明する。この処理では、例として、リコンフィギャラブル回路5は、3×3のピクセル、すなわち、9ピクセルからなる画像の平均の色を示す数値を計算する。リコンフィギャラブル回路5は、それらのピクセルの色を示す値に画像フィルタ係数をそれぞれ重み付けし、重み付けされた値の合計値を出力する。この合計値がこの画像の色の平均の色を示す。
RAM0」を示すRAM23A、「RAM1」を示すRAM23B、「RAM2」を示すRAM23Cのそれぞれに対して演算の実行を指令する。RAM23Aは、コンフィギュレーションメモリ7から画像フィルタ係数a00を読み出す。RAM23Aは、読み出された画像フィルタ係数a00をMAC24Aに送信する。RAM23Bは、コンフィギュレーションメモリ7から画像フィルタ係数a10を読み出す。RAM23Bは、読み出された画像フィルタ係数a10をMAC24Bに送信する。RAM23Cは、コンフィギュレーションメモリ7から画像フィルタ係数a20を読み出す。RAM23Cは、読み出された画像フィルタ係数a20をMAC24Cに送信する。
図18は、本発明の実施形態のリコンフィギャラブル回路の第1の変形例を示している。リコンフィギャラブル回路26は、回路26A〜26D及び回路26A〜26Dを接続するネットワーク29を有している。回路26Aは、複数のPE27A、複数のPE27Aの全てに接続されたコンフィギュレーションメモリ28A、及び、複数のPE27Aに接続されたネットワーク29内のコンフィギュレーションメモリ30Aを有している。回路26Bは、複数のPE27B、複数のPE27Bの全てに接続されたコンフィギュレーションメモリ28B、及び、複数のPE27Bに接続されたネットワーク29内のコンフィギュレーションメモリ30Bを有している。回路26Cは、複数のPE27C、複数のPE27Cの全てに接続されたコンフィギュレーションメモリ28C、及び、複数のPE27Cに接続されたネットワーク29内のコンフィギュレーションメモリ30Cを有している。回路26Dは、複数のPE27D、複数のPE27Dの全てに接続されたコンフィギュレーションメモリ28D、及び、複数のPE27Dに接続されたネットワーク29内のコンフィギュレーションメモリ30Dを有している。
図19は、本発明の実施形態のリコンフィギャラブル回路の第2の変形例を示している。リコンフィギャラブル回路31は、複数のPE32、PE32に接続されたPE32に関するコンフィギュレーションメモリ33、PE32に接続されたネットワーク34に関するコンフィギュレーションメモリ35、及び、それらを接続するネットワーク34を有している。
2 プロセッサエレメント(PE)
3 コンフィギュレーションメモリ
4 ネットワーク
5 本実施形態によるリコンフィギャラブル回路
6 プロセッサエレメント(PE)
7 コンフィギュレーションメモリ
8 ネットワーク
9 ネットワークに関するコンフィギュレーションメモリ
10,10A〜10D セレクタ
11,11A〜11D ネットワークに関するコンフィギュレーションメモリ
12 シーケンスコントロール部(SC UNIT)
13 シーケンステーブル
14 切り替えテーブル
15 AND回路
16 加算器(ADD)
17 バススイッチ
18 セレクタ
19 フリップフロップ回路
20 出力ポート
21A〜21C テーブル
22 コントロール(CNT)
23A〜23C RAM
24A〜24C MAC
25A,25B ADD
26 リコンフィギャラブル回路
26A〜26D 回路
27A〜27D プロセッサエレメント(PE)
28A〜28D コンフィギュレーションメモリ
29 ネットワーク
30A〜30D コンフィギュレーションメモリ
31 リコンフィギャラブル回路
32 プロセッサエレメント(PE)
33 プロセッサエレメントに関するコンフィギュレーションメモリ
34 ネットワーク
35 ネットワークに関するコンフィギュレーションメモリ
36 切替タイミング指示テーブル
100−1〜100−n フリップフロップ回路
101 選択素子
102 命令保持装置
103−1〜103−n フリップフロップ回路
104 制御装置
105 遅延制御装置
106 演算装置
107 指令データ
108 命令保持装置
109 論理回路
200 矢印
201 矢印
300 矢印
301 矢印
302 矢印
Claims (8)
- 複数の演算器と、
前記複数の演算器の間を接続するネットワークと、
前記複数の演算器に応じて前記ネットワーク内に複数設けられ、前記演算器と前記ネットワークとを接続するか否かを制御するセレクタと、
前記演算器による演算に使用されるデータと演算を指定するデータとを格納する前記演算器にそれぞれ接続された第1のローカルメモリと、
前記セレクタによる接続を指定するデータを格納する前記セレクタにそれぞれ接続された第2のローカルメモリと、
前記複数の演算器に接続され、前記演算器のそれぞれに対して、実行すべき演算の切替を指示する演算制御装置と、を備え、
前記演算制御装置は、前記それぞれの演算器の演算が終了したときに次に実行すべき演算をそれぞれの演算器に設定する切替タイミングを格納する手段と、
前記切替タイミングの前に、前記次に実行すべき演算を設定するデータを該当する演算器に、前記データの入力が抑止されたディスエーブル状態で設定するとともに、
前記切替タイミングにおいて前記該当する演算器に対して前記切替データの入力が抑止されたディスエーブル状態を解除してイネーブル状態にする切替手段とを有し、回路構成を動的に切り替える並列処理装置。 - 複数の演算器と、
前記複数の演算器の間を接続するネットワークと、
前記複数の演算器に応じて前記ネットワーク内に複数備えられ、前記演算器からの出力を前記ネットワークに出力するか否かを制御するセレクタと、
前記演算器による演算に使用されるデータと演算を指定するデータとを格納し、並列処理が可能な所定の処理の実行に使用される所定の数の前記演算器ごとに接続された第3のローカルメモリと、
前記セレクタによる接続を指定するデータを格納し、前記所定の数の前記演算器に関する接続情報を格納した第4のローカルメモリと、
前記複数の演算器に接続され、前記演算器のそれぞれに対して、実行すべき演算の切替を指示する演算制御装置と、を備え、
前記演算制御装置は、前記それぞれの演算器の演算が終了したときに次に実行すべき演算をそれぞれの演算器に設定する切替タイミングを格納する手段と、
前記切替タイミングの前に、前記次に実行すべき演算を設定するデータを該当する演算器に、前記データの入力が抑止されたディスエーブル状態で設定するとともに、
前記切替タイミングにおいて前記該当する演算器に対して前記切替データの入力が抑止されたディスエーブル状態を解除してイネーブル状態にする切替手段とを有し、回路構成を動的に切り替える並列処理装置。 - 前記演算器は、自演算器及び他の演算器で実行される演算を前記第1のローカルメモリに格納されたデータに基づいて切り替える請求項1に記載の回路構成を動的に切り替える並列処理装置。
- 前記セレクタは、自セレクタの接続状態を前記第2のローカルメモリに格納されたデータに基づいて切り替える請求項1又は3に記載の回路構成を動的に切り替える並列処理装置。
- 前記複数のセレクタに接続され、前記セレクタのそれぞれに対して接続の切替を指示する接続制御装置を更に備える請求項1又は2に記載の回路構成を動的に切り替える並列処理装置。
- 前記演算器のそれぞれに対して実行する演算の切替は、前記演算制御装置に格納され、第1の演算器と前記第1の演算器の演算が終了したときに演算を切り替えるべき第2の演算器及びその切替タイミングを保持したテーブルに基づいて実行する請求項1または2に記載の回路構成を動的に切り替える並列処理装置。
- 前記セレクタのそれぞれに対する接続の切替は、前記接続制御装置に格納され、第1のセレクタと前記第1のセレクタの接続が終了したときに接続を切り替えるべき第2のセレクタ及びその切替タイミングを保持したテーブルに基づいて実行する請求項5に記載の回路構成を動的に切り替える並列処理装置。
- 一つの前記演算器を通じて、前記一つの前記演算器に接続された前記第1のローカルメモリを書き換える一方、一つの前記セレクタを通じて、前記一つの前記セレクタに接続された前記第2のローカルメモリを書き換える請求項1〜7のいずれか1項に記載の回路構成を動的に切り替える並列処理装置。
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