JP2003524969A5 - - Google Patents

Description

【特許請求の範囲】
【請求項１】 プログラマブル・ロジック、第１のメモリおよび第２のメモリを含み、前記第１のメモリは、前記プログラマブル・ロジックを構成するようにそれぞれ動作可能ないくつかのロジック・デザインを格納するように構成された再構成可能なロジック回路と、
前記再構成可能なロジック回路に結合され、１つまたは複数のアプリケーション・プログラムおよびインターフェース・プログラムを同時に実行するように動作可能なコンピュータであって、１つまたは複数のアプリケーション・プログラムは、前記再構成可能なロジック回路を利用するためのいくつかの要求を生成し、インターフェース・プログラムは要求に応答して、１つまたは複数のアプリケーション・プログラムと前記再構成可能なロジック回路の間に共存するいくつかのプログラム・インターフェースを開き、このプログラム・インターフェースはそれぞれ前記第１のメモリに格納されたロジック・デザインのうち１つに対応するコンピュータとを備えるシステムであって、
前記再構成可能なロジック回路はインターフェース・プログラムに応答して、いくつかのインターフェース・バッファを前記第２のメモリ内に提供し、インターフェース・バッファのそれぞれはプログラム・インターフェースの１つに対応し、且つこのインターフェース・バッファは前記コンピュータと前記再構成可能なロジック回路の間を通過するデータを格納するように動作可能であるシステム。
【請求項２】 プロセッサ・クラスタを相互接続するように動作可能なデジタル・プロセッサ・バスと、
再構成可能なロジック・デバイスと、
メイン・メモリと、
前記再構成可能なロジック・デバイスおよび前記メイン・メモリに前記プロセッサ・バスによって結合され、少なくとも１つが前記再構成可能なロジック・デバイスにアクセスするように動作可能である１つまたは複数のプロセッサと、
前記プロセッサ・バスに結合された入出力ブリッジと、
前記プロセッサ・バスから絶縁するために前記入出力ブリッジに結合された入出力バスと、
前記入出力バスに結合された入出力モジュールとを備えるシステムであって、
前記１つまたは複数のプロセッサのうち少なくとも１つがデータを前記再構成可能なロジック・デバイスに第１の待ち時間で転送し、前記入出力モジュールに第２の待ち時間で転送し、前記第２の待ち時間は前記第１の待ち時間より長いシステム。
【請求項３】 コンピュータ・インターフェースを通じて通信するように構成された再構成可能なロジック回路を含む装置であって、前記再構成可能なロジック回路は、
プログラマブル・ロジックと、
第１のロジック・デザインのための第１のインターフェース情報を格納するために前記プログラマブル・ロジックに動作可能に結合された、第１のメモリ・デバイスと、
第２のロジック・デザインのための第２のインターフェース情報を格納するために前記プログラマブル・ロジックに動作可能に結合された、第２のメモリ・デバイスと、
メモリ・インターフェース・ロジックであって、前記プログラマブル・ロジックによる前記第１のメモリにおける前記第１のインターフェース情報へのローカル・アクセス、および、前記第１のロジック・デザインによる前記プログラマブル・ロジック構成中の前記メモリ・インターフェース・ロジックを通じた前記第２のメモリにおける前記第２のインターフェース情報へのリモート・アクセスを同時に提供するように、かつアクセス・モードを変更して、前記プログラマブル・ロジックによる前記第２のメモリにおける前記第２のインターフェース情報へのローカル・アクセス、および、前記第２のロジック・デザインによる前記プログラマブル・ロジックの構成に応答しての前記メモリ・インターフェース・ロジックを通じた前記第１のメモリにおける前記第１のインターフェース情報へのリモート・アクセスを同時に提供するように構成されるメモリ・インターフェース・ロジックとを含む装置。
【請求項４】 コンピュータ・インターフェースにより構成された再構成可能なロジック回路を含む装置であって、前記再構成可能なロジック回路は、
プログラマブル・ロジックと、
前記プログラマブル・ロジックを構成するためにそれぞれ選択されたいくつかのロジック・デザインを動的に格納するための第１のメモリと、
各ロジック・デザインのためのインターフェース制御情報を動的に格納するための第２のメモリとを含み、インターフェース制御情報は、データを、前記コンピュータ・インターフェースを通じて伝送するために、各ロジック・デザインのために前記第２のメモリにおいて割り振られた１つまたは複数のバッファに関係する装置。
【請求項５】 プログラマブル・ロジック、前記プログラマブル・ロジックに接続されたデザイン・ローディング・ロジック、および１つまたは複数のメモリ・デバイスを含む再構成可能なロジック回路を含む装置であって、前記１つまたは複数のメモリ・デバイスが、
前記プログラマブル・ロジックのためのいくつかのロジック・デザインを格納するように動作可能であり、前記ローディング・ロジックによって、１つまたは複数の前記ロジック・デザインを前記プログラマブル・ロジックに選択的にロードするためにアクセス可能である第１のメモリ・スペースと、
それぞれがロジック・デザインのうち１つの異なるインスタンスに対応するいくつかのインターフェース制御構造を格納するように動作可能であり、前記プログラマブル・ロジックによってアクセス可能である第２のメモリ・スペースとを含む装置。
【請求項６】 プログラマブル・ロジック、第１のメモリ・デバイスおよび第２のメモリ・デバイスを含む再構成可能なロジック回路に結合されたコンピュータを動作すること、
第１のロジック・デザインのための第１のインターフェース情報を第１のメモリ・デバイスに格納し、第２のロジック・デザインのための第２のインターフェース情報を第２のメモリ・デバイスに格納すること、
プログラマブル・ロジックによる第１のインターフェース情報への、かつ、第１のロジック・デザインによるプログラマブル・ロジックのオペレーション中に、コンピュータによる第２のインターフェース情報へのアクセスを同時に提供すること、および、
プログラマブル・ロジックによる第２のインターフェース情報への、かつ、第２のロジック・デザインによるプログラマブル・ロジックのオペレーション中に、コンピュータによる第１のインターフェース情報へのアクセスを同時に提供することを含む方法。
【請求項７】 プログラマブル・ロジックおよびローカル・メモリを含み、前記ローカル・メモリは前記プログラマブル・ロジックのためのいくつかのロジック・デザインに関係するインターフェース情報を格納するように動作可能である再構成可能なロジック回路と、
前記再構成可能なロジック回路に結合され、１つまたは複数のプロセッサ、および前記１つまたは複数のプロセッサに結合されたメイン・メモリを含み、１つまたは複数のアプリケーション・プログラムおよびインターフェース・プログラムを実行するように動作可能であるコンピュータであって、１つまたは複数のアプリケーション・プログラムが前記再構成可能なロジック回路を利用するためのいくつかの要求を生成するように動作可能であり、インターフェース・プログラムは要求に応答して、前記プログラマブル・ロジックへのロジック・デザインの適用を制御し、インターフェース・プログラムは、前記メイン・メモリにおいて前記ローカル・メモリのオーバーフローのためのメモリ・スペースを選択的に割り振るように動作可能であるコンピュータとを含むシステム。
【請求項８】 少なくとも１つのアプリケーション・プログラムおよびインターフェース・プログラムを、プログラマブル・ロジックおよびローカル・メモリを含む再構成可能なロジック回路に結合されたコンピュータ上で実行すること、
それぞれがプログラマブル・ロジックを構成するように動作可能である、いくつかのロジック・デザインをローカル・メモリに、インターフェース・プログラムにより格納すること、
少なくとも１つのアプリケーション・プログラムと再構成可能なロジック回路の間の、それぞれがロジック・デザインのうち選択された１つに対応する２つ以上の共存するプログラム・インターフェースをインターフェース・プログラムにより、前記格納の後に開くこと、
入力データを、プログラム・インターフェースのうち選択された１つのための再構成可能なロジック回路に書き込むこと、
プログラマブル・ロジックを、ロジック・デザインのうち選択された１つにより構成すること、
入力データをプログラマブル・ロジックにより、前記構成の後に処理すること、
出力データを、プログラム・インターフェースのうち選択された１つのための再構成可能なロジック回路から、前記処理の後に読み取ること、
他のプログラム・インターフェースは開いたまま、プログラム・インターフェースのうち選択された１つを、インターフェース・プログラムによる前記読み取りの後に閉じること、および、
ロジック・デザインの第１の１つを異なるロジック・デザインで置き換えることを含む方法。
【請求項９】 プログラマブル・ロジックに結合されたコンピュータを動作すること、
それぞれが前記実行中にプログラマブル・ロジック・デバイスを利用するために複数の要求のうち少なくとも１つを生成する、２つ以上のアプリケーション・プログラムをコンピュータにより同時に実行すること、
各アプリケーション・プログラムの要求を、コンピュータによって実行されたインターフェース・プログラムにより処理すること、および、
プログラマブル・ロジックをインターフェース・プログラムにより制御して、プログラマブル・ロジック・デバイスを、要求に従って前記実行中に数回再構成することを含む方法。
【請求項１０】 再構成可能なロジック回路に結合されたコンピュータによって実行するためのいくつかの命令を格納するコンピュータ可読デバイスであって、再構成可能なロジック回路は、プログラマブル・ロジック、および、プログラマブル・ロジックを構成するようにそれぞれ動作可能ないくつかのロジック・デザインを格納するためのローカル・メモリを含み、命令は、コンピュータによって実行されたいくつかのアプリケーション・プログラムからの、再構成可能なロジック回路を利用するための要求に応答するインターフェース・プログラムを提供するように構成され、そのインターフェース・プログラムは、
それぞれが、１つまたは複数のいくつかのロジック・デザインのいくつかのインスタンスのうち対応するものによるプログラマブル・ロジックの構成を可能にする、対応する数が共存する、アプリケーション・プログラムと再構成可能なロジック回路の間のプログラム・インターフェースを開くように数回実行可能な第１のルーチンと、
前記第１のルーチンによって開かれた前記プログラム・インターフェースのうち選択された１つのための入力データを再構成可能なロジック回路に、前記インスタンスのうち前記対応するものにより構成されるときにプログラマブル・ロジックによる処理のために、提供するための第２のルーチンと、
前記インスタンスのうち前記対応するものによって構成されるときにプログラマブル・ロジックによって生成される出力データを、前記プログラム・インターフェースのうち前記選択された１つについて、再構成可能なロジック回路から要求するため第３のルーチンと、
他の前記プログラム・インターフェースを開いたまま、前記第１のルーチンにより確立された前記プログラム・インターフェースのうち指定されたものを選択的に閉じるための第４のルーチンとを含む、コンピュータ可読デバイス。