WO2005001689A1

WO2005001689A1 - 電子計算機、半導体集積回路、制御方法、プログラムの生成方法、及びプログラム

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Publication number: WO2005001689A1
Application number: PCT/JP2004/008709
Authority: WO
Inventors: Takeshi Inuo
Original assignee: Nec Corporation
Priority date: 2003-06-25
Filing date: 2004-06-21
Publication date: 2005-01-06
Also published as: US7603542B2; US20060155968A1; JPWO2005001689A1; JP4665760B2

Abstract

　アプリケーションプログラムを処理単位に分割して切り換えて再構成可能ハードウェアに論理回路を構築して実行させることにより低コストで処理速度を向上させ、アプリケーションプログラムを容易に再利用可能とすること。論理回路をプログラムにより形成可能な再構成可能ハードウェアをからなる処理部９０と処理部９０の論理回路の形成を決めるプログラムを保持するメモリ部８０を含む処理装置７０と、処理装置７０の指定したコマンドを実行する制御装置６０とを有し、前記コマンドは、処理装置７０が所定の条件を検出した際に処理部９０から実行を指示され、前記メモリ部８０に保持するプログラムを置き換えたりメモリ部８０が複数のプログラムデータメモリ８１から構成される場合に有効とするプログラムデータメモリを切り換えたりするコマンドを含む。

Description

明細書

電子計算機、半導体集積回路、制御方法、プログラムの生成方法、及び技術分野

[0001] 本発明は、電子計算機、半導体集積回路、制御方法、プログラムの生成方法、及びプログラムに関し、アプリケーションプログラムによる処理の一部分もしくはすべてを再構成可能なハードウェアを使用して高速に実行させるための技術に関する。

背景技術

[0002] 従来、 CPUの処理能力を越えるようなアプリケーションプログラムを実行するために、専用ハードウェアを用いる手法が提案 Z開発されている。図 30はアプリケーションプログラムの全てを専用ハードウェア化する手法である。図 31はアプリケーションプログラムの一部を専用ハードウェア化し、汎用 CPUとネットワークを介して接続して処理し、処理の一部を専用ハードウェアにより高速化する手法である。図 32はアプリケーシヨンプログラムの一部を専用ハードウェア化し、 CPUの内部に専用ハードウェアで処理を実行する新たな命令セットを追加することで追加した命令で処理する部分を高速化する手法である。

このように、ハードウェアにアプリケーション全体もしくは一部を実装する手法は、処理能力を大幅に向上する反面、アプリケーション毎に新規にハードウェアを開発/製造する必要があるため、膨大な費用を必要としている。

一方、 FPGA (neld programmaole gate array) -vPLD (programmable logic device)に代表されるような論理回路をプログラムにより形成可能な再構成可能ハードウェアはプログラムを変更して論理回路を再構成することで、デバイスを取り替えることなくプログラムで指定した特定の処理を実行することができ、注目されている。

近年では、専用ハードウェアの代わりとしてこの再構成可能ハードウェアを用いることで、ハードウェアを新規に製造することなぐつまり低コストで、高い処理能力を必要とするアプリケーションプログラムを再構成可能ハードウェアで実現する方法及びその装置が提案されている。例えば、特開平 08-316329ゃ特開平 11-184718号公報では専用ハードウェアの代わりに再構成可能ハードウェアを用いている。また、特許 3099889号公報では CP Uに付加する拡張命令を再構成可能ハードウェアで実現している。

[0003] 特許文献 1 :特開平 08— 316329号公報

特許文献 2：特開平 11 - 184718号公報

特許文献 3：特許 3099889号公報

特許文献 4 :特開 2001— 147802号公報

特許文献 5：特表平 11 - 507478号公報

発明の開示

発明が解決しょうとする課題

[0004] 上記、従来の手法では、再構成可能ハードウェアに形成する論理回路の容量を考慮していないため、再構成可能ハードウェアの容量を越えるようなアプリケーションプログラムを実装することができなレ、。従って、アプリケーションプログラムの規模が大きくなればなるほどそれを実装するための再構成可能ハードウェアの規模も大きくなり高コストとなる。

[0005] 一方、低コストィヒのために、容量の小さい再構成可能ハードウェアにアプリケーションプログラムを実装する場合には、ハードウェアリソースに実装できる論理回路のサイズを意識してアプリケーションプログラムを分割する必要がある。

し力ながら、分割したプログラムやそのプログラム間の制御は実装するァーキテクチャに強く依存するという問題を持つ。従って、分割したプログラムやそのプログラム間の制御はアーキテクチャが変わると再利用することができなくなり、プログラムの設計効率を著しく低下させる。

[0006] さらに、アプリケーションプログラムの分割の妥当性 (再構成可能ハードウェアに実装可能かどうか）は再構成可能ハードウェアとして実現する機能の最終段階、すなわち再構成可能ハードウェアへの論理回路のマッピングの段階で判明するため、例えば実装可能なサイズを越えてしまうような、不具合のある分割は大幅な設計の後戻りとなり、設計効率が著しく低下する。

[0007] また、特開 2001—147802号公報や特表平 11—507478号公報のように、分割した処理の間の制御を再構成可能ハードウェアの外部の CPUで制御する場合では、分割した処理間の制御は CPUのプログラムデータとして再利用可能である力 s、分割した処理自体は、実装した再構成可能ハードウェアのアーキテクチャや実装可能な容量に依存してしまうため、再利用できない。さらに、処理間の制御を CPUで行なうため、 CPUと再構成可能ハードウェアとの間でシステムコールのオーバヘッドなどの待ち時間が生じてしまい、性能が低下する。これらの問題はアプリケーションプロダラムの規模が大きくなるほど顕著に現れてくる。

[0008] 本発明の目的は、アプリケーションプログラムを処理単位に分割して処理単位毎に切り換えて再構成可能ハードウェアに論理回路を構築して実行させることにより低コストで処理速度を向上させ、アプリケーションプログラムを容易に再利用可能とした電子計算機、制御方法、プログラムの生成方法、及びプログラムを提供することにある。課題を解決するための手段

[0009] 本発明の第 1の電子計算機は、論理回路をプログラムにより形成可能な再構成可能ハードウェアを含む処理装置と処理装置の指定したコマンドを実行する制御装置とを有し、前記コマンドは、処理装置が所定の条件を検出した際に実行を指示され、再構成可能ハードウェアを論理形成するプログラムの切り換えを実行するためのコマンドを含むことを特徴とする。

[0010] 本発明の第 2の電子計算機は、本発明の第 1の電子計算機において、前記処理装置は、再構成可能ハードウェアを有する処理要素と前記再構成可能ハードウェアの論理回路を形成するプログラムを保持する 1以上のプログラムデータメモリとを有する複数のバンクと、複数のバンクから 1つを選択して有効とし外部と接続する有効バンク選択部とを有することを特徴とする。

[0011] 本発明の第 3の電子計算機は、本発明の第 1の電子計算機において、前記処理装置は、再構成可能ハードウェアを含む処理要素と前記再構成可能ハードウェアの論理回路を形成するプログラムを保持する複数のプログラムデータメモリと複数のプログラムデータメモリから 1つを選択して有効とする有効ブロック選択部とを含むバンクを有することを特徴とする。

[0012] 本発明の第 4の電子計算機は、本発明の第 2又は第 3の電子計算機において、前記処理装置は、少なくとも 1つの処理要素は再構成可能ハードウェアで構成され、残りの処理要素は再構成可能ハードウェア又は汎用 CPUで構成されることを特徴とする。

[0013] 本発明の第 5の電子計算機は、本発明の第 2、第 3、又は第 4の電子計算機において、前記制御装置は、前記バンクが複数ある場合は有効とする前記バンクを指定するとともに前記プログラムデータメモリが複数ある場合は有効とする前記プログラムデ一タメモリを指定し指定した前記処理要素の動作を開始する activateコマンドと、指定した前記処理装置の動作を停止する haltコマンドと、前記制御装置から指定した前記処理装置へ割り込みベクタを発行する interruptコマンドと、指定した記憶装置力、ら前記プログラムデータメモリへプログラムデータを転送する load_prgコマンドと、 load_prg命令を中止する cancel_prgコマンドと、 load_prg命令の終了まで待機する wait_prgコマンドとを解釈実行することを特徴とする。

[0014] 本発明の第 6の電子計算機は、本発明の第 1、第 2、第 3、第 4、又は第 5の電子計算機において、前記制御装置が実行するコマンドを保持するコマンドコードメモリを有し、前記制御装置は前記処理装置から指示されたアドレスに従ってコマンドコードメモリからコマンドを読み出して解釈実行するコマンドコード参照装置を有することを特徴とする。

[0015] 本発明の第 7の電子計算機は、本発明の第 6の電子計算機において、前記コマンドコード参照装置は前記コマンドコードメモリのアドレスを保持するアドレスカウンタを有し、前記処理装置と制御装置間のコマンドの受渡しにおいて、前記処理装置が出力したアドレス信号線が有効であることを示す第 1のアドレス制御線と、第 1の制御線が有効の場合アドレス信号線の値をそのままアドレスカウンタに格納するか或いはァドレス信号線の値をアドレスカウンタの値に加算してアドレスカウンタに格納するかを指示する第 2のアドレスカウンタ制御線を備えることを特徴とする。

[0016] 本発明の第 8の電子計算機は、本発明の第 7の電子計算機において、前記コマンドはコマンドを分類するコマンドコードとアドレスカウンタ制御コードと後続のコマンドを実行するかどうかを示すフラグとからなるフォーマットで前記コマンドコードメモリに格納され、前記アドレスカウンタ制御コードは、アドレスカウンタに値を設定する load —adrコマンドと、アドレスカウンタに指定した値を加算する add— adrコマンドとを含むこと特徴とする。

[0017] 本発明の第 9の電子計算機は、本発明の第 8の電子計算機において、前記アドレスカウンタ制御コードは、アドレスカウンタを前記制御装置に設けたアドレスカウンタスタックに退避するとともに新たな値をアドレスカウンタに設定する push_adrコマンドと、アドレスカウンタスタックの値をアドレスカウンタに戻す pop_adrコマンドとを含むこと特徴とする。

[0018] 本発明の第 10の電子計算機は、本発明の第 1乃至第 9のいずれかの電子計算機において、前記処理装置に転送するデータを一時的に保持するキャッシュメモリとキャッシュメモリを制御するキャッシュコントローラを含むキャッシュ装置を有し、前記処理装置が発行するコマンドによってキャッシュコントローラの制御を行なうことを特徴とする。

[0019] 本発明の第 11の電子計算機は、本発明の第 10の電子計算機において、前記キヤッシュ装置は前記処理装置の外部で定義するアドレスを処理装置の内部で定義されるアドレスに変換するアドレス変換装置を有し、前記処理装置が発行するコマンドによってアドレス変換装置の制御を行なうことを特徴とする。

[0020] 本発明の第 12の電子計算機は、論理回路をプログラムにより形成可能な再構成可能ハードウェアを含む処理装置と処理装置の指定したコマンドを実行する制御装置とを有し、前記コマンドは、処理装置が所定の条件を検出した際に実行を指示され、再構成可能ハードウェアを論理形成するプログラムの切り換えを実行するためのコマンドを含み、

前記処理装置は、論理回路をプログラムにより形成可能な再構成可能ハードウェアを含む第 2の処理装置と第 2の処理装置の指定したコマンドを実行する第 2の制御装置力構成されることを特徴とする。

[0021] 本発明の半導体集積回路は、本発明の第 1乃至第 11のいずれかの電子計算機を実装したことを特徴とする。

[0022] 本発明の第 1の制御方法は、論理回路をプログラムにより形成可能な再構成可能ハードウェアを含む処理装置が所定の条件を検出した際にコマンドの実行を指示し、処理装置のコマンド実行指示を受けた制御装置が再構成可能ハードウェアを論理形成するプログラムの切り換えを実行することを特徴とする。

[0023] 本発明の第 2の制御方法は、本発明の第 1の制御方法において、前記切り換えの後、所定のプログラムデータメモリ上のプログラムの実行中に次のプログラムを別のプログラムデータメモリに読み出すことを特徴とする。

[0024] 本発明の第 3の制御方法は、再構成可能ハードウェアと再構成可能ハードウェアの論理回路を形成するプログラムを保持する複数のプログラムデータメモリと複数のプログラムデータメモリから 1つを選択して有効とする有効ブロック選択部とを含む処理装置が所定の条件を検出した際にコマンドの実行を指示し、処理装置のコマンド実行指示を受けた制御装置が、有効ブロック選択部を制御して指定されたプログラムデ一タメモリを有効にして再構成可能ハードウェアに接続する activateコマンドを実行し、再構成可能ハードウェアが実行する論理回路の内容を切り換えることを特徴とする。

[0025] 本発明の第 4の制御方法は、本発明の第 2の制御方法において、前記制御装置は、指定した前記処理装置の動作を停止する haltコマンドと、前記制御装置から指定した前記処理装置へ割り込みベクタを発行する interruptコマンドと、指定した記憶装置から前記プログラムデータメモリへプログラムデータを転送する load— prgコマンドと、 load— prg命令を中止する cancel— prgコマンドと、 load— prg命令の終了まで待機する wait— prgコマンドとを実行することを特徴とする。

[0026] 本発明の第 1のプログラムの生成方法は、アプリケーションプログラムの制御フローを解析して、アプリケーションプログラムを処理単位に分割するとともに分割した処理単位を電子計算機内で実行する再構成可能ハードウェアが制御するコマンドを組み合わせたコマンドシーケンス中間コードを生成する制御フロー解析手順と、コマンドシ一ケンス中間コードを電子計算機で実行可能な形式に変換してコマンドシーケンスを生成するコマンドシーケンス実装手順と、処理単位の動作内容を電子計算機で実行可能な形式に変換するプログラムデータ生成手順とを有することを特徴とする。

[0027] 本発明の第 2のプログラムの生成方法は、本発明の第 1のプログラムの生成方法において、前記制御フロー解析手順は、アプリケーションプログラムの制御フローを解析して処理単位に分割する際に、各処理単位を前記再構成可能ハードウェアの論理を形成するプログラムを保持するプログラムデータメモリに格納可能なように分割することを特徴とする。

[0028] 本発明の第 1のプログラムは、論理回路をプログラムにより形成可能な再構成可能ハードウェアを含む処理装置が所定の条件を検出した際にコマンドの実行を指示すると、処理装置のコマンド実行指示を受けた制御装置が再構成可能ハードウェアを論理形成するプログラムの切り換えを実行する手順をコンピュータに実行させる。

[0029] 本発明の第 2のプログラムは、再構成可能ハードウェアと再構成可能ハードウェアの論理回路を形成するプログラムを保持する複数のプログラムデータメモリと複数のプログラムデータメモリから 1つを選択して有効とする有効ブロック選択部とを含む処理装置が所定の条件を検出した際にコマンドの実行を指示すると、処理装置のコマンド実行指示を受けた制御装置が、有効ブロック選択部を制御して指定されたプログラムデータメモリを有効にして再構成可能ハードウェアに接続を切り換える activate コマンドを実行する手順をコンピュータに実行させる。

[0030] 本発明の第 3のプログラムは、本発明の第 2のプログラムにおいて、指定した前記処理装置の動作を停止する haltコマンド、前記制御装置から指定した前記処理装置へ割り込みベクタを発行する interruptコマンド、指定した

記憶装置から前記プログラムデータメモリへプログラムデータを転送する load— prgコマンド、 load _ prg命令を中止する cancel _ prgコマンド、或レヽは load _ prgコマンドの終了まで待機する wait— prgコマンドを実行する手順をコンピュータに実行させる図面の簡単な説明

[0031] [図 1]本発明の実施形態の構成を示すブロック図である。

[図 2]本発明の実施形態の処理装置の一例を示すブロック図である。

[図 3]本発明の実施形態の処理要素の一例を示した図である。

[図 4]本発明の実施形態の処理要素の一例を示した図である。

[図 5]本発明の実施形態の処理要素の一例を示した図である。

[図 6]本発明の実施形態の制御装置と処理要素の接続例を示した図である。図 7]本発明の実施形態の制御装置に実装するコマンドコードの構成を示した図である。

図 8]本発明の実施形態の制御装置に実装するコマンドコードの機能を示した図である。

図 9]本発明の実施形態の制御装置と処理要素の接続例を示した図である。

図 10]本発明の実施形態のコマンドの格納例を示した図である。

図 11]本発明の実施形態の制御装置と処理要素の接続例を示した図である。

図 12]本発明の実施形態のコマンドの格納例を示した図である。

図 13]本発明の実施形態のアドレスカウンタ制御コードの構成例を示した図である。図 14]本発明の実施形態のアドレスカウンタ制御コードの機能例を示した図である。図 15]本発明の実施形態のコマンドシーケンスを示した図である。

図 16]本発明の実施形態のキャッシュを付加した構成のブロック図である。

図 17]本発明の実施形態の動作説明で参照する構成例を示すブロック図である。図 18]本発明の実施形態の実装するアプリケーションを示した図である。

図 19]本発明の実施形態のプログラムデータの生成フロー図である。

図 20]本発明の実施形態のコマンドシーケンス中間コードを示した図である。

図 21]本発明の実施形態の処理の制御フロー図である。

図 22]本発明の実施形態のコマンドコードメモリに害 ijり当てたコマンドシーケンスの図である。

図 23]本発明の実施形態のメモリに割り当てたプログラムデータの図である。

図 24]本発明の実施形態の電源投入時の電子計算機の状態を示した図である。図 25]本発明の実施形態の動作を示したタイミングチャートである。

図 26]本発明の実施形態の 2つの処理装置で構成するブロック図である。

図 27]本発明の実施形態のメモリに割り当てたコマンドシーケンスの図である。

図 28]本発明の実施形態の 2つの処理装置が動作するタイミングチャートである。図 29]本発明の実施形態のプログラムデータの生成フロー図である。

図 30]従来技術においてアプリケーションプログラムの全てを専用ハードウェアとして実装する手法例を示した図である。 [図 31]従来技術においてアプリケーションプログラムの一部を専用ハードウェアとして実装する手法例を示した図である。

[図 32]従来技術においてアプリケーションプログラムの一部を専用ハードウェアとして実装する手法例を示した図である。

発明を実施するための最良の形態

[0032] 本発明の実施の形態について図面を参照して詳細に説明する。図 1は本発明の実施の形態の電子計算機の基本的な構成を示すブロック図である。本発明の第 1の実施形態の電子計算機 30は、外部とのインタフェースを制御しデータを転送するインタフェース装置 40と、アプリケーションプログラムの全部又は一部の処理を実行する処理装置 70と、処理装置 70から指示されたコマンドを実行する制御装置 60とを含み、接続網 20を介して外部記憶装置 10と接続する。図 1の電子計算機 30は、処理装置 70を 2つ含んでいるが、 1つでもよぐ 3つ以上でもよい。

[0033] 処理装置 70は、メモリ部 80と処理部 90からなる。図 2は処理装置 70の構成の一例を示した図であり、 1つの処理要素 91と 1つのプログラムデータメモリ 81からなるバンク 101と、 1つの処理要素 91に対して複数のプログラムデータメモリ 81を設けて選択できるようになつているバンク 102と、選択メモリ 83と、複数の処理要素 91から 1つを選択して出力する有効ブロック選択部 82を構成要素とする。

[0034] 図 2では処理装置 70はバンク 101とバンク 102をそれぞれ 2つずつ含んでいるが、バンク 101又はバンク 102のいずれかを 1つ以上含めばよレ、。また、バンクが 1つの構成であれば有効ブロック選択部 82は省略でき、バンクもプログラムデータメモリ 81 も 1つの構成であれば選択メモリ 83を省略できる。

[0035] 処理装置 70に入力されるプログラムデータ信号 S80は、プログラムデータメモリ 81 及び選択メモリ 83に接続される。プログラムデータメモリ 81は処理要素 91の処理内容を決定するためのプログラムを保持するメモリである。プログラムデータメモリ 81に保持されるプログラムは通常外部記憶装置 10に格納されており、必要に応じて接続網 20、インタフェース装置 40、プログラムデータ信号 S80を介して転送されプロダラムデータメモリ 81に書き込まれる。なお、処理要素 91が FPGAのような再構成可能ハードウェアである場合、プログラムデータメモリ 81へ保持するプログラムは処理要素 91の論理回路の形成を行うためのプログラムとなる。

[0036] 処理要素 91は接続するプログラムデータメモリ 81に保持されるプログラムの内容に従った処理を実行する。例えば図 3のように再構成可能ハードウェアで実現されるが、図 4に示すように CPUにて実現してもよい。

[0037] 選択メモリ 83は、有効バンク選択部 92及び有効ブロック選択部 82に接続され、処理装置 70の中で有効にするバンクを選択したり、バンク 102のように複数のプロダラムデータメモリ 81で構成されたバンクの中で有効にするプログラムデータメモリ 81を選択したりする情報を保持する。なお、プログラムデータメモリ 81への切り換えは瞬時に終わるので、切り換えられたプログラムデータメモリ 81へのプログラムの格納が終了していれば瞬時に新たなプログラムに対応した処理を処理要素 91は開始することができる。ただし、プログラムの格納が終わっていなければ、データ転送が終了しプログラムが格納されるまで待つ必要がある。

[0038] 処理装置 70から出力されるコマンド信号 S91は処理装置 70の処理要素 91から生成される。処理装置 70に入力される割り込み信号 S92は処理装置 70の処理要素 91 に入力され、その処理の過程で使用される。処理装置 70に入出力される処理データ信号 S93は、処理部 90に接続され、処理に必要なデータや、処理を終えたデータの入出力線として使用される。

[0039] コマンド信号 S91、割り込み信号 S92及び処理データ信号 S93は処理装置 70が複数のバンクを含む場合選択メモリ 83によって有効になっているバンクの処理装置 9 0に入出力される。図 2では、処理装置 70へ入力したデータはすべての処理装置 90 に接続している力有効ではないバンクに入力しないように、選択メモリ 83等から制御してそれらの入力データを切断するようにしてもょレ、。

[0040] 次に、各構成要素 91について詳細に説明する。処理要素 91は図 3に示すように、従来の FPGAや PLDに代表されるような再構成可能ハードウェアで構成される。ただし、構成要素 91が複数ある場合に、その中の 1つ又は複数を図 4に示すように、 C PU120で構成してもよレ、。 CPU120で構成した構成要素 91はアプリケーションプログラムの処理を高級言語で処理する部分を割り当てて処理したり、処理装置 70内を制御したりすることを主な用途とする。なお、処理要素 91を CPU120で構成した場合には、処理データ信号 S93を介してプログラムを読み込めるため、図 4におけるプログラムデータ接続線 S 101はなくてもよレ、。

[0041] 図 5に示すように、本電子計算機 30における制御装置 60を再構成可能なハードウエアで実現し、再構成可能制御装置 R60を構成してもよい。図 5に示したように、再構成可能制御装置 R60はプログラムデータ接続線 S101を用いて設定され、設定される内容に従って処理内容を変えることができる。またコマンド信号 S91や割り込み信号 S92及び処理データ信号 S93はインタフェース装置 40を介して入出力される。

[0042] インタフェース装置 40は処理装置 70や制御装置 60と電子計算機 30の外部の接続網 20とを接続し、接続網 20側から電子計算機 30に制御に関する通信が発生した場合には、接続網 20の適切なプロトコルに基づいて制御装置 60にコマンド信号 S4 1を出力する。制御装置 60からインタフェース装置 40に割り込み信号 S42等の制御に関する通信が発生した場合には、同様に適切なプロトコルを用いて接続網 20を介して指定された接続先に伝える。

[0043] 電子計算機 30の内部から外部へのアクセスが発生した場合は、インタフェース装置 40が適切なプロトコルに基づいて外部にアクセスを行なう。電子計算機 30の外部力処理装置 70に対するアクセスが発生した場合には、インタフェース装置 40が適切なプロトコルに基づいてアクセスする。制御装置 60は、インタフェース装置 40を介して電子計算機 30の外部の装置から伝えられたコマンド信号 S41や処理装置 70から出力されたコマンド信号 S91を受けとり、受け取ったコマンドを解釈実行する。処理装置 70が制御装置 60へコマンド信号 S91を発行する際のプロトコルの例を図 6に示す。このプロトコルはインタフェース装置 40と制御装置 60の間のプロトコルに適用してもよい。

[0044] 図 6は、処理装置 70がリクエスト信号 S911と共に直接コマンドコード信号 S912を渡す方式を示す図である。コマンドコード信号 S912を受けとつた制御装置 60はコマンドコードの内容に従つて処理を行なレ、、処理終了時に応答信号 S 921を返す。

[0045] 制御装置 60が解釈実行するコマンドコードの一例を図 7及び図 8に示す。図 7はコマンドコードの構成を示した図であり、コマンドコード A10はコマンドコード名 Al lとコマンドコードパラメータ A12で構成される。図 8はコマンドの実行内容を一覧にした図であり以下に説明する 6つのコマンドを示している。

[0046] activateは、選択メモリ 83に、コマンドコードパラメータ A12で指示されるコードを書き込むことで、有効バンク選択部 92及び有効ブロック選択部 82を制御し、選択したプログラムデータメモリ 81を同じバンクの処理要素 91に接続する。例えば図 3に示したように、再構成可能ハードウェアで処理要素 91が構成されてレ、る場合に activat eすることは、再構成可能ハードウェアにそのプログラムデータを設定することを意味し、 activateされた再構成ハードウェアはすぐにそのプログラムデータメモリ 81の内容に従って処理を開始する。

[0047] haltは、コマンドコードパラメータ A12によって指定した処理装置 70の動作を停止させる。

interruptは、コマンドコードパラメータ A12によって指定した処理装置 70に対して、指定した割り込みベクタ信号 S922を発行する。

load— prgは、コマンドコードパラメータ A12によって指定したプログラムデータメモリ 81の領域へ、外部記憶装置 10やその他任意の記憶装置に格納されているプロダラムデータを転送する。

cancel— prgは、 load— prgによって開始した転送を中止する。

wait— prgは、 load— prgによって開始した転送が終了するまで待機する。

[0048] 制御装置 60は、図 8に示したコマンドの任意の組合せ（コマンドセット）を解釈し、それぞれのコマンドに対して適切な処理を行ない、応答信号を含む割り込みを処理装置 70や、インタフェース装置 40を介して電子計算機 30の外部に出力する。コマンドの解析や処理、割り込みは、処理装置 70毎に並列に行なってもよい。

[0049] 処理装置 70が制御装置 60へコマンド信号 S91を発行する際の別のプロトコルの例を図 9及び図 11に示す。このプロトコルはインタフェース装置 40と制御装置 60の間のプロトコルに適用してもよい。

[0050] 図 9は、制御装置 60がコマンドコード参照装置 61とコマンドコードメモリ 63を有し、処理装置 70がリクエスト信号 S911と共にアドレス信号 S913を渡す方式を示す図である。図 10はコマンドコードメモリ 63に格納されるコマンドコードの一例を示す図である。アドレス信号 S913は、制御装置 60に実行させたいコマンドが格納されたコマンドコードメモリ 63のアドレスを指す。

[0051] アドレス信号 S913を受けとつた制御装置 60は、コマンドコード参照装置 61を用いて、コマンドコードメモリ 63を参照し、アドレス信号 S913に対応するコマンドを実行後

、処理終了時に応答信号 S921を返す。

[0052] コマンドコードメモリ 63は、制御装置 60から参照可能な、制御装置 60外部のメモリや外部記憶装置 10等の任意のメモリでもよい。また、処理装置 70が複数ある場合は制御装置 60内にコマンドコード参照装置 61を複数持ってコマンドを並列処理するようにしてもょレ、し、処理装置 70に対応してコマンドコード参照装置 61を設けるように構成してもよい。

[0053] 図 9のプロトコルは、制御装置 60にコマンドコード参照装置 61とコマンドコードメモリ

63を設ける必要がある力一般に、メモリのアドレスのビット数はデータのビット数より少なくすることができるため、図 6のプロトコルに比べて、制御装置 60と処理装置 70との接続信号線数を少なくすることができる。

[0054] 図 11は、制御装置 60がコマンドコード参照装置 61及びそのアドレスカウンタ 62を有し、処理装置 70がリクエスト信号 S911と共にアドレス操作信号 S914及び S915を用いてアドレスカウンタ 62の制御を行ない、必要ならばアドレス信号 S913を用いてアドレスを制御装置 60に渡す方式を示した図である。コマンドコード参照装置 61及びそのアドレスカウンタ 62は接続する処理装置 70毎に設けてもよい。

[0055] adr—enaアドレスカウンタ操作信号 S914が有効でかつ direct/off setアドレス力ゥンタ操作信号 S915が directを示す場合には、処理装置 70から渡されるアドレス信号 S913をアドレスカウンタ 62に格納する。 adr—enaアドレスカウンタ操作信号 S914 が有効でかつアドレスカウンタ操作信号 S915が off setを示す場合には、処理装置 7 0力、ら渡されるアドレス信号 S913の値をアドレスカウンタ 62に加算する。 adr_enaァドレスカウンタ操作信号 S914が無効の場合には、処理装置 70から渡されるアドレス信号 S913は無視し、アドレスカウンタ 62の値は保持する。

[0056] 処理装置 70によるアドレスカウンタ 62の制御が終ると、制御装置 60はアドレスカウンタ 62の値とコマンドコード参照装置 61を用いてコマンドが格納されたコマンドコードメモリ 63を参照して格納されているコマンドの処理を行なレ、、終了後に応答信号 S92 1を返す。

[0057] 図 12は図 11の構成におけるコマンドコードメモリ 63に格納されるコマンドコードの一例を示した図である。図 12に示すように、コマンドコードメモリ 63には、コマンドコード A10以外にアドレスカウンタ制御コード A20及びフラグ A30を格納している力含まないようにしてもよレ、。図 12のようなフォーマットを用いた場合、制御装置 60は、コマンドコード A10に記された処理の終了後、処理装置 70に応答信号 S 921を返す前にアドレスカウンタ制御コード A20に指定されている処理を行なう。

[0058] 図 13にアドレスカウンタ制御コード A20の詳細を示す。アドレスカウンタ制御コード A20はアドレスカウンタ制御コード名 A21、そのパラメータであるアドレスカウンタ制御コードパラメータ A22から構成される。図 14にアドレスカウンタ制御コードの例を示す。 load_adrはアドレスカウンタ制御コードパラメータ A22の値を新しいアドレスカウンタ 62の値として設定する。 add_adrはアドレスカウンタ制御コードパラメータ A22 の値をアドレスカウンタ 62の値に加算する。 push— adrは現在のアドレスカウンタ 62 の値を図示しないがアドレスカウンタスタックに保存し、アドレスカウンタ制御コードパラメータ A22の値を新しいアドレスカウンタ 62の値として設定する。 pop— adr命令はアドレスカウンタスタックから値を取り出して、その値を新しいアドレスカウンタ 62の値として設定する。アドレスカウンタスタックはコマンドコード参照装置 61に設ければよレ、。

[0059] また、フラグ A30は、アドレスカウンタ制御コード A20を実行後の新しいアドレスカウンタ 62の値を用いて、引続きコマンドの参照及び実行を行なうかどうかのフラグとして用いる。以後、引続きコマンドを実行する場合のフラグを cont、実行しない場合のフラグを stopと ciす。

例えば、図 11に示した構成において、コマンドコードメモリ 63が図 15のようなコマンドシーケンスを格納し、処理装置 70がアドレス信号 S913を 100に、アドレスカウンタ操作信号 S914を無効にしてコマンドを発行すると制御装置 60はコマンドコードを Y10 0、 Y101、 Υ200の順に実行する。

[0060] 従って、コマンドコード参照装置 61がアドレスカウンタ 62を内蔵し、アドレスカウンタ制御コード Α20でアドレスカウンタ 62の制御を行なう方式では、処理装置 70はコマンド発行の際に必要な場合にだけアドレス信号 S913を出力するだけで済むため、処理装置 70内の処理部 90は少ないハードウェアリソースでアドレス信号 S913を生成できるようになる。

[0061] なお、処理装置 70と制御装置 60間のプロトコルに関しては、図 6、図 9、図 14の中から 1つを選択する力、、或いはこれらを任意に組み合わせて構成してもよい。また、複数の構成を組み込んで必要に応じて制御線を追加してプロトコルを切替えるようにしてもよレ、。例えば、制御線を追加し、図 6のプロトコルか図 11のプロトコルかを選択できるようにしてもよレ、。

[0062] 次に、電子計算機 30と外部とのデータ転送を高速化するため、図 16に示すように、図 1の電子計算機 30にキャッシュコントローラ 130を含むキャッシュ装置 50を追加して、そのキャッシュコントローラ 130の制御をコマンドで行なうように構成してもよレ、。図 16ではキャッシュ装置 50はキャッシュコントローラ 130を 3つ設けそれぞれ制御装置 60、メモリ部 80、処理部 90に接続しているが、 1つのキャッシュコントローラ 130でこれらと接続する構成でもよレ、。また、キャッシュコントローラ 130内にキャッシュメモリ 140を複数ポート持ってもよレ、。また、複数のキャッシュコントローラ間でアドレス変換装置 150を共有してもよい。

[0063] キャッシュコントローラ 130は、例えば外部記憶装置 10等に記憶され処理装置 70 がアクセスするデータを一時的に保持するキャッシュメモリ 140とアドレス変換装置 15 0を含んでいる。キャッシュコントローラ 130は、コマンドによって制御され、主にキヤッシュメモリ 140と外部記憶装置 10との間のデータ転送と、キャッシュメモリ 140と制御装置 60や処理装置 70との間のデータ転送を行ない、処理装置 70や制御装置 60と並列に動作する。

[0064] アドレス変換装置 150は、処理装置 70のアドレス空間とインタフェース装置 40のァドレス空間との間のアドレスを互いに変換する装置であり、処理装置 70内で独立したアドレス空間を持つことができる。また、処理装置 70毎にアドレス変換装置 150を設けることにより処理装置 70毎に独立したアドレス空間を定義することもできる。

[0065] また、インタフェース装置 40に設けられたアドレス変換装置 151は、電子計算機 30 と、電子計算機 30と接続網 20を介して接続する外部記憶装置 10や他の装置との間のアドレス空間の差分に対してアドレス変換する。処理装置 70は制御装置 60でコマンドを実行してアドレス変換装置 150の制御を行なう。

[0066] なお、キャッシュコントローラを制御するためのコマンドについては図 8に記載していないが、例えばアドレス変換装置 150が被変換アドレスと変換アドレスとを対にして記憶する変換用バッファを備える場合はバッファへの登録、消去、置換等の制御を行うコマンド等を設ければよぐ

また、キャッシュメモリ 140内の特定の領域を処理装置 70の専用のローカルメモリ領域として設定するようなコマンドを追加してもよい。

[0067] また、データフローを解析してスケジューリングを行なレ、、使用するキャッシュやそのキャッシュの制御を予めコマンドシーケンスとして記述しておくことで、処理装置 70による処理と、制御装置 60によるデータフローの制御を並列に行なうことができ、処理装置 70の処理能力が向上する。また、処理装置 70が必要なタイミングでコマンドを発行するため、無駄なオーバヘッドも発生しなレ、。

[0068] 例えば、キャッシュコントローラ 130をコマンドで制御して、各装置がキャッシュメモリ

140にアクセスするより前に、前もってデータをキャッシュメモリ 140にロードしておくことが可能になり、効率の良いデータ転送が可能になる。

なお、本電子計算機 30を接続網 20に多数接続しても互いに通信および制御が可能であることは、上記説明から明白であり、本電子計算機 30は任意に拡張が可能である。また、本電子計算機 30は、本電子計算機 30を 1つ以上含む LSIや、本電子計算機 30の一部分を LSIとして実現してもよい。さらに、本電子計算機 30を論理的に FP GAや PLD等の再構成可能ハードウェア上に論理的に実装してもよい。

[0069] 次に、本発明の実施形態の電子計算機 30の動作を図面を参照して説明する。

なお、電子計算機 30の構成については様々な構成について説明してきたが、動作の説明では図 17に示す構成を例として説明する。動作説明は電子計算機で処理する対象となるアプリケーションプログラムをプログラムデータメモリ 811— 813へ格納する処理単位へと分割し制御装置 60で実行するコマンドを生成するプログラムの生成方法を説明し、その次に図 17の構成における電子計算機 30での動作 *制御方法について説明する。 [0070] 図 17を参照すると、 3つのプログラムデータメモリ 811 , 812, 813に、有効ブロック選択 82を介して接続され再構成可能ハードウェアで実現された処理要素 110を 1バンク有する 1つの処理装置 71があり、図 1 1から direct/off setを指定するアドレス力ゥンタ制御 S915を省略したプロトコルで制御装置 60と処理装置 71を接続し、制御装置 60とインタフェース装置 40との間のコマンド信号 S41及び割り込み信号 S42を省略した構成となっている。図 17の制御装置 60に実装されているコマンドセットは図 8の通りとし、同制御装置 60に実装されているアドレスカウンタ制御コードは図 13及び図 14の通りとする。なお、キャッシュ装置 50は省略した構成としている。

[0071] 図 18は図 17の処理要素 110で実行するアプリケーションの処理内容の流れの一例を示した制御フロー図である。図 18に示しているように、アプリケーションは初期状態 COを経て、制御フローで示している処理を動的に切り換えながら実行し、全ての処理が終ると終了状態 C9となる。初期状態 COは処理 P1を開始できる直前の状態とする。終了状態 C9は、一例として図 17における処理装置 71がすべて停止した状態とする。

[0072] 図 18に示したアプリケーションの処理内容は、 5つの状態（CI , C2, C3, C4, C5) と 4種類の処理内容（PI , P2, P3, P4)を持つものとし初期状態 COから状態 C1には無条件で遷移する。状態 C1では処理 P1を行なレ、、条件 F1で状態 2に遷移する。状態 C2では処理 P2を行ない、条件 F2aで状態 3に、条件 F2bで状態 4に遷移する。状態 C3では処理 P1を行ない、条件 F3で状態 5に遷移する。状態 C4では処理 P3を行なレ、、条件 F4で状態 5に遷移する。状態 C5では処理 P4を行なレ、、条件 F5で終了状態 C9に遷移する。

[0073] 図 19はアプリケーションを実行するプログラムを生成するフローである。図 19に示すフローは、各処理後に実行するコマンドシーケンスを生成する制御フロー解析手順 Ml、コマンドシーケンスをデータ列に変換するコマンドシーケンス実装手順 M2、プログラムデータを生成するためのプログラムデータ生成手順 M3から成り、アプリケーシヨン全体の制御フロー、終了、電子計算機 30の構成情報及びそのコマンドセット等を入力とし、本電子計算機の初期状態 COを示すコマンドシーケンスコード、各処理装置内で使用する全てのプログラムデータ、及びそれらから参照されるコマンドシ一ケンスコードを出力する。制御フロー解析手順 Ml、コマンドシーケンス実装手順 M2、プログラムデータ生成手順 M3はそれぞれプログラムで実現される。

[0074] 制御フロー解析手順 Mlは、各処理 (P1— P4)とそれに対応する状態（C1一 C5)、各状態に対応した遷移条件 (F1— F5)と遷移先を解析する。そして、各処理をプログラムデータメモリ 811—プログラムデータメモリ 813のいずれかに害 ijり当て、有効ブロック選択部 82を切り換えて各処理を続けて実行することで次状態に遷移できるようなコマンドシーケンスの中間コードを生成する。

[0075] 図 18のアプリケーションを制御フロー解析手順 Mlによって解析した結果として生成されるコマンドシーケンスの中間コードの一例を図 20に示す。ここで、電源投入時には、有効ブロック選択部 82はプログラムデータメモリ 811を選択しているものとする。図 20において、コマンドシーケンス SQ0のコマンド" load_prg 812、 PM1"のパラメータである 812は処理要素 110におレ、て処理 P 1を実行するように生成されたプログラムデータのロード先がプログラムメモリデータメモリ 812であることを示し、 PM 1は同プログラムデータが格納されているメモリの領域を示す。 PM1で指定されるプログラムデータ PM1は外部記憶装置 10を含む任意のメモリに格納されてレ、てよレ、。現段階では、プログラムデータ PM1自体は生成されていないので空のメモリ領域を指している。プログラムデータ PM2、 PM3、 PM4もそれぞれ処理 P2、処理 P3、処理 P4を実行するように生成されたプログラムデータが格納されているメモリの領域を指定するものである。

[0076] 図 20において、例えば、状態 C4は処理 P3を実行している状態であり、この状態で条件 F4が成立した時点でコマンドシーケンス SQ4を開始する。コマンドシーケンス S Q4の処理内容は、〃wait_prg 813、 PM4"によりプログラムデータメモリ 813にプログラムデータ PM4が全て転送されるまで待機し、 "activate こよりプログラムデータメモリ 813を選択して開始することとなる。プログラムデータメモリ 813が" activate" されると、処理要素 110はプログラムデータメモリ 813に保持されているプログラムで決められた処理を開始する。この時点では、プログラムデータメモリ 813には、処理 P M4を実行するプログラムデータが保持されているため、処理要素 110は処理 PM4 を開始する。これは、すなわち、状態 C5に移行することを意味する。 [0077] このように、処理内容にコマンドシーケンスの実行手順を追加することで次の状態に遷移することができるようになる。しかも、処理装置（処理要素）自身が決められた条件を検出したタイミングでコマンドを出すことができるため、遷移のタイミングを処理内容に含めることができ、処理効率を向上させる。また、図 20において、処理 P1を行なっている際には、状態が C1もしくは C3である力、を識別する必要があるため、処理 P1を行なうプログラムデータメモリを" activate"する前に、処理 P1を行なう処理装置 71に割り込みベクタを設定し、その値を用いた遷移条件に修正している。例えば、状態 C1の割り込みベクタの設定は SQ0の" interupt 71、 Cl' こて実行する。

[0078] コマンドシーケンス実装手順 Μ2を用いて、図 20のコマンドシーケンスをメモリに割り当てた様子を図 22に、各処理におけるコマンドシーケンスの呼び出しを図 17の構成における制御装置 60と処理装置 71との間のインタフェースのプロトコルに変換した、各処理毎の制御フローを図 21にそれぞれ示す。

[0079] 図 21及び図 22では、電源投入後最初に実行するコマンドシーケンス SQ0Aも含めて示している。コマンドシーケンス SQ0Aを実行することにより初期状態 COへ遷移する。状態 COでは有効ブロック選択部 82はプログラムデータメモリ 811を選択しているため、処理要素 110はプログラムデータメモリ 811に格納されているプログラムの動作を電源投入後に開始する。

[0080] 図 21に示したように、個々の処理は電源投入時及びオリジナルの処理（PI , P2, P 3, P4)に各コマンドシーケンス発行処理を追加した制御フローとなる。例えば、図 21 の処理 P2において条件 F2aが成立した際にはコマンド発行処理 SQ2bAを実行し、条件 F2bが成立した際にはコマンド発行処理 SQ2bAを実行する。処理装置 71がコマンド発行処理 SQ2aAを実行する際には、リクエスト信号 S911と、 adr_enaァドレスカウンタ操作信号 S914及び ADR002を示すアドレス信号 S913が出力される。図 22より、アドレス ADR002はコマンドシーケンス SQ2aを指すため、制御装置 60は S Q2aの内容を実行する。

[0081] また、図 20力、ら分力るように、コマンドシーケンス SQ3とコマンドシーケンス SQ4は全く同じ動作をするため、図 22に示したように、ベースアドレス値を ADR004として 1 つに集約することができる。また、図 18から分かるように、状態 C3もしくは状態 C4の後には状態 C5となるため、図 22では、コマンドシーケンス SQ3及び SQ4を指すアドレス ADR004のオフセット + 1のアドレスカウンタ制御コードにおいて、 "load— adr" を使わずに" add— adr"を使用して次のアドレスカウンタ 62の値 (ADR004オフセット + 2)を設定している。このように設計することで、処理装置 71は余分なアドレスを出力する必要がなくなる。

[0082] 最後に、図 21で示した個々の処理を、プログラムデータ生成手順 M3を用いて、それぞれの処理を実行するプログラムデータを生成する。生成した各プログラムデータをメモリに格納した例を図 23に示す。生成したプログラムデータ PM1、 PM2、 PM3 、 PM4が格納されたメモリ領域は、図 22の各コマンドシーケンスのパラメータに反映させる。

[0083] なお、図 16に示したように、電子計算機にアドレス変換装置を備えることで、個々の処理でアクセスするメモリアドレスやコマンドが格納されたメモリを指すアドレスは独立したアドレス空間で設計することもできる。また、プログラムデータ PM0に関しては、図 17の構成例の電子計算機の電源投入直後に実行する必要があるため、このプログラムデータ PM0は、あらかじめプログラムデータメモリ 811に格納されている必要がある。従って、本実装例における、電源投入時の電子計算機の初期状態は図 24のリストのようになる。

[0084] 次に電子計算機 30の動作 ·制御方法について説明する。図 25は上記説明した動作をタイミングチャートとしてまとめて示した図 25である。図 25と図 17、図 18、図 21、図 22、図 23、図 24を用いて説明する。

[0085] 図 25は横軸に、制御装置 60内のアドレスカウンタ 62の値、制御装置 60の動作内容、処理要素 110の動作内容、処理要素 110に入力される割り込みベクタ信号 S92 2の内容、各プログラムデータメモリ 811、 812、 813が保持しているプログラムデータの内容、プログラムデータの転送状態を示し、縦軸は下向きに経過時間を T101から順に表している。なお、プログラムデータメモリ 811、 812、 813の部分を編み目で表示している部分は実行中であることを示している。

[0086] T101のタイミングは図 24に示した電源投入時の電子計算機 30の状態であり、プログラムデータメモリ 811にコマンド発行処理 SQ0Aを行なうプログラムデータ PM0が格納されている。

[0087] T102で処理要素 110は PM0の動作を開始し、コマンド発行処理 SQ0Aを実行する。制御装置 60のコマンド参照装置 61は、コマンド発行処理 SQ0Aを受けとると、ァドレスカウンタ 62にアドレス値 ADR000を設定し、図 22のコマンドシーケンスが格納されたコマンドコードメモリ 63の ADR000に格納されたコマンドを読み出して、 T103 で" load_prg〃を実行する。 T103で制御装置 60は、 "load_prg〃を実行し、プログラムデータメモリ 812へプログラムデータ PM1を転送し始める。プログラムデータ PM 1の格納場所の情報は" load_prg"のパラメータの PM1に含まれるものとし、ここでは外部記憶装置 10に図 23のように格納されているものとする力外部記憶装置 10 以外のメモリに格納してぉレ、てもよレ、。

[0088] 図 22を参照すると、 ADR000のアドレスカウンタ制御コードは次のコマンドも実行するように設定されているため、制御装置 60はアドレスカウンタ 62に 1を加え、 T104 で次の命令を実行する。 T104で制御装置 60は、プログラムデータメモリ 812にプログラムデータ PM1がすべて転送されるのを待ち、 T105でその転送が終了すると、制御装置 60は引続き T106で次の命令を実行する。

[0089] 以下、同様に実行され、 T107で" activate 812"を制御装置 60が実行すると、選択メモリ 83がプログラムデータメモリ 812を選択する情報に更新され、有効ブロック選択 82は選択メモリ 83の指示によりプログラムデータメモリ 812に切り換え、処理要素 1 10は動作が切替えられてプログラムデータメモリ 812に格納されている PM1の処理を開始する。 T108で、制御装置 60はアドレスカウンタ制御コード" add— adr 0/st ορΊこより T102から開始した一連のコマンドシーケンスの処理を終了する。

[0090] 以下、同様に実行され、 T110において、処理要素 110が処理 P1を実行中に条件 F1を検出し、割り込みベクタ信号 S922が C1であることを確認するとコマンド発行処理 SQ1Aを実行する。

T110でコマンド発行処理 SQ1Aを受けた制御装置 60はアドレスカウンタ 62の値を ADR001の値に更新する。

[0091] T112で、制御装置 60はコマンドコードメモリ 63を読み出して" activate 813"を実行して、処理要素 110の処理内容をプログラムデータメモリ 813に格納される PM2 の処理に切り換える。

[0092] 以下同様に実行され、 T123において、処理要素 110が処理 P4を実行中に条件 F 5を検出するとコマンド発行処理 SQ5Aを実行する。 T123でコマンド発行処理 SQ5 Aを受けた制御装置 60はコマンドコードメモリ 63を参照し、 T124で処理装置 71対する' 'halt"を実行する。 "halt' こよる停止指示を受けると処理装置 71は動作を終了し、 "halt"を実行した制御装置 60もコマンドシーケンスの解釈実行を終了する。

[0093] このように、生成されたプログラムデータは PM0、 PM1、 PM2、 PM3、 PM4の 5つであるが、使用するプログラムデータメモリは 811、 812、 813の 3つである。これは、ハードウェアリソースを越えるようなアプリケーションが本電子計算機 30に実装できることを示している。

[0094] また、図 17の構成では処理装置 71はバンクを 1つしか含まない構成となっているが、 2つ以上のバンクを有する場合はプログラムデータ PM0— PM4を複数のバンクのプログラムデータメモリに格納しそれぞれの再構成可能ハードウェアで構成された処理要素で実行させるようにしてもよい。この場合、処理装置の出力は有効バンク選択部 92で選択された処理要素のコマンドや出力データとなり、有効バンク選択部 92で選択された処理要素が有効に動作し、プログラムデータメモリと処理要素を切り換えながら処理を進めることになる。

[0095] 次に処理装置 70が複数ある場合の動作について、図 26の構成を例に説明する。

図 26は図 17の処理装置 71を 1つ含む構成に処理装置 72を追加して処理装置 70 力 ¾つ存在する構成としている。さらに、動作開始のトリガとなるコマンド SQ0Aの発行を処理装置 71ではなく処理装置 72から実行するようにしている。また、図 22に示した処理装置 71のコマンドシーケンス SQ5を図 27に示すようなコマンドシーケンス SQ 5Bに変更し、 "halt"の後に〃 interrupt 72, END71"を実行するように追加し、処理装置 71の終了を処理装置 72へ割り込みで知らせるようにしている。

[0096] 図 28は、コマンド SQ0Aの発行を処理装置 72が実行し処理装置 71が自己の終了を" interrupt"で処理装置 72へ通知する上記の動作を示したタイミングチャートである。

[0097] 図 28を参照すると、 T201において、処理装置 72は処理 P5の中で、処理装置 71 の初期化のためのコマンド発行処理 SQOAを実行する。 T201でコマンド発行処理 S Q0Aを受けた制御装置 60はコマンドシーケンス SQ0を実行する。 T202で初期化された処理装置 71は図 25で示したような一連の処理を行い、 T203でコマンド発行処理 SQ5Aを実行する。 T203で制御装置 60はコマンドシーケンス SQ5Bを実行し、 " halt"の実行により T204で処理装置 71を停止させ、 "interrupt"の実行により T205 で処理装置 72に割り込みを出力する。

[0098] 処理装置 72は処理 P5を実行中に、 T201においてコマンド発行処理 SQ0Aを実行した後、すぐに別の処理 P6を実行することができる。そして、処理 P6において処理装置 71からの割り込みを待って、後続の処理 P7に遷移することもできる。もちろん、処理装置 72は処理 P6を実行せずに、単に処理装置 71からの割り込みを待つだけでもよい。

[0099] また、図 26の構成の場合には、処理装置 71で" halt"が実行された後の終了状態を処理装置 71の初期状態として、同じ処理を何度でも処理装置 72から実行することができる。また、処理要素 72は図 2、図 3、図 4、図 5で示した構成が可能であり、特に CPU120が処理要素 72の構成要素として入っていた場合には、そのソフトウェアプログラムの中の 1つの関数呼び出しやシステムコール、もしくはそれらを含むスレッドやオブジェクト、あるいは CPU120のインストラクションの拡張として処理要素 71を使用してもよい。

[0100] このように複数の処理装置を並列に動作させる際に、 "intermp コマンドを利用して処理装置間で同期をとれるので、処理能力を向上させとともに全体の処理の前後関係を順序立てて実行することができる。

[0101] また、電子計算機 30は図 1に示したように、接続網 20を介した外部からコマンドを受けとることができるため、電子計算機 30の外部からコマンド発行処理 SQ0Aを実行させるようにしてもよい。さらに、図 5に示したように、処理装置 70の処理要素を電子計算機 30で実現することもできるため、処理を階層ィ匕 '細分化して実装してもよい。

[0102] なお、上記動作説明では、本電子計算機の構成を固定した場合の実装例を示したが、例えば、図 5のように制御装置 60が再構成可能な制御装置 R60であった場合には、図 29のような生成フローにおいて、コマンドシーケンス中間コードで使用しているコマンドのみをコマンドセットとして使用するようにし、そのコマンドサブセットのみを実装した制御装置 R60を構成してもよい。このように構成することで、制御装置 60を簡略ィ匕すること力 Sできる。

[0103] 以上の説明では図 16に示したキャッシュ装置 50を除いた構成で説明した力図 17 や図 26の構成にキャッシュ装置 50を揷入する構成にすることもできることは明瞭であり、キャッシュ装置 50を揷入することにより、電子計算機 30の外部との間のデータ転送時間を短縮することができ、さらにアドレス変換装置 150を有することのより、処理装置に固有のアドレス空間を持たせることが可能になる。

[0104] また、実装フローによる解析結果に基づいて、制御装置 60や処理装置 70も含めた全ての構成要素を新規に設計および製造してもよい。

[0105] なお、本発明が上記各実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変更され得ることは明らかである。

産業上の利用可能性

[0106] 以上説明したように本発明によれば、アプリケーションプログラムの処理を分割して複数の処理単位とし処理単位毎に論理回路を形成するプログラムを切り換えながら再構成可能ハードウェアで実行させることにより大きなアプリケーションプログラムでも小さな再構成可能ハードウェアで実行可能となるため、アプリケーションプログラムを安価な構成で高速に実行でき、さらに、処理単位のコマンドシーケンスを変更することにより処理単位のプログラムを容易に応用することができるので、新たなアプリケーシヨンプログラムへの応用や、新たな電子計算機の構築を低コストで実現できるとレ、う効果がある。

[0107] さらに、論理回路を形成するプログラムを保持するプログラムデータメモリを複数有して処理単位の実行中に次の処理単位のプログラムを別のプログラムデータメモリに読み出すことにより、切り換えの際のプログラムの読み出し時間を短縮して切り換え時間を短縮し処理速度を向上することができる。

Claims

請求の範囲

[1] 論理回路をプログラムにより形成可能な再構成可能ハードウェアを含む処理装置と処理装置の指定したコマンドを実行する制御装置とを有し、前記コマンドは、処理装置が所定の条件を検出した際に実行を指示され、再構成可能ハードウェアを論理形成するプログラムの切り換えを実行するためのコマンドを含むことを特徴とする電子計

[2] 前記処理装置は、再構成可能ハードウェアを有する処理要素と前記再構成可能ハ一ドウエアの論理回路を形成するプログラムを保持する 1以上のプログラムデータメモリとを有する複数のバンクと、複数のバンクから 1つを選択して有効とし外部と接続する有効バンク選択部とを有することを特徴とする請求項 1の電子計算機。

[3] 前記処理装置は、再構成可能ハードウェアを含む処理要素と前記再構成可能ハードウエアの論理回路を形成するプログラムを保持する複数のプログラムデータメモリと複数のプログラムデータメモリから 1つを選択して有効とする有効ブロック選択部とを含むバンクを有することを特徴とする請求項 1の電子計算機。

[4] 前記処理装置は、少なくとも 1つの処理要素は再構成可能ハードウェアで構成され、残りの処理要素は再構成可能ハードウェア又は汎用 CPUで構成されることを特徴とする請求項 2又は 3の電子計算機。

[5] 前記制御装置は、前記バンクが複数ある場合は有効とする前記バンクを指定するとともに前記プログラムデータメモリが複数ある場合は有効とする前記プログラムデータメモリを指定し指定した前記処理要素の動作を開始する activateコマンドと、指定した前記処理装置の動作を停止する haltコマンドと、前記制御装置から指定した前記処理装置へ割り込みベクタを発行する interruptコマンドと、指定した記憶装置から前記プログラムデータメモリへプログラムデータを転送する load_prgコマンドと、 load _prg命令を中止する cancel_prgコマンドと、 load_prg命令の終了まで待機する wait— prgコマンドとを解釈実行することを特徴とする請求項 2、 3又は 4の電子計算機。

[6] 前記制御装置が実行するコマンドを保持するコマンドコードメモリを有し、前記制御装置は前記処理装置から指示されたアドレスに従ってコマンドコードメモリからコマンドを読み出して解釈実行するコマンドコード参照装置を有することを特徴とする請求項 1、 2、 3、 4又は 5の電子計算機。

[7] 前記コマンドコード参照装置は前記コマンドコードメモリのアドレスを保持するアドレスカウンタを有し、前記処理装置と制御装置間のコマンドの受渡しにおいて、前記処理装置が出力したアドレス信号線が有効であることを示す第 1のアドレス制御線と、第 1 の制御線が有効の場合アドレス信号線の値をそのままアドレスカウンタに格納するか或いはアドレス信号線の値をアドレスカウンタの値に加算してアドレスカウンタに格納するかを指示する第 2のアドレスカウンタ制御線を備えることを特徴とする請求項 6の電子計算機。

[8] 前記コマンドは、コマンドを分類するコマンドコードとアドレスカウンタ制御コードと後続のコマンドを実行するかどうかを示すフラグとからなるフォーマットで前記コマンドコ一ドメモリに格納され、前記アドレスカウンタ制御コードは、アドレスカウンタに値を設定する load— adrコマンドと、アドレスカウンタに指定した値を加算する add— adrコマンドとを含むこと特徴とする請求項 7の電子計算機。

[9] 前記アドレスカウンタ制御コードは、アドレスカウンタを前記制御装置に設けたァドレスカウンタスタックに退避するとともに新たな値をアドレスカウンタに設定する push— a drコマンドと、アドレスカウンタスタックの値をアドレスカウンタに戻す pop— adrコマンドとを含むこと特徴とする請求項 8の電子計算機。

[10] 前記処理装置に対して転送するデータを一時的に保持するキャッシュメモリとキヤッシュメモリを制御するキャッシュコントローラを含むキャッシュ装置を有し、前記処理装置が発行するコマンドによってキャッシュコントローラの制御を行なうことを特徴とする請求項 1乃至 9のいずれかの電子計算機。

[11] 前記キャッシュ装置は前記処理装置の外部で定義するアドレスを処理装置の内部で定義されるアドレスに変換するアドレス変換装置を有し、前記処理装置が発行するコマンドによってアドレス変換装置の制御を行なうことを特徴とする請求項 10の電子計

[12] 論理回路をプログラムにより形成可能な再構成可能ハードウェアを含む処理装置と処理装置の指定したコマンドを実行する制御装置とを有し、前記コマンドは、処理装置が所定の条件を検出した際に実行を指示され、再構成可能ハードウェアを論理形成するプログラムの切り換えを実行するためのコマンドを含み、

前記処理装置は、論理回路をプログラムにより形成可能な再構成可能ハードウェアを含む第 2の処理装置と第 2の処理装置の指定したコマンドを実行する第 2の制御装置から構成されることを特徴とする電子計算機。

[13] 請求項 1乃至 11のいずれかの電子計算機を実装した半導体集積回路。

[14] 論理回路をプログラムにより形成可能な再構成可能ハードウェアを含む処理装置が所定の条件を検出した際にコマンドの実行を指示し、処理装置のコマンド実行指示を受けた制御装置が再構成可能ハードウェアを論理形成するプログラムの切り換えを実行することを特徴とする制御方法。

[15] 前記切り換えの後、所定のプログラムデータメモリ上のプログラムの実行中に次のプログラムを別のプログラムデータメモリに読み出すことを特徴とする請求項 14の制御方法。

[16] 再構成可能ハードウェアと再構成可能ハードウェアの論理回路を形成するプログラムを保持する複数のプログラムデータメモリと複数のプログラムデータメモリから 1つを選択して有効とする有効ブロック選択部とを含む処理装置が所定の条件を検出した際にコマンドの実行を指示し、処理装置のコマンド実行指示を受けた制御装置が、有効ブロック選択部を制御して指定されたプログラムデータメモリを有効にして再構成可能ハードウェアに接続する activateコマンドを実行し、再構成可能ハードウェアが実行する論理回路の内容を切り換えることを特徴とする制御方法。

[17] 前記制御装置は、指定した前記処理装置の動作を停止する haltコマンドと、前記制御装置から指定した前記処理装置へ割り込みベクタを発行する interruptコマンドと、指定した記憶装置から前記プログラムデータメモリへプログラムデータを転送する lo ad _ prgコマンドと、 load _ prg命令を中止する cancel _ prgコマンドと、 load _ prg 命令の終了まで待機する wait_prgコマンドとを実行することを特徴とする請求項 16 の制御方法。

[18] アプリケーションプログラムの制御フローを解析して、アプリケーションプログラムを処理単位に分割するとともに分割した処理単位を電子計算機内で実行する再構成可能ハードウェアが制御するコマンドを組み合わせたコマンドシーケンス中間コードを生成する制御フロー解析手順と、コマンドシーケンス中間コードを電子計算機で実行可能な形式に変換してコマンドシーケンスを生成するコマンドシーケンス実装手順と、処理単位の動作内容を電子計算機で実行可能な形式に変換するプログラムデータ生成手順とを有することを特徴とするプログラムの生成方法。

[19] 前記制御フロー解析手順は、アプリケーションプログラムの制御フローを解析して処理単位に分割する際に、各処理単位を前記再構成可能ハードウェアの論理を形成するプログラムを保持するプログラムデータメモリに格納可能なように分割することを特徴とする請求項 18のプログラムの生成方法。

[20] 論理回路をプログラムにより形成可能な再構成可能ハードウェアを含む処理装置が所定の条件を検出した際にコマンドの実行を指示すると、処理装置のコマンド実行指示を受けた制御装置が再構成可能ハードウェアを論理形成するプログラムの切り換えを実行する手順をコンピュータに実行させるプログラム。

[21] 再構成可能ハードウェアと再構成可能ハードウェアの論理回路を形成するプログラムを保持する複数のプログラムデータメモリと複数のプログラムデータメモリから 1つを選択して有効とする有効ブロック選択部とを含む処理装置が所定の条件を検出した際にコマンドの実行を指示すると、処理装置のコマンド実行指示を受けた制御装置が、有効ブロック選択部を制御して指定されたプログラムデータメモリを有効にして再構成可能ハードウェアに接続を切り換える activateコマンドを実行する手順をコンビュータに実行させるプログラム。

[22] 指定した前記処理装置の動作を停止する haltコマンド、前記制御装置から指定した前記処理装置へ割り込みベクタを発行する interruptコマンド、指定した記憶装置から前記プログラムデータメモリへプログラムデータを転送する load_prgコマンド、 loa d_prg命令を中止する cancel_prgコマンド、或いは load_prgコマンドの終了まで待機する wait_prgコマンドを実行する手順をコンピュータに実行させる請求項 21の