JPH01145770A - ベクトル処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ベクトル処理装置に係り、特に、大容量の記
憶部を接続したベクトル処理装置に関する。

〔従来の技術〕

近年、ベクトル処理装置に大容量の主記憶部を接続する
要望が強くなっている。従来技術によるベクトル処理装
置は、その記憶装置がＳＲＡＭによって構成されており
、ベクトル処理部からの高速応答が要求される連続的な
アクセスに応えられるように構成されている。このため
ベクトル処理装置の主記憶部のコストは、−ｉの汎用計
算機のそれに対し１オーダ近く高いものになっている。

従って、主記憶エリアをさらに増強するため、ＳＲＡＭ
で構成される主記憶部を増設する方法は、コストの制約
により実現がむずかしい状況になりつつある。

一方ベクトル処理装置の入出力処理を高速化するため、
拡張記憶部をベクトル処理装置に接続することが、例え
ば、米国特許第４６３０２３０号明細書等により知られ
ている。この種従来技術によるベクトル処理装置におい
て、拡張記憶部は、ＤＲＡＭを素子として構成されてお
り、ＳＲＡＭによる主記憶部よりも４倍以上実装密度を
高く出来、かつコスト的にも安価である。しかし、この
拡張記憶部は、主記憶ではなく外部記憶として位置づけ
られていて、かつ、実装位置もベクトル処理部から離れ
ている。このため、前記従来技術は、ベクトル処理部と
拡張記憶部間のデータ転送をベクトル処理速度に見合う
ようにするため、データ転送ピッチを遅くし、データ転
送中を大きく構成する必要がある。前記従来技術は、こ
のようなハードウェア上の制約のため、拡張記憶のデー
タ処理単位が主記憶のそれに対し１００倍以上大きくな
り、従って、拡張記憶上のデータに対し、直接命令によ
って位置を指定して処理をする形式を適用することがで
きない。従来技術における拡張記憶上のデータは、−度
拡張記憶と主記憶間のデータ転送を行って主記憶上に移
し、その主記憶上のデータに対し命令処理を行い、結果
を再び拡張記憶上に戻す処理形式により処理される。こ
の一連の操作は、ソフトウェアによって行われていて、
ユーザのプログラミングに負担を強いている。

〔発明が解決しようとする問題点〕

従来技術によるベクトル処理装置は、該処理装置に接続
されている拡張記憶が外部記憶という位置ずけがされて
いるため、拡張記憶上のデータに対し、直接プログラム
からプログラム文によって演算処理を指定することが出
来ない。このためベクトル処理装置の主記憶の大容量化
の要求に対し、ベクトル処理装置に拡張記憶を接続した
従来技術では十分に応えることができないという問題点
があった。

本発明の目的は、前記従来技術の問題点を解決し、大容
量の主記憶を備えたと同等の機能を備えた、低コストの
ベクトル処理装置を提供することにある。

〔問題点を解決するための手段〕

本発明によれば、前記目的は、ベクトル処理装置を、ス
カラ処理部、ベクトル処理部、主記憶部、拡張記憶部、
記４１制御部の５論理部で構成し、記憶制御部に、 （１）、ベクトル処理部から発行される主記憶アクセス
に対しアドレス変換を行う機能、 （２）、主記憶部の構成単位ごとに、どういう種類のア
クセスが行れたかを記憶する機能、 （３）、主記憶上に存在しない論理アドレス空間に対す
るアクセスが発行された時、ベクトル処理部のベクトル
アクセス処理を中断させる機能、（４）、拡張記憶上に
存在する論理アドレス空間を主記憶部ヘローデイングす
る機能、 （５）、主記憶上のアクセス頻度の少い領域を見出す機
能、 （６）、主記憶上のアクセス頻度の少い領域を拡張記憶
上へ書出す機能、 を付加することにより、達成される。

〔作用〕

前述のハードウェア機能を備えるベクトル処理装置にお
いて、記憶制御部は、ベクトル処理部から主記憶部に対
するアクセスがあり、そのアクセスによる論理アドレス
空間が主記憶部上に存在しない場合、ベクトル処理部に
よるベクトルアクセス処理を中断させ、拡張記憶部上に
存在する前述アクセス論理アドレス空間を主記憶部の所
定エリアにローディングし、その後、ベクトル処理部の
処理を再開させる。また、記憶制御部は、主記憶部上の
アクセス頻度の少ない領域を見い出し、その領域内のデ
ータを拡張記憶部に書出す処理を実行することにより、
主記憶部上には、常にアクセス頻度の高いデータのみが
存在するようにしている。

〔実施例〕 以下、本発明によるベクトル処理装置の一実施例を図面
により説明する。

第１図は本発明の一実施例の構成を示す概略ブロック図
、第２図はアドレス空間の概念を説明する図、第３図〜
第１０図は第１図における各機能部の詳細を示すブロッ
ク図であり、第３図はアドレス生成回路のブロック図、
第４図はりロケーションテーブルのブロック図、第５図
はベクトルアクセス空間用のりロケーションテーブルの
ブロック図、第６図はベクトルアクセス空間のＲ，Ｃビ
ット部のブロック図、第７図はページング処理部の概略
ブロック図、第８図はデコーダ部のブロック図、第９図
はレジスタ部のブロック図、第１０図はレジスタ管理回
路のブロック図である。第１図、第２図において、■は
スカラ処理部、２はベクトル処理部、３，４はリロケー
ションテーブル、５は主記憶部、６はアドレス変換回路
、７はページング処理部、８は拡張記憶部、２０は主記
憶制御部、２１はリソース制御部、２２はベクトルレジ
スタ、２３はアドレス生成部、２４はパイプライン演算
器、２５は拡張記憶部アクセス用リロケーションテーブ
ル、２６はスイッチング回路である。

第１図に示す本発明によるベクトル処理装置の実施例を
説明する前に、第２図により、ベクトル処理装置の各論
理部がアクセスする主記憶部（ＭＳ）及び拡張記憶部（
Ｅ　Ｓ）上のアドレス空間と、オペレーデイングシステ
ム（以下Ｏ８という）の動作を説明する。

第２図において、スカラ処理部（ＳＰＵ）１は、ベクト
ル処理部（ＶＰＵ）２を起動し、リロケーションテーブ
ル３．４をセットする。スカラ処理部１は、主記憶部５
をアドレス変換機構６を介してアクセスする。ここで主
記憶部５は、実アドレス空間を意味する。実アドレス空
間は、２種類に分かれていて、それぞれ■、■と名称が
つけられている。実アドレス空間■は、ｏｓの空間管理
下にあって、外部記憶部としての拡張記憶部８とページ
単位のやりとりをしｍｕｌｔｉ−ｖｉｒｔｕａｌ　５ｐ
ａｃｅを構成している。ベクトル処理部２は、リロケー
ションテーブル３を介して、このｍｕｌｔｉ−ｖｉｒｔ
ｕａｌ　５ｐ−ａｃｅにアクセスする。アドレス変換機
構６とりロケーションテーブル３との内容の一致はＯ８
が行う。

第２図では、主記憶部５の実アドレス空間のと外部記憶
部としての拡張記憶部８とのやりとりはパス５０で示さ
れている。外部記憶部としての拡張記ｔ！　８の媒体は
ＤＲＡＭ等であってよい。この他、外部記憶としてディ
スク装置のような磁気媒体が使用可能である。拡張記憶
部８の構成する記憶空間はジョブ単位に区分され、この
区分が複数個集って１個のアドレス空間を構成している
。

システムイニシャライズの際、ｏｓは、拡張空間をｍｕ
ｌｔｉ−ｖｉｒｔｕａｌ　５ｐａｃｅとＶｅｃｔｏｒ　
ａｃｃｅｓｓ　５ｐａｃｅの２種類の空間に区分する。

両空間は、拡張記憶の実アドレスとしてみると、アドレ
スのある一点で２種類の空間に区分されるものではない
。しがし、ユーザの論理空間として見ると、ｍｕｌｔｉ
−ｖｉｒｔｕａｌｓｐａｃｅのアドレス上位空間部にｖ
ｅｃｔｏｒ　ａｃｃｅｓｓｓｐａｃｅが存在するように
見える。

システムイニシャライズ時、ｏｓは、主記憶空間をスカ
ラ処理部１及びベクトル処理部２の両方がアクセスする
空間とベクトル処理部２のみがアクセスする空間の２種
類の空間に分ける。第２図ではＭＳ５の実アドレス空間
をスカラ処理部１及びベクトル処理部２の両方がアクセ
スする空間を■で、ベクトル処理部２のみがアクセスす
る空間を■で示した。両空間は１個のアドレス境界５２
で区分されているが、必ずしもこのように区分する必然
性はない。

ベクトル処理部２は、リロケーションテーブル■４を介
して、主記憶部５上のアドレス空間■にアクセスする。

該アドレス空間■は、ベクトル処理部２が動作するのに
十分な領域ではない場合を許すようにする。このときり
ロケーションテーブル■４には主記憶上に存在しない空
間を示す情報をセットしておく。ベクトル処理部が主記
憶部５上に存在しない領域をアクセスしたとき、ベクト
ル処理部２のアクセス発行処理を中断させ、パス５３を
介してページング処理部７を起動する。ページング処理
部７は主記憶部５上のアドレス空間■の一部を拡張記憶
部８のＶｅｃｔｏｒ　ａｃｃｅｓｓ　５ｐａｃｅへ書込
み、同空間上にあるベクトル処理部２のアクセスが行わ
れる空間を主記憶部５上の空間■へ転送する。このとき
Ｏ８は、リロケーションテーブル■４の主記憶部５上に
存在する領域を示す情報を編集する。以上の処理を完了
した後ＯＳは、ベクトル処理部２にアクセス発行再開を
指示する。

Ｏ８は、拡張記憶部８のアドレス空間を、ジョブ走行の
初期ジョブ固有の空間に割付ける。即ち、実拡張アドレ
ス空間のどの位置をジョブに割当てるかを決定し、Ｖｅ
ｃｔｏｒ　ａｃｃｅｓｓ　５ｐａｃｅの大きさを決定す
る。次に該実アドレス空間とページング処理部７の発行
するリクエストアドレスとの対応表を主記憶上に作成す
る。この主記憶空間はＯ８固有の空間である。前記対応
表はＯＳの処理を行うスカラ処理部１からパス５１を介
してページング処理部７に送出される。この対応表には
他のユーザジョブ領域をアクセスしないようにアクセス
制限情報が付加される。

ジョブ走行の初期化の段階でリロケーションテーブル■
４は、Ｏ８によってイニシャライズされるが、ベクトル
処理部２のアクセスが発行されると、該テーブルの管理
はページング処理部７が行う。

前述のように、本発明によるベクトル処理装置は、従来
のベクトル処理装置がアドレス変換機構とりロケーショ
ンテーブルの２つのハードウェアの処理をＯ８によって
一致するように保障しアドレス変換を行っていた方式に
、新たにページング処理を行うハードウェアを付加し、
これによりＯ３のアドレス変換管理機構を超えた大容量
空間へのベクトルアクセスを可能にすることができる。

ベクトル処理装置のタスクスイッチにおいてＯ３は、ス
カラ処理部１がベクトル処理中か否かを知る必要がある
。これはＯ８がスカラ処理部のアドレス変換機構とベク
トル処理用のりロケーションテーブルの一致をとるため
にリロケーションテーブルの書替タイミングを知るため
に必要である。

主記憶管理にＯ８とページング処理ハードウェアの２種
類のリソースが関与している場合、タスクスイッチタイ
ミングをＯ８が知るために、スカラ処理部でページング
処理部の作動状況を知る必要がある。このため、本発明
の実施例は、ベクトル処理部、ページング処理部の状態
を示すフリップフロップを具備し、このフリップフロッ
プの内容をスカラ処理部の命令で読出すことにより、画
処理部の状態を知ることができるように構成される。

本発明は、前述のようなアドレス変換管理機構を導入す
ることにより、従来のベクトル処理装置のＯ８の上位互
換性を保ちつつ、ベクトル処理空間を拡大していくこと
ができる。

本発明によるベクトル処理装置の一実施例は、第１図に
示すように、スカラ処理部１、ベクトル処理部２、リロ
ケーションテーブル３．４、主記憶部５、アドレス変換
回路６、ページング処理部７、拡張記憶部８、主記憶制
御部２０、拡張記憶部アクセス用リロケーションテーブ
ル２５及びスイッチング回路２６により構成され、また
、ベクトル処理部２は、リソース制御部２１、ベクトル
レジスタ２２、アドレス生成部２３及びパイブライン演
算器２４により構成されている。

前述の構成において、スカラ処理部１の主記憶部５への
リクエストは、アドレス変換回路６によって論理アドレ
スから実アドレスに変換される。

また、ベクトル処理部２のアドレス生成部２３から発行
されるリクエストは、リロケーションテーブル３，４の
どらかを引用して論理アドレスから実アドレスに変換さ
れる。この２種類のりロケーションテーブル３，４は、
アドレスによって切分けて使用される。リロケーション
テーブルは３゜４はそれぞれ第２図の主記憶部５の■、
■の空間をアクセスするアドレスを出力する。リロケー
ションテーブル３．４への値のセットは、スカラ処理部
１がパス７０を介して行う。リロケーションテーブルセ
ットとベクトル処理部２の作動とは、排反になるように
スカラ処理部１のプログラムで制御される。この制御が
可能となるようにベクトル処理部２のビジー状態を判定
する命令がスカラ処理部１の命令セットに設けられてい
る。

リロケーションテーブル４（ＲＴｚ）には主記憶上に存
在する空間とそうでない空間を識別するビットと主記憶
を参照した履歴を示すＲ，Ｃビットが備えられている。

ベクトル処理部２が主記憶部５上に存在しない空間をア
クセスしたとき、リロケーションテーブル４からパス７
１上にページング処理部７を起動する信号が送出される
。ページング処理部７は拡張記憶アクセスのためのりロ
ケーションテーブル２５を内蔵している。このリロケー
ションテーブル２５を以下ＥＲＴと略記する。

本発明の実施例は、ＥＲＴ２５をハードウェアで持つよ
うに構成′しているが、主記憶部５上に設けることも可
能である。ＥＲＴ２５への値のセットは、初期化の場合
はパス７０を介してスカラ処理部ｌが行う。ベクトル処
理中のＥＲＴ２５の書替は、ページング処理部７が行う
。

ベクトル処理部２が主記憶部５上に存在しない領域を参
照した場合、ページング処理部７は、パス７２を経由し
てベクトル処理部２内のアドレス生成部２３ヘアドレス
生成処理中断指示を出力する。ページング処理部７は、
主記憶部５上に存在しない領域を拡張記憶部８から主記
憶部５ヘローデイングするため、リロケーションテーブ
ル４（ＲＴ２）中のＲ，Ｃビット部を読出す。該Ｒ，Ｃ
ビット部は、主記憶部５上の実空間に対応している。ペ
ージング処理部７は、読出したＲ、Ｃビットの情報を用
いて拡張記憶部８に書出す主記憶部５上の領域を設定し
、この領域を拡張記憶部８へ書出し、次に、主記憶部５
上に存在しない領域を拡張記憶部８から読出し、前記の
主記憶部５上の領域に出力する。また、ページング処理
部７は、この一連の操作に対応して、リロケーションテ
ーブル４（ＲＴｚ）の主記憶部５に関する情報を四替え
る。即ち、拡張記憶部８へ書出された主記憶領域の識別
ビットを口替え、新たに拡張記憶部８からローディング
した領域の識別ビットを存在する意味に書替え、主記憶
部５上の実アドレスへの変換情報をセットする。ページ
ング処理部７が拡張記憶部８にアクセスする際、ＥＲＴ
２５の情報が用いられるが、この情報は、ジョブ走行前
にスカラ処理部１がセットしたものが用いられる。ペー
ジング処理部７がＥＲＴ２５の内容を書替えることはな
い。

第１図において、ベクトル処理動作は、次のように行わ
れる。

スカラ処理部１からベクトル処理部２に対して起動が行
われる場合、パス７３を介してリソース制御部２１に対
し起動信号が送られる。リソース制御部２１は、パス７
３′を介して主記憶上のベクトル命令列を読出し、これ
を解読してベクトル命令の実行に必要なリソースをパス
７４を介して起動する。解読された命令がベクトルロー
ド命令の場合、アドレス生成部２３は、ベクトルデータ
の論理アドレス列を生成し、パス７５上に送り出す。生
成された論理アドレスは、リロケーションテーブル３又
は４のどちらかに引用され、パス７６上にアドレス変換
された実アドレスとして送出される。このアドレスを用
いて、主記憶５上の所定領域がアクセスされ、スイッチ
ング回路２６によってベクトル命令のオペランドで指示
されたベクトルレジスタ２２にベクトルデータが書込ま
れる。この処理中、アドレス変換されたアドレスで指定
された主記憶部５上の所定領域に目的とするデータが存
在しない場合、前述した拡張記憶部８とページング処理
部７の処理動作が起動される。

解読された命令がベクトルストア命令の場合、前述のロ
ード命令におけるスイッチング回路２６以降の処理が省
略された処理となる。また、解読された命令がベクトル
演算系の命令の場合、ベクトルレジスタ２２とパイプラ
イン演算器２４との間でパス７７．７８を通ってデータ
の転送が行われる処理となる。

アドレス生成部２３で生成されたアドレス列かりロケー
ションテーブル３　（ＲＴＩ）又は４　（ＲＴ２）でア
ドレス変換できない時、パス７９を通って割込情報がス
カラ処理部１に報告される。ページング処理部７で生成
された拡張記憶部８のアドレスが他のジョブの領域を指
すような場合、パス８０を通って割込情報がスカラ処理
部１に報告される。

パス８１は第２図のパス５０で示されるようなｍｕｌｔ
ｉ−ｖｉｒｔｕａｌ　５ｐａｃｅの外部記憶装置として
拡張記憶を使用する場合、Ｏ８の中でスカラ処理部ｌか
ら拡張記憶８へ直接命令を発行する場合のパスである。

次に、第３図に示す第１図のアドレス生成部２３のブロ
ック図により、アドレス生成部２３の動作を説明する。

第３図において、パス７０を介して生成するベクトルデ
ータの基準となるベース値がスカラ処理部１から送られ
、加算器１００を通ってレジスタ１０１にセットされる
。同時に、レジスタ１０２にベクトルデータの主記憶部
５上のストライド値が、レジスタ１０３にベクトル長が
、それぞれスカラ処理部１によってセットされる（スカ
ラ処理部１とこれらのレジスタ間のパスは図面の簡約化
のため省略されている）。また、レジスタ１０４はＩｆ
　Ｏ１１クリアされる。レジスタ１０１〜１０４への値
のセットは、ベクトル処理部２の起動に先立って行われ
る。以下この処理のことをセットアツプ処理とよぶこと
がある。

ベクトル処理部２が起動されると、パス７４を使ってリ
ソース処理部２１　（第１図）からアドレス生成部２３
へ起動信号が与えられる。この起動信号によってセレク
タ７４′は、レジスタ１０２の出力を加算器１００に接
続する。

バス７２上にページング処理部７からのアドレス生成部
２３の処理中断、再開を指示する信号が与えられる。第
３図ではパス７０ａ上を処理中断指示、７２ｂ側を再開
指示とする。フリップフロップ１０５は上記の２種類の
指示を保持する。フリップフロップ１０５の初期状態は
ｔｔ　Ｏｔｔである。

バス８２上には、主記憶制御部５（第１図）からリソー
ス信号が与えられる。リソース信号とは、複数のリソー
スが同時刻に主記憶部５の同一パンクを参照する際、リ
クエストのぶつかりを防ぐため、主記憶部５でリクエス
トが処理される毎にソース側に該リクエストが処理され
たことを報告する信号である。

フリップフロップ１０５の出力は、インバータ１０６で
反転され、パス８２上のリソース信号とＡＮＤ回路１０
７で論理積がとられる。得られたパス１５０上の出力は
、「次のベクトルデータのためのアドレスを送出するこ
とができる状態に主記憶制御部２０、ページング処理部
７、主記憶部５がある」ことを示す。

レジスタ１０４上のデータは、加算器１０８によって＋
１され、比較回路１０９によってレジスタ１０３上のベ
クトル長と比較される。両者の一致がとれたときＩＩ　
Ｉ　Ｆｔが比較回路１０９の出力に得られる。比較回路
１０９の出力は、インパーク１１０によって反転され、
バス１５０上の信号をＡＮＤ回路１１１で論理積がとら
れる。ＡＮＤ回路１１１の出力は、次ベクトルデータ送
出可を示している。該出力はパス１５１を介してレジス
タ１０１．１０４のセット条件となる。レジスタ１０１
に格納されたアドレスはパス７５を介してリロケーショ
ンテーブルに送られる。

第４図は第１図のりロケーションテーブル３（ＲＴＩ）
のブロック図であり次にこれについて説明する。

第１図においてパス７０は、リロケーションテーブル３
　（ＲＴＩ）への書込指示、書込アドレス、書込データ
等の複数の信号線から成る。第４図において、パス７０
の各信号線は、前述の用途別に７０ａ〜７０ｅのごとく
英小文字の添字をつけて示されている。

第４図において、スカラ処理部１がリロケーションテー
ブルに書込を行う場合、バス７０ａ上の信号がセレクタ
２００に作用してパス７０ｃとパス２５０とを接続する
。パス７０ｃにはりロケーションテーブルの凹込み先ア
ドレスがスカラ処理部１から送られている。この書込先
アドレスは、レジスタ２０１に格納される。一方スカラ
処理部１は、リロケーションテーブル３　（ＲＴＩ）の
動作を規定していて、その動作指示を行うオーダがパス
？Ｏｂ上に送り出されている。

レジスタ２０１上に格納されたアドレスの上位ビットが
°°０“の場合、第４図のりロケーションテーブル３　
（ＲＴＩ）側をアクセスするように決定される。レジス
タ２０１上のアドレスの上位ビットは、インバータ２０
２で反転され、パス７０ｂ上のオーダとＡＮＤ回路２０
３で論理積がとられる。アドレス上位ビットが複数の場
合、複数の全ビットの論理和をとった値がインバータ２
０２に送られる。第４図では、図面簡約化のためのアド
レス上位ビットを１ビツトとした。ＡＮＤ回路２０３の
出力はＲＡＭ素子２０４，２０５のｗｒｉｔｅｅｎａｂ
ｌｅ端子に接続される。一方、レジスタ２０１の下位ア
ドレスは、パス２５２を介してＲＡＭ素子２０４．２０
５のアドレス端子に接続される。

パス７０ｄ、７０ｅ上にはそれぞれスカラ処理部１から
リロケーション処理のための実アドレス、インバリッド
ビットが与えられる。インバリッドビットは、主記憶部
５の他ユーザの実記憶領域に対して値がｕ　Ｉ　Ｉｆ、
自己の実記憶領域に対して値がＩＦ　Ｏ１１に設定され
る。パス７０ｄ、７０ｅ上の信号は、それぞれスイッチ
ング回路２０６．２０７によってＲＡＭ素子２０４．２
０５のデータ端子に接続される。この時スイッチング回
路２０６，２０７にパス７０ｂ上のオーダ信号が入力さ
れ、この信号によってパス７０ｄ、７０ｅとＲＡＭ素子
２０４゜２０５のデータ端子との接続が行われる。

セットアツプ処理完了後、スカラ処理部１は、パス７０
ａ上の信号、パス７０ｂ上のオーダ信号をそれぞれ固定
し、ベクトル処理部２からの主記憶アクセスを処理でき
るようにする。即ち、パス７５とパス２５０をセレクタ
２００によって接続し、ＲＡＭ素子２０４と２０５のデ
ータ端子をパス７６．７９に接続する。

ベクトル処理部２からのアドレスは、パス７５上にアド
レス生成部（第３図）から与えられる。

このアドレスは、レジスタ２０１に格納されたのち、Ｒ
ＡＭ素子２０４．２０５のアドレス端子に接続される。

ＲＡＭ素子２０４から読出されたデータは、スイッチン
グ回路２０６を経由して、パス７６上に送出され主記憶
制御部２０に送られる。

ＲＡＭ素子２０５から読出されたデータは、スイッチン
グ回路２０７を経由してパス７９上に送出され、スカラ
処理部１に送られる。パス７９上の値が１″のとき、こ
の値は、主記憶部５上の不当なアドレスをアクセスした
ことを示す。スカラ処理部１は、該データを用いて例外
処理ルーチンの処理を行う。また、この処６理に代り、
パス７９上のデータを主記憶制御部２０に送出し、不当
な主記憶領域を参照するリクエストをキャンセルしても
よい。この論理は本発明の主旨とは直接関係ないのでそ
の説明を省略する。

第５図は第１図のりロケーションテーブル４（ＲＴ２）
のＲ，Ｃビット部の論理を除いた部分のブロック図であ
り、次にこれについて説明する。

第５図の論理は、リロケーションテーブルへのスカラ処
理部１およびページング処理部７からの四込み、ベクト
ル処理部２からの読出し動作を実行する。このうち、ス
カラ処理部１、ベクトル処理部２の動作に関しては第４
図により説明したりロケーションテーブル３の場合と同
様であるので説明を省略する。ただし、ＲＡＭ素子２０
５に格納されているデータは、他ユーザの主記憶空間を
示すインバリッドビットではなく、自己の空間であって
も主記憶部５上に存在しない部分を示す識別ビットであ
る。以下このビットのことをページングビットという。

ベクトル処理部２がリロケーションテーブルを参照して
いるとき、上記ページングビットがＩＴ　Ｉ　ＩＴの領
域をアクセスするとバス？ｌａ上にページング処理部起
動信号が送出される。この信号によってページング処理
部７が起動され、ページング処理部７からアドレス生成
部２３へ処理中断指示が出され、かつ、後述する第６図
のＲ，Ｃビット部読出動作が行われる。以後ページング
処理部の種々の動作が行われる。その動作中ページング
処理部７は、リロケーションテーブル４　（ＲＴ２）に
書込を行う。このとき、パス７１ｂを介してページング
処理部の書込指示が行われる。この書込指示によりセレ
クタ２２０はパス？ｌｃ側を選択する。パス７１ｃ上に
はアドレス情報が与えられている。ＯＲ回路２２１は、
ページング処理部からの書込要求のとき、ＲＡＭ素子に
対するｗｒｉｔｅ　ｅｎａｂｌｅ信号を生成する。スカ
ラ処理部１、ベクトル処理部２内のアドレス生成部から
のアクセス要求が前記ページング処理部７の書込要求と
衝突することはない。

パス７０ｂと７１ｂの両信号は、エンコーダ２２２によ
ってコード化されたスイッチング回路２０６゜２０７の
選択信号となる。

第６図は第１図のりロケーションテーブル４（ＲＴ２）
のＲ，Ｃビット部のブロック図である。

第６図において、点線３００で囲まれた部分がＲビット
に関する部分である。点線３０１で囲まれた部分はＣビ
ットに関するものであるが、これはＲビットに関する部
分と同じ論理構成なので図面を見易くするため省略した
。第６図のスイッチング回路２０６は、第５図のそれと
同じであり、第６図は、第５図に接続するものである。

第６図において、スイッチング回路２０６の出力はパス
７６を通ってスイッチング回路３０３に入力される。パ
ス７６の一方のシンク先（パス３５０と記入）は主記憶
制御回路２０である。

第１図のアドレス生成回路２３は、ベクトル命令がロー
ド系かストア系かを識別している。この区別を示す情報
は、パス７５ｂ上に送り出される。

バス７５ｂ上の情報番よ、レジスタ３０４に一度スタッ
クされ、スイッチング回路３０３に作用する。

スイッチング回路３０３は、ベクトル命令がロード系の
とき、パス７６上のアドレス情報をパス３５１上に送り
、ストア系の場合、該情報をパス３５２上に送る。

セレクタ３０４′は、アドレス生成回路が作動中、パス
３５１とパス３５３とを接続している。

アドレス生成回路が作動中か否かはページング処理部７
が管理している。この管理情報は、パス７１ｄ上に送出
される。この情報はレジスタ３０５に一度スタックされ
、パス３５５を介してセレクタ３０４’、３０６、スイ
ッチング回路３０７に作用する。

ページング処理部７からの出力は、この他、パス７１ｃ
、７１ｅ、７１ｆがあり、それぞれアドレスデータ、オ
ーダ情報、データが送られる。パス７１ｆは双方向パス
である。

パス３５５上の情報がベクトルアクセスを示していると
き、セレクタ３０６は、パス３５６上にＦｌ　Ｉ　ＩＴ
を送出する。パス３５６上の情報は、パス３５４上の上
位アドレスとＡＮＤ回路３０８で論理積がとられる。こ
の結果は、ＯＲ回路３０９を通りＲＡＭ素子３１０のｗ
ｒｉｔｅ　ｅｎａｂｌｅ端子に入力される。このとき、
パス７１ｅ１パス３５７上の信号値はＩｆ　ＯＦｌとな
っているようにページング処理部７が制御している。ま
たスイッチング回路３０７は、パス３５８上にＩｔ　１
　ｔｔが伝播するようにパスを接続する。

以上の論理動作により、ベクトルロード処理の場合、バ
ス７６上の実アドレスの示すＲビット位置にＩＩ　Ｉ　
ＩＴが書込まれる。同様にしてベクトルストア処理の場
合、ＣビットにＩＴ　Ｉ　Ｉｔが書込まれる。

第７図は第１図のページング処理部７の概略ブロック図
である。このページング処理部７は、次の機能を有して
いる。

（１）、リロケーションテーブル４　（ＲＴ２）および
Ｒ，Ｃビットの続出、書込機能、 （２）、ベクトル処理部２のアドレス生成部２３の動作
中断、及び再開機能、 （３）、拡張記憶起動、および拡張記憶部８への書込・
続出、主記憶部５への書込・読出機能、（４）、主記憶
部５上の論理的区分のうち拡張記憶部８へ退避する区分
の決定機能。

前記機能をハードウェアの結線論理で実現することは、
ハードウェアの物量が大きくなりすぎて困難である。従
って、本発明の実施例では、ローカルストレージ又は種
記憶部５に前記機能を実現するプログラムを置き、これ
をページング処理部７で実行することとした。このよう
な処理形態を行うために、ページング処理部７は、次の
ようなハードウェア構成になっていると都合がよい。

（１）、ページング処理部７内で発生した種々の記憶手
段へのリクエストを目的とする記憶部へ送出する機能。

ここで種々の記憶手段とは、主記憶、ローカルストレー
ジ（ＬＳ）、リロケーションテーブル（ＲＴ２）、拡張
リロケーションテーブル（ＥＲＴ）　、Ｒ，Ｃビット等
をいう。

（２）、ページング処理部７、ベクトル処理部２内のア
ドレス生成部の状態を保持するレジスタ。

（３）、拡張記憶部８へ書出す主記憶部５の論理区分を
決定するアルゴリズムのための作業用レジスタ（４）、
命令を解読し、実行する機能。

（５）、外部の論理部、たとえばアドレス生成部、拡張
記憶部８へ指示を行う機能。

（６）、外部の論理部、たとえばリロケーションテーブ
ル４　（ＲＴ２）　、拡張記憶部８からの割込を受付け
る機能。

第７図において、４０９は外部の論理回路からの割込信
号を受付ける論理回路、４０５は命令を解読する部分、
４０６は種々の情報を保持するレジスタ部、４０７は演
算器、４０８は外部の論理部に信号を送出する論理部、
４００はローカルストレージである。ベクトル処理装置
のイニシャライズ時レジスタ部４０６の各レジスタはＩ
ｔ　Ｏｆｌクリアされる。

パス７１ａを通して第５図のスイッチング回路２０７よ
りベージング処理部７に起動がかけられると、論理回路
４０９は、デコーダ４０５を起動し、パス４５０を通し
て、レジスタ部４０６内のベージング処理プログラムの
格納されているローカルストレージ４００内の先頭アド
レス（ここではこれを”０″とする）をパス４５１を介
してスイッチング回路４１０に送る。同時にデコーダ４
０５は、パス４５２を介してスイッチング回路４１０に
対しコマンド、オーダ信号を送る。第７図では各種の記
憶部にアクセスを指示するリクエストコマンド、該コマ
ンドの詳細を規定するオーダ、アドレス、データの各信
号が送られるとする。

ただし図の簡明化のためこれらの信号を１又は数本のパ
スで表現することがある。またオーダの中にはアクセス
の詳細を規定する情報の他、リクエストのソースを意味
するシンク情報が含まれる。

このシンク情報は、何ら変形されることなく記憶部を通
過し、リクエストソース側に送り返される。

記憶部からの応答は、読出したデータを送出する指示を
行うアドバンス、続出データ、および上記のシンク情報
から成る。このようなシンク情報をリクエスト、アドバ
ンスに付随させることにより、主記憶制御部２０におい
て複数のリクエストを並列的に処理することが可能にな
る。シンク情報は、スイッチング回路４１０からパス４
５３，４５４゜４５５上に送出される。主記憶制御部２
０は、複数のリクエストを受付けることができる。パス
４５３．４５４．　は、それぞれベージング処理１部７
からの命令続出パス、データ続出／書込パスである。リ
ロケーションテーブルＲＴ２　：　４ａ、Ｒ。

Ｃビット部４ｂ、ローカルストレージ４００゜ＥＲＴ２
５に対するリクエストは、それぞれバンクが独立なので
アクセス競合が生じない。そのため、シンク情報は、ス
タック部４０１でまとめて管理される。即ち、スタック
４０１は、前記記憶部に対するアクセス時間だけシンク
情報を保持し、定まったサイクル後、そのシンク情報を
パス４５６に送出する。

主記憶部５又は各種の記憶部から読出されたデータは、
スタック４０３，４０２でいったん保持されプライオリ
ティ回路４０４に送られる。プライオリティ回路４０４
は、主記憶系の２データとそれ以外の記憶部からのデー
タの流れを１本化し、シンク情報に従ってデータをデコ
ーダ４０５又はレジスタ部４０６へ送出する。

デコーダ４０５は、ローカルストレージ４００又は主記
憶部５から読出された命令の指示に従って、レジスタ部
４０６のデータを演算器４０７で処理したり、主記憶部
５又は各種の記憶部に対してプログラムの指示に従って
アクセスする。また命令がベクトル処理部２のアドレス
生成部２３、拡張記憶部８に対しての処理を要求するよ
うな場合、パス４５７を通して論理回路４０８に指示が
出され、該回路によってオーダ等が生成される。

生成されたオーダ類は、パス７２を通ってアドレス生成
部２３に、パス４５８を通って拡張記憶部８に送られる
。

第８図は第７図の論理回路４０９とデコーダ４０５内の
命令アドレス生成部のブロック図である。

第８図において、パス７１ａにリロケーションテーブル
４　（ＲＴ２）からの割込が、パス４５９から拡張記憶
部８からの割込信号が送られて来る。

これらの信号は、ＡＮＤ回路５００，５０１で論理積が
とられた後フリップフロップ　５ｏ２゜５０３をセット
する。論理回路５０４、はｌマシンサイクル毎に出力が
１−０−１−・・・・・・と同期的に変化するジェネレ
ータである。このジェネレータの出力は、セレクタ５０
５に作用して、ｌマシンサイクル毎にフリップフロップ
５０２又は５０３の出力をパス５５０上に送出する。

レジスタ５０６にはページング処理部７が処理する命令
の語長が格納されている。パス４５０ａには第７図のレ
ジスタ部から読出した命令アドレスが送信されている。

セレクタ５０７は、パス５５０上の信号によって両者を
選択して加算器５０８に送る。加算器５０８の出力であ
るパス５５１上のデータは、外部割込によって起動され
る割込処理ルーチンの先頭アドレス又はこのアドレスに
命令語長の整数倍を加算したアドレスである。パス４５
０ｂは、第７図のレジスタ部の出力であり、命令によっ
て目的とする番地に制御を分岐させる場合に前記レジス
タ部を読出したデータが送られる。これに対しパス４５
０ａは、外部割込によって前記レジスタ部に登録してあ
った番地に制御を移す目的に用いられる。

主記憶部５又は第７図に示したローカルストレージ等の
他の記憶手段から読出された命令は、パス５５３を通っ
てレジスタ５１０に格納される。

パス５５３上の命令に対するアドバンスは、パス５５２
上に与えられ、このアドバンスもレジスタ５０９に格納
される。レジスタ５１０上の命令は、デコーダ５１１に
よって解読され、その命令が分岐命令か否か判定される
。この判定の出力は、パス５５４上に送出されセレクタ
５１２に作用する。

レジスタ５１０上の命令が分岐命令の場合、セレクタ５
１２は、パス４５０ｂ上のデータをレジスタ５１３に送
る。レジスタ５０９に−たん格納されたアドバンス信号
は、パス５５５を介してレジスタ５１３のセット信号と
なる。

レジスタ５１３上の命令アドレスは、パス４５０ｃ上に
送出され第７図のレジスタ部４０６に送られた後第７図
のパス４５１を通って主記憶部５等に送られる。

一部バス５５０上に送出された信号は、スイッチング回
路５１５′によって、割込のソース対応に設置されてい
るフリップフロップ５１６．５１７のどちらかをセット
する。同時にパス５５６．５５７を介してフリップフロ
ップ５０２．５０３をリセットする。このリセットによ
り外部割込要因が受は付けられたことになる。フリップ
フロップ５１６゜５１７の出力は、それぞれインバータ
５１８゜５１９によって反転されＡＮＤ回路５００，５
０１に人力される。該ＡＮＤ回路は、外部割込のマスク
として作用する。

第９図は第７図の命令解読部４０５のオペランドアクセ
ス部とレジスタ部４０６、演算器４０７等のブロック図
である。第９図において、第７゜８図と同一の論理回路
には同一番号が付けられている。同一番号の論理回路か
ら複数の信号線がでている場合でも図面の説明には関係
がない場合これの一部又は全部を省略した。

第９図において、主記憶部５から読出された命令はレジ
スタ５１０に格納される。この命令は、３つのフィール
ドから構成されており、それぞれオペレーションフィー
ルド５１０ａ、オペランドフィールド５１０　ｂ、ディ
スプレースメント５１０ｃである。ページング処理７は
、命令実行を次のように管理する。オペランドフィール
ド５１０ｂに記されているレジスタのビジーと外部の論
理部に処理を行わせる形式の命令は、命令の実行開始か
ら終了までを専用の管理回路で制御される。即ち、前者
の命令はレジスタ管理回路６００によって、後者の命令
は論理回路４０８で制御される。

レジスタ５１０上に格納された命令のオペランドに記さ
れているレジスタ番号は、デコーダ６０１によって解読
され、パス６５０上に信号値ＩＩ　Ｉ　ＩＴを送出する
。パス６５０は、レジスタ対応に複数の信号線から成る
東線である。レジスタ管理回路６００は、パス６５０上
の信号に対応するレジスタが空き状態ならば、パス６５
１上に命令実行可を意味する信号値ＩＩ　Ｉ　ｎを送出
し、レジスタが他の処理によって占有されている場合、
パス６５１上に命令実行不可を意味する信号値９１０　
Ｉｆを送出する。パス６５１上の信号は、デコーダ５１
１に作用し種々のリソースに対する指示信号をパス６５
２〜６５４，４５７上に送出する。また、パス６５１上
の信号は、レジスタ管理回路６００に作用して、パス６
５０上の信号で指示されたレジスタの状態をビジーにセ
ットする。

レジスタ５１０に格納されている命令がページング処理
部以外のベクトル処理装置のリソースに対して処理を要
求する場合、命令のオペレーションコード部分５１０ａ
は、デコーダ５１１により解読され、パス４５７上にデ
コードした情報として送出される。このデコード信号は
、論理回路４０８によって処理に必要なオーダ情報に作
成されパス７２，４５８上に送出される。これらのパス
７２．４５８は、それぞれベクトル処理部２のアドレス
生成部２３、拡張記憶部８に送出される。

論理回路４０８で命令処理のためのオーダが送出される
とパス６５５上に信号値ＩＦ　Ｉ　ＩＩが送出される。

バス６５５上の信号は、パス６５１上の信号とＯＲ回路
６０２で論理和がとられ、結果がパス６５６上に送出さ
れる。この信号はレジスタ６０３のセット信号になる。

レジスタ５１０上の命令のオペランドフィールド５１０
ｂで指示されたレジスタの内容は、パス６５７上の信号
によってスイッチング回路６０５によって選択されパス
６５８上に送出される。レジスタ５１０上の命令のディ
スプレースメントは、パス６５９，６６０を経て加算器
６０４に入力される。加算器６０４は、命令で指定され
たレジスタの内容とディスプレースメントからオペラン
ドフェッチアドレスを生成しレジスタ６０３へ送出する
。レジスタ６０３は、レジスタ５１０上の命令が起動可
となった時にセット条件が成立する。

レジスタ６０３の出力は、パス４５１ａを経由して第７
図のスイッチング回路４１０に送られる。

このスイッチング回路の作動情報はデコーダ５１１によ
って作られ、パス４５２上に送出される。

パス６６２〜６６４は第７図のプライオリティ回路４０
４からレジスタ部４０６ヘデータを送るパスである。第
７図ではシンク情報とデータの２本の信号線で記されて
いるが、第９図ではデータが有効であることを示す信号
線が表示されて３木になっている。即ちパス６６２がイ
ネーブル、パス６６３，６６４がそれぞれシンク情報、
データである。

一方演算器４０７の出力は、レジスタ６０５にいったん
格納された後、パス６６５°を経由してセレクタ６０６
に入力される。演算器４０７の結果の格納先レジスタは
、命令によって与えられる。

デコーダ６０１は、命令のオペランドフィールド５１０
ｂを解読して、シンク先のレジスタ番号をパス６６６上
に送出する。パス６６４又は６６５のどちらを選択すべ
きかは命令のオペレーションコードによって決定できる
。デコーダ５１１は、命令コードを解読して、パス６５
３上にパス選択情報を送出する。セレクタ６０６．６０
７は、この情報によって作動する。

セレクタ６０７によって選択されたシンク情報は、スイ
ッチング回路６０８に作用し、セレクタ６０６によって
選択されたデータを所定のレジスタ４０６に言込む。レ
ジスタのセット信号は、パス６６２又はデコーダ５１１
のパス６５２上の出力をＯＲ回路６０９によって論理和
をとって生成する。レジスタセット信号は、パス６７０
を経由してレジスタ管理回路６００に入力され、レジス
タビジーを解除する。このときシンク情報もパス６７１
上に送出される。

第１０図は第９図のレジスタ管理回路６００のブロック
図である。第１０図においてパス６５０を介して命令で
用いるレジスタに対して第９図のデコーダ６０１から信
号値ｕ　１　ｒｅが送出されている。一方、第９図で示
した論理によって命令起動可になるとパス６５１上に信
号値ＩＴ　Ｉ　１１が送出される。両者は、ＡＮＤ回路
７００で論理積がとられフリップフロップ７０１をセッ
トする。これらのフリップフロップ７０１は、レジスタ
対応に設置されており、そ゛れぞれ値がＩｆ　Ｉ　ＩＩ
のときにレジスタビジーを示し、ｆｆ　ＯＩＩのときそ
のレジスタが使用可であることを示す。

フリップフロップ７０１の出力は、インバータ７０２に
よって反転され、ＡＮＤ回路７０３に入力され、パス６
５０上の信号と論理積がとられる。

ＡＮＤ回路７０３の出力は、ＯＲ回路７０４によって論
理和がとられパス６５１上に結果が出力される。即ちパ
ス６５１上の信号値がＩＴ　Ｉ　ＩＴのときバス６５０
上の信号値で指定されたレジスタは使用可である。

パス６７０上にレジスタを解放する指示信号とパス６７
１上に解放すべきレジスタ番号が与えられると、スイッ
チング回路７０５は、指示信号を所定のフリップフロッ
プ７０１に送出する。

第１１図は第９図のデコーダ５１１と論理回路４０８の
ブロック図である。第１１図において、点線５１１によ
って囲まれた部分が第９図のデコーダ５１１に相当する
。第９図において、バス４５７は、−本の信号線として
表わされているが、第１１図では４５７ａ〜４５７Ｃま
での相異る意味をもつ信号線として表示されている。

第１１図において、デコーダ８００でページング処理部
以外のリソースに対して処理を要求する命令が解読され
ると、パス４５７ａ上に当該命令を実行するためのオー
ダを生成するための信号が送出される。また、バス４５
７ｂ、Ｃ上に、生成したオーダをどのリソースに送出す
るかを指示する信号が送出される。パス４５７ａ上の信
号は、レジスタ８０１上に格納された後、ＲＡＭ素子８
０２を引用して、命令実行に必要なオーダ類を生成する
ために用いられる。この生成されたオーダ類は、レジス
タ８０３に保持されスイッチング回路８０４によって目
的とするリソースに送出される。レジスタ８０５，８０
６は、タイミング合せのために設置されている。バス７
２．４５８のシンク側はそれぞれベクトル処理部２のア
ドレス生成部２３、主記憶制御部２０（第１図）である
。

一方、外部のリソースに起動がかけられると、スイッチ
ング回路８０８は、起動されたリソース対応にパス８５
０上に信号値ＩＩ　Ｉ　１１を送出する。

論理回路８０７はリソースの状態を管理する回路であり
、該回路は、第１０図のレジスタ管理回路のそれに同じ
である。リソース管理回路８０７内にはリソースの状態
を保持するフリップフロップが存在する。このフリップ
フロップは、パス８５１上の信号値が１１”となったと
きセットされ、バス５５６あるいは５５７上の信号値が
ｌｒ’ｌｌＦとなったときにリセットされる。フリップ
フロップの選択にはパス８５０上の信号が用いられる。

リソース管理回路８０７によって、命令起動が可能と判
定された場合、パス８５１上にＩＴ　Ｉ　１１が送出さ
れる。

命令実行の際レジスタ使用可が判定された場合、パス６
５１上に信号値ＩＴ　１　ｆｔが送出されている。

この信号は、レジスタ８１２にラッチされた後パス６５
２を通って第９図のＯＲ回路６０９に人力される。

命令実行に際し、リソースが使用可となった場合、スイ
ッチング回路８４１は、バス７２ａ。

４５８ａ上にオーダ有効指示信号を送出する。バス７２
ａ、４５８ａは、それぞれバス７２ｂ。

４５８ｂに対応している。

〔発明の効果〕

以上説明したように、本発明によれば、プログラムの存
在する論理空間を大きくとっても、主記憶領域を比較的
小さくとり、拡張記憶領域を大きくとることができる。

このような２階層の記憶構成において、両記憶領域間の
データ転送をアドレス変換機構と一体化し、データ転送
処理のプリミティブな部分をハードウェア化することに
より、データ転送の高速化と、アドレス変換に関するＯ
３の処理の軽減化を図ることができる。これらの効果に
よって、主記憶部を高速のメモリ素子によって構成し、
拡張記憶部を低速大容量のメモリ素子によって構成し、
全系の原価を低く抑える効果がもたらされる。

【図面の簡単な説明】

第１図は本発明のベクトル処理装置の概略ブロック図、
第２図はアドレス空間の概念を説明する図、第３図はア
ドレス生成回路のブロック図、第４図はりロケーション
テーブルのブロック図、第５図はベクトルアクセス空間
用のりロケーションテーブルのブロック図、第６図はベ
クトルアクセス空間のＲ，Ｃビット部のブロック図、第
７図はベージング処理部の概略ブロック図、第８図はデ
コーダ部のブロック図、第９図はレジスタ部のブロック
図、第１０図はレジスタ管理回路のブロック図、第１１
図は第９図におけるデコーダと論理回路のブロック図で
ある。 １・・・・・・スカラ処理部、２・・・・・・ベクトル
処理部、３．４・・・・・・リロケーションテーブル、
５・・・・・・主記憶部、６・・・・・・アドレス変換
回路、７・・・・・・ページング処理部、８・・・・・
・拡張記憶部、２０・・・・・・主記憶制御部、２１・
・・・・・リソース制御部、２２・・・・・・ベクトル
レジスタ、２３・・・・・・アドレス生成部、２４・・
・・・・パイプライン演算器、２５・・・・・・拡張記
憶部アクセス用リロケーションテーブル、２６・・・・
・・スイッチング回路。 第１図 第２図 端４図 熟７図 旭８図 第９図

Claims (1)

1. 【特許請求の範囲】 １、スカラ処理部、ベクトル処理部、主記憶部及び拡張
   記憶部より構成されるベクトル処理装置において、ベク
   トル処理部から発行される主記憶部へのアクセスに対し
   アドレス変換を行う機能及び主記憶部の構成単位毎にア
   クセスの種類を記憶する機能を有する論理回路と、主記
   憶部上に存在しない論理アドレス空間に対するアクセス
   が発行されたとき、ベクトル処理部から発行されるアク
   セス要求を中断させ、かつ、命令によつてこの中断を解
   除する機能及び主記憶部と拡張記憶部間で、記憶領域上
   のデータを転送するアルゴリズムをプログラミングする
   機能を有するページング処理部と、拡張記憶部へのアク
   セスパスに拡張記憶部の記憶領域に対するアドレスリロ
   ケーシヨン処理を行う論理部とを備えたことを特徴とす
   るベクトル処理装置。 ２、前記アルゴリズムをプログラミングする機能が、マ
   イクロプログラムによつて行われることを特徴とする特
   許請求の範囲第１項記載のベクトル処理装置。