JPH0266627A - 並列命令実行型プロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 イ、産業上の利用分野 本発明は並列命令実行型プロセッサに関し、特にデータ
衝突検出型並列インストラクションマイクロプロセッサ
に関するものである。

口、従来技術 従来、データ処理用のマイクロプロセッサにおいて、実
行処理速度を高めるためにインストラクションの並列化
（即ち、複数の命令を１マシンサイクルで実行すること
。）を行っている。例えば、下記の■、■で示す各イン
ストラクションを並列化することがある。

■、ＤＩＳ　＜Ｓｔ＞、　　＜ｄｍａ＞　　ニジリアル
入力レジスタの内容＜Ｓｉ＞をデータメモリーの＜ｄｍ
ａ＞番地に書き込むこと。

■、ＡＤＤ　＜ｄｍａ＞　、Ａ　：　　＜ｄｍａ＞番地
のデータメモリーの内容を読み出し、アキュムレータの
内容（Ａ）を加算すること。

しかしながら、従来のプロセッサでは、データバスの構
造自体がシングルソースのシングルディスティネーショ
ンであり（即ち、メモリーに対するアクセスは一方向で
あり、書き込みと読み出しは同時に行えない。）、書き
込みと読み出しが固定される。このため、上記の＜ｄｍ
ａ＞のように同一のデータに対する処理でも、レジスタ
のデータをメモリーに書き込む命令とそのデータを用い
た演算命令とは上記■と■の複数回に分けて実行せざる
をえない。これでは、限られたマシンサイクル数以下で
全ての動作を完了させなければならない様な実時間の信
号処理等で、その処理能力が著しく低下する事がある。

また、新しいモジュールを追加集積する場合、上記と同
様に、そのモジュールレジスタの内容を主メモリーに移
動してからでないと一般の演算には使用できない。他方
、主メモリーと同一空間上にそのモジュールレジスタを
構成すると、広いアドレス領域が必要になるという欠点
がある。

ハ８発明の目的 本発明の目的は、プログラマブルデバイスにおけるイン
ストラクションビットフィールドの使用効率及び拡張性
を高め、多重オペランド処理を実現して実時間の信号処
理力を向上させることにある。

二１発明の構成 即ち、本発明は、複数の命令を並列化して実行するよう
に各命令に対応した複数のインストラクションフィール
ドを有し、共通の素子に対する夫々一方向性の同時実行
不能な複数の動作が同時に起るときには所定の動作を優
先させるように構成し、インストラクションビットの一
部が前記複数のインストラクションフィールドに共通に
用いられる並列命令実行型プロセッサに係るものである
。

この並列命令実行型プロセッサには、上記の所定の動作
を優先させる選択回路が設けられているのが望ましい。

また、本発明は、それぞれ別個にアクセス可能な複数の
グループに属する記憶素子を動作対象とするインストラ
クションフィールドにおいて、インストラクションによ
る直接アドレスと内蔵されたレジスタによる間接アドレ
スとの選択を共通のインストラクションビットによって
行うように構成された並列命令実行型プロセッサも提供
するものである。

この並列命令実行型プロセッサには、上記の直接アドレ
スと間接アドレスとを選択する選択回路が設けられてい
るのが望ましい。

ホ、実施例 以下、本発明の詳細な説明する。

第１図〜第１４図は、本発明をＤ　Ｓ　Ｐ　（Ｄｉｇｉ
ｔａｌＳｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）に適用した
実施例を示すものである。

まず、第１２図について、ＤＳＰ　（ここでは、オーデ
ィオデータからなるオーディオ情報を処理するＤ　Ａ　
Ｓ　Ｐ　（Ｄｉｇｉｔａｌ　Ａｕｄｉｏ　Ｓｉｇｎａｌ
　Ｐｒｏｃｅｓｓｏｒ）として示す。）１を含むデバイ
スシステム全体の構成を説明する。即ち、ユーザーイン
タフェースのホストＣＰＵ２からアプリケーションプロ
グラムや係数データ等がＤＡＳＰＩのパラレルポートに
人力される。他方、ＤＡＳＰｌの入力端シリアルポート
にはサンプリングされたオーディオデータがディジタル
Ｉ／Ｆレシーバ−（又はＡ／Ｄコンバーター）３を介し
て供給され、処理されたオーディオデータはディジタル
Ｉ／Ｆ）ランスミツター（又はＤ／Ａコンバーター）４
を介して出力される。また、ホストＣＰＵ２にはホスト
ＣＰＵメモリー５が接続され１．このメモリーに既にメ
ーカー側で作り込まれた情報がＣＰＵ２からの命令で必
要に応じてＤＡＳＰｌへ取り出される。

第１１図には、上記のＤＡＳＰｌの構成をブロック図と
して示した。上記したアプリケーションプログラムはプ
ログラムＲＡＭ６に供給され、上記した係数データはパ
ラレルポート７を経由して係数ＲＡＭ１９に供給される
。また、演算処理はＡＬＵ８とＭＡＣ９とで行われ、音
楽信号はシリアルポート１０を経てデータＲＡＭ１１．
１２に書き込まれ、かつ計算に必要な情報はそれらのメ
モリー１１．１２から供給される。ＡＬＵ８とＭＡＣ９
には夫々、アキュムレータＡＡＣＣ１６とＭＡ、ＣＣ１
７が設けられている。プログラムＲＡＭ６のプログラム
情報はシーケンスコントロール回路１３に供給され、こ
こからＤＡＳＰ構成素子の夫々をコントロールする信号
が出力され、所定の実行処理がプログラムに基いて行わ
れる。なお、図中の１４はテンポラリ−レジスタ、１９
は係数ＲＡＭである。そして、第１３Ａ図、第１３８図
には、各素子の機能をまとめて示した。また、第１４図
では、各信号を説明した。

上記した如きＤＡＳＰにおいて、複数の命令、例えば既
述したＤＩＳ　＜Ｓｉ＞、　　＜ｄｍａ＞とＡＤＤ　＜
ｄｍａ＞　、Ａとを並列処理する場合を考える。

即ち、ＤＩＳ　＜Ｓｉ＞、　　＜ｄｍａ＞は、第１１図
に示したシリアルポート１０のシリアル入力レジスタ（
図示せず）のデータをデータＲＡＭ１１（７）＜ｄｍａ
＞番地に書き込むためのインストラクションである。ま
た、ＡＤＤ　＜ｄｍａ＞　、Ａは、上記の＜ｄｍａ＞番
地のメモリー内容をメモリー１１から読み出してＡＬＵ
８に入れ、このアキュムレータＡＡＣＣ１６の内容と加
算するためのインストラクションである。これらの両イ
ンストラクションは、プログラムＲＡＭ６からのプログ
ラミングによって制御されるが、この際、本発明に基い
て第１図〜第４図のようにして並列処理を実行する。

第１図はデータバス制御用有限状態機械としての並列命
令デコーダー２０の一例を示し、プログラノ、ＲＡＭか
らのオペコードを受けるデコーダーＡＮＤ平面２１．２
２を第１命令用及び第２命令用としてＯＲ平面２３の両
側に夫々配置されている。各ＡＮＤ千面２１．２２にお
いては、複数の人力オペコードの中から必要なインスト
ラクションを選択して出力するが、第１図では主に上記
したデータメモリーに対する書き込み要求信号（ＤＡＴ
Ａ　　ＭＥＭ　　、ＷＲＩＴＥ）と読み出し要求信号（
ＤＡＴＡ　　ＭＥＭ　　ＲＥＡＤ）とがＯＲ平面２３を
通して出力される状態を示している。また同時に、演算
器（ＡＬＵやＭＡＣ）等を制御するコントロール信号２
４も出力される。このように、ＯＲ平面２３の両側にＡ
ＮＤ平面２１．２２を配し、ＯＲ平面２３から出力を得
るようなレイアウトは、従来には存在せず、コンパクト
な配置である。

そして、ＯＲ平面２３の出力には夫々ＮＡＮＤゲート２
５、インバータ２６の組と、インバータ２７．２８の組
とが並列に接続され、かつインバータ２７の出力はＮＡ
ＮＤゲート２５に人力されるようになっている。従って
、書き込み要求信号と読み出し要求信号とが同時に発生
したときは、インバータ２８からは“ｌ″′′信号ち、
データメモリー１１への書き込み信号）が得られるが、
インバータ２６の方では“’Ｏ”（即ち、データメモリ
ー１１からの読み出し信号は得られないこと）の出力し
か生じない。従って、＜ｄｍａ＞番地へのデータの書き
込みが優先的に行われ、読み出しは行われない。

即ち、各命令のメモリーアクセスの要求を上記のように
して検出し、並列処理時に書き込みと読み出しが同時に
起った場合に、上記したＤＩＳ＜Ｓ　ｉ＞　（シリアル
入力レジスタ１０の内容を第１１図のＤ−Ｂｕｓによっ
てメモリー１１の＜ｄｍａ＞番地に書き込むこと）を実
行しつつ、同時にＤＢｕｓのシアリル入力レジスタの内
容をＡＬＵ８の６入力端子に入れてアキュムレータの内
容と加算すること（これはメモリー１１の＜ｄｍａ＞番
地へシリアル入力レジスタ１０のデータを書き込んだ後
、再びその番地のデータをＡＬＵ８に読み出して演算す
ることと等価である。）ができる。

従って、メモリー１１への書き込みと読み出しが同時進
行するのと同等の実行処理が可能となるため、インスト
ラクション効率及びその拡張性が高められ、多重オペラ
ンド処理による実時間信号処理力を向上させることがで
きる。なお、上記の両命令が同時に生じないとき、例え
ば読み出しだけが生じたときは、インバータ２６からは
読み出し信号“ビが得られるので、通常の読み出しが行
われることになる（書き込みだけの場合は逆のケースで
ある）。

第３図には、上記の並列命令デコーダー２０のＯＲ平面
２３の具体例を示した。

また、第４図には、上記に関するタイミングチャートを
示した。

動作を説明すると、プリチャージ信号１が“０パレベル
になると、すべてのＯＲ平面の出力２４は、Ａ、Ｂのビ
ットラインがＨＩＧＨになり、その結果０レベルになる
。

その時に、ＯＲ平面の入力筒１及び第２命令ＤＥＣのＡ
ＮＤ平面の出力２１ａ、２１ｂ、２１ｃ、２２ａ、２２
ｂ、２２ｃ等が第４図のごとく変化する。その後、プリ
チャージ信号１が“１゛°レベルに変化すると、上記Ｏ
Ｒ平面の入力信号状態によりデコーディングトランジス
タＤＴｒの有無によりその出力が決定され、−例として
第４図ＲＥＡＤ、ＷＲＩＴＥの信号のように変化する。

このＯＲ平面の特徴として、第１、第２命令の入力が左
右から行われ、ＯＲ平面のデコードされた結果がその最
適の方向に上下に振り分けられ出力される。その結果と
して、ＰＬＡ（２１，２２，２３から成るデコーダー）
が小さくなり、かつ出力線の配線領域も低減される。

第２図は、上記の両命令を実行するための各インストラ
クションフィールドを概略的に示すものである。

これによれば、第１命令のＡＤＤ　＜ｄｍａ＞Ａについ
ては、第１動作であるＡＬＵ動作の第１インストラクシ
ヨンビツト（Ｐｒｉｍ、）と、メモリーアドレシングフ
ィールドのインストラクションビット（Ｍ、Ａ、）とに
よって全体のインストラクションフィールドが構成され
ている。第２命令のＤＩＳ＜Ｓｉ＞、　　＜ｄｍａ＞に
ついては、第２動作であるデータ入出力動作の第２イン
ストラクシヨンピツト（Ｓｅｃ、）と、メモリーアとレ
シングツイールドのインストラクションビット（Ｍ、　
Ａ、　）とによって全体のインストラクションフィール
ドが構成されている。ここで注目すべきことは、両命令
において、メモリーアドレシングのビット（Ｍ、Ａ、　
）が共通になっていて、上記した両命令の書き込みと読
み出しが同時に起ったときには書き込みのみを行い、同
時に起らないときには書き込み又は読み出しのいずれか
を行うことである。

即ち、それによって、従来のように、書き込みと読み出
しのために各命令毎に別々のビットを設け、各動作を２
回に分けて別々に実行するのではなく、上述したように
メモリーへの書き込みを行いつつ演算処理できるという
並列処理が可能となる。

次に、本実施例のＤＡＳＰの如きマイクロプロセッサに
おけるインストラクションについて第５図〜第９図で説
明する。

第８図には、ＤＡＳＰの動作に応じたインストラクショ
ンセットを示したが、表中の“Ｉ　１１〜“３”は各イ
ンストラクションの主な機能ユニットを、Ａ”〜“′Ｎ
パはデータ及び係数メモリーアクセス状態の指示を示す
。第９図は、並列処理を可能にする第１、第２インスト
ラクシヨンの組み合せを示す。

第５図〜第７図は、各インストラクションフィールドを
説明するものである。このうち特に第６図において、ビ
ットフィールドＡ−Ｄに示すように、インストラクショ
ンフィールドに相当する複数のメモリーバンク（オンチ
ップ上のＲＡＭ（−例としてＤＲＡＭ、ＳＲＡＭ）　、
ＲＯＭを用いることができる。）をアドレスする命令セ
ット中、直接アドレス方法と間接アドレス方法とを混合
して共通のビット（選択ビット）で選択していることが
特徴的である。即ち、ビットＡが“０“′のときはデー
タメモリーが第１メモリー、係数メモリーが第２メモリ
ー（“１゛°のときはこの逆）とし、ビットＣが′Ｏ″
′のときは第１メモリーが間接アドレス（アドレス用レ
ジスタで指示された番地をアドレス）され、“１”のと
きは第１メモリーが直接アドレス（直接にメモリ一番地
をアドレス）されるようにしである。従って、オペコー
ド中に２つのメモリーバンクのいずれか一方を直接アド
レス可能とする選択ビットを備えることにより、１つの
直接アドレスビット（Ｃ）グループで柔軟なメモリーの
アドレシングを実現することができる。このため、アド
レスに必要なインストラクションビット数を少なくでき
ると共に、高い自由度をもたせることが可能となる。

第１０図は、第６図で述べたアドレスの選択を行うため
の選択回路の一例を示すものである。

この選択回路においては、次の動作が行われる。

■、インストラクションのビット８０〜日１０（これら
は第５図のＡ−Ｄのビットに対応）のＢＩＯの値を夫々
のメモリーのバンクリード／ライト信号とゲートＧ１及
びＧ２で論理値をとることにより、 ■、インストラクションのビット８０〜日７で直接アド
レスするバンクを決定する。

■、このとき、ゲートＧ３〜Ｇ６により間接アドレスさ
れるバンクのアドレス番地の変項（ホールド又はインク
リメント）を決定する。

この選択回路の動作を説明すると、各マシンサイクルご
とにプログラムＲＡＭ６から読み出されたデーターはＩ
ＲＢｕｓ　（２３０）を通り、第１０図のＩＲレジスタ
ロード信号により、ＩＲレジスタ３０に格納される。

その時に、ＩＲＢｕｓビット２３−１ｔのビットが、上
述のＡＮＤ　　ＯＲ平面から成るデコーダを通して生成
されるＢＡＮＫＱ、ＢＡＮＫｌ等の動作制御信号中の一
部と、ＩＲレジスタ中の８７〜ＢＩＯの値とを図のよう
な構成を通してＧ１、Ｃ２、Ｇ３、Ｇ４に入れ、ＢＡＮ
ＫＯ，ＢＡＮＫｌの直接又は間接アドレスの切り換えを
インツイータＧ５、Ｇ６を通して行う或いは、ゲートＧ
７、Ｃ８で間接アドレスレジスターのインクリメント信
号等を生成する。−例として、ビ・７）１０　（日１０
）の信号はブー）０２には直接入力され、ゲートＧ１に
は反転して入力しているために、ＢＡＮＫＩの読み出し
信号とＢＡＮＫＩの書き込み信号が起動されると、ビッ
ト１０（ＢＩＯ）のレベルが′１”でありかつビット８
（日８）のレベルが“１″”であれば、Ｇ２の出力は０
となり、その出力がＣ６を通して反転されて“１”とな
り、ＢＡＮＫｌが直接アドレスの状態になる。それに対
し、ゲートＧ１の出力は“１″になり、その出力がＧ５
を通して反転されて“０′°となると、ＢＡＮＫＯが間
接アドレスの状態になる。ＩＲレジスターのビット１０
のレベルが′Ｏ′”であるとＱｌ、Ｇ２のそれぞれの出
力が逆転し、ＢＡＮＫＩが間接アドレス、ＢＡＮＫＯが
直接アドレスの状態になる。

以上、本発明を例示したが、上述の例は本発明の技術的
思想に基いて種々変形可能である。

例えば、上述した選択回路、及びこの選択回路を含むシ
ステムの回路要素の構成や動作は上述したものに限定さ
れることはなく、様々に変更してよい。また、並列処理
される命令の種類やインストラクションビットの使用方
法等も変化させてよい。また、本発明は音楽信号以外の
信号処理にも適用可能である。

へ９発明の作用効果 本発明は上述の如く、一方向性の複数の動作が同時に起
るときには所定の動作を優先させるように、インストラ
クションビットを共通に用いるようにしているので、複
数の動作を同時進行させるのと等価の実行処理を行え、
インストラクション効率及びその拡張性を高め、多重オ
ペランド処理による実時間信号処理力を向上させること
ができる。

また、直接アドレスと間接アドレスとを共通のインスト
ラクションビットで行うので、アドレスに必要なビット
数を少なくし、インストラクション効率を高め、その自
由度を高めることができる。

【図面の簡単な説明】

図面は本発明の実施例を示すものであって、第１図は書
き込み、読み出しを選択する選択回路の概略ブロック図
、 第２図は各命令のインストラクションフィールドの概略
図、 第３図は第１図のＯＲ平面の具体例の回路図、第４図は
書き込み、読み出しの選択のタイミングチャート、 第５図、第６図、第７図は各インストラクションフィー
ルドの説明図、 第８図はインストラクションセットのカテゴリーを示す
表、 第９図はインストラクションのコンビネーションを示す
表、 第１０図は直接アドレスと間接アドレスを選択する選択
回路のブロック図、 第１１図はＤＡＳＰのブロック図、 第１２図はオーディオデータの処理システム全体のブロ
ック図、 第１３Ａ図、第１３８図は各回路素子を説明する表、 第１４図は各信号を説明する表 である。 なお、図面に示す符号において、 ２６．２７．２８・・・・・・・・・インバータである
。

Claims (1)

1. 【特許請求の範囲】 １、複数の命令を並列化して実行するように各命令に対
   応した複数のインストラクションフィールドを有し、共
   通の素子に対する夫々一方向性の同時実行不能な複数の
   動作が同時に起るときには所定の動作を優先させるよう
   に構成し、インストラクションビットの一部が前記複数
   のインストラクションフィールドに共通に用いられる並
   列命令実行型プロセッサ。 ２、複数の命令を並列化して実行するように各命令に対
   応した複数のインストラクションフィールドを有し、共
   通の素子に対する夫々一方向性の同時実行不能な複数の
   動作が同時に起るときには所定の動作を優先させる選択
   回路が設けられている並列命令実行型プロセッサ。 ３、複数の記憶素子を動作対象とするインストラクショ
   ンフィールドにおいて、インストラクションによる直接
   アドレスと内蔵されたレジスタによる間接アドレスとの
   選択を共通のインストラクションビットによって行うよ
   うに構成された並列命令実行型プロセッサ。 ４、複数の記憶素子をアドレスするインストラクション
   フィールドを有し、インストラクションによる直接アド
   レスと内蔵されたレジスタによる間接アドレスとを選択
   する選択回路が設けられている並列命令実行型プロセッ
   サ。