JPH0452986B2 - - Google Patents

Description

【発明の詳細な説明】

〔発明の利用分野〕 本発明は、プログラム制御のデジタル計算機、
特にベクトル演算を高速で実行するのに好適なデ
イジタル計算機（以下これをベクトルプロセツサ
とよぶ）に関する。 〔従来技術〕 科学技術計算に頻繁に現れる大形行列計算など
の高速処理用にベクトルプロセツサが考案されて
いる。 特に、複数個のパイプライン演算器の高速性を
有効に発揮し、演算データの転送能力を向上させ
るため、ベクトル・レジスタとチエイニング機能
を有するベクトルプロセツサが提案されている
（米国特許4128880号）。 Ａ 従来の装置ではチエイニングについて次の問
題点がある。このことをベクトル演算の簡単な
例を挙げて説明する。 FORTRAN文 DO 10 Ｉ＝１，Ｌ 10 Ｙ（Ｉ）＝Ａ（Ｉ）＋Ｂ（Ｉ）＊Ｃ（Ｉ） この処理を、ベクトル命令の形式に表現すると １ Vector Load VR０←Ａ ２ Vector Load VR１←Ｂ ３ Vector Load VR２←Ｃ ４ Vector Multiply VR３←VR１ ＊VR２ ５ Vector Add VR４←VR０ ＋VR３ ６ Vector Store VR４→Ｙ ここでVRiはｉ番目のベクトルレジスタを表わ
す。各ベクトル命令は、演算、データ転送を、エ
レメントＬ個分、繰り返して実行する。 上例では、最終結果を求める前の中間結果であ
るベクトルＢとＣの乗算結果をベクトルレジスタ
VR３へ一時的に格納して、これとベクトルＡと
の加算結果Ｙのみを主記憶にしている。一般的
に、ベクトルレジスタを備えるベクトルプロセツ
サでは、演算の中間結果のベクトルを一時的にベ
クトルVR１へ格納し、最終結果ベクトルのみを
主記憶装置へストアする。これにより、実質的に
主記憶装置との間のデータ転送回数が減少する。
したがつてベクトルレジスタの書込み読出し動作
を高速化すれば、これに比べ主記憶装置のアクセ
ス能力は比較的に低くても、演算に必要なデータ
転送能力を十分確保することが可能である。 このように従来のベクトルプロセツサは、演算
器を複数個設け、それらを同時に実行させる方式
を採用しているが、ここで設けられている演算器
は、加算器あるいは乗算器という一つの種類につ
いてはそれぞれ一つづつである。しかしながら、
実際のプログラムの実行性能を調べてみると、ベ
クトル加算を必要とする加算命令が頻発すること
が多いことが分かつた。しかし、これらのベクト
ル加算命令は利用しうる加算器が一つしかないた
め、加算器が利用可能になるまで実行を待たされ
ることが生じることが分かつた。この問題を解決
するために、加算器及び乗算器の数を増大させた
場合、これらとベクトルレジスタとを接続するた
めのスイツチ回路が演算器の数に比例して複雑に
なる。特に、ベクトルレジスタに保持されるベク
トル要素の各々は、大きなビツト巾を有し、しか
もベクトルレジスタの数も多い。このような状態
で演算器の数が増大すると、スイツチ回路は、さ
らに複雑となる。 〔発明の目的〕 本発明の目的は、このように頻発するベクトル
演算を高速に実行しうる、構造の比較的簡単なデ
ータ処理装置を提供することにある。 〔発明の概要〕 このため本発明によるデータ処理装置では、 複数のベクトルレジスタと、 それぞれ、複数のベクトル要素に対してパイプ
ライン的に演算を行う複数の演算手段と、 該複数のベクトルレジスタと該複数の演算手段
を接続するスイツチ手段と、 実行すべき命令が必要とする演算を実行可能な
一つの演算手段を選択し、その演算手段によりそ
の命令を実行させる制御手段と、 該制御手段により実行させられた命令に応答し
て、第１のベクトルレジスタから演算を受けるべ
きオペランドベクトル要素を読み出し、該複数の
演算手段のうち、該一つの演算手段へ供給し、該
一つの演算手段からそれらのオペランドベクトル
要素に対する演算結果として出力される複数の結
合ベクトル要素を、第２のベクトルレジスタに書
き込む制御回路とを有し、 該複数の演算手段は、それぞれ、少なくとも複
数の特定の演算を実行可能な複数の特定の演算手
段を含み、 該制御手段は、該特定の複数の演算のいずれか
一つを必要とする命令のために、該特定の複数の
演算手段の内の一つを選択し、その命令が要求す
る演算の種別を選択された演算手段に通知する手
段を有する。 特に具体的には、該制御手段は、該特定の複数
の演算のいずれか一つを必要とする命令のため
に、該複数の演算手段の内、先行する命令により
使用中でない一つの演算手段を選択する。 この特定の演算手段が実行する上記複数の演算
として、加算及び乗算のように頻繁に使用される
演算を用いれば、これらの演算は、複数の演算手
で実行可能なため、同じ演算を要求する複数の命
令をこれらの特定の演算手段の異なるものを利用
して並行に実行出来る。しかも、これらの得点の
演算器は、特定の複数の演算を実行できるので、
演算器の数は、単独の演算を実行する演算器を多
数設けた場合より少ない。従つて、これらの特定
の演算器とベクトルレジスタとを接続するスイツ
チ回路がそれほど複雑にならない。 〔発明の実施例〕 以下、本発明を実施例を参照して詳細に説明す
る。 概略装置構成 第１図において主記憶制御ユニツトＵ１は命令
読出しユニツトＵ２、メモリ・リクエスタＵ１
０，Ｕ１１からのメモリ要求（ベクトルデータの
読出しまたは格納およびベクトル命令の読出し）
に応じて所定の動作を行なう。 命令読出しユニツトＵ２は、主記憶制御ユニツ
トＵ１に対し、信号線ｌ１で命令読出し要求を、
信号線ｌ２で命令アドレスを送出する。主記憶制
御ユニツトＵ１はこれに応答して、この命令アド
レスで指定される複数の命令を読出し、読出した
命令を信号線ｌ３にそれが有効であることを示す
信号を信号線ｌ４に乗せて返す。 命令読出しユニツトＵ２は、読出された命令を
命令バツフア（図示せず）に入れ、これらの命令
を一つづつ命令制御ユニツトＵ３に送る。信号線
ｌ６には命令が、信号線ｌ５には命令有効信号が
のせられる。命令読出しユニツトＵ２は、命令制
御ユニツトＵ３から信号線ｌ７によつて、命令送
出の停止が要求されない限り、次々と命令を読出
しては、命令制御ユニツトＵ３に送りこむ。 命令制御ユニツトＵ３は、命令を解読し、命令
に応じて、メモリ・リクエスタＵ１０，Ｕ１１、
ベクトルレジスタユニツトＵ４、演算器Ｕ２０，
Ｕ２１に起動信号他を送出する。 概略動作 (1) 命令実行起動 命令制御ユニツトＵ３が命令実行を起動すると
きには、信号線ｌ１１〜ｌ１４に必要なデータを
セツトし、起動信号を線ｌ１０にセツトし、メモ
リ・リクエスタＵ１０，Ｕ１１とベクトルレジス
タユニツトＵ４、または、演算器Ｕ２０，Ｕ２１
とベクトルレジスタユニツトＵ４に起動をかけ
る。 ここで、命令起動の条件は、必要なメモリ・リ
クエスタＵ１０又はＵ１１または演算器Ｕ２０は
又はＵ２１が現在使用中でなく、かつベクトルレ
ジスタユニツトＵ４内にあるベクトルレジスタ
VRの内、命令に必要なレジスタが使用できる状
態にあるということである。 ここで、あるベクトルレジスタが使用可能か否
かは、後述するようにそのベクトルレジスタが現
在使用中か否かとは異なる。使用中でなくても、
使用できないベクトルレジスタもあり、使用中に
もかかわらず使用可能なものもある。 起動条件が満たされていない命令は、起動待ち
命令列に登録し、その後、起動条件を満す命令が
解読されたとき、この解読された命令を先に起動
する。 信号線ｌ１１は、実行すべき命令の演算の種
類、たとえば、加算、乗算、ベクトル読出し、ベ
クトル書込み等を指定する命令コードを送出す
る。 信号線ｌ１２は、命令が使用するレジスタ番号
を指定する。ここでは、各命令はレジスタを最大
３つ指定可能とする。本実施例では、ベクトルレ
ジスタユニツトＵ４に８つのベクトルレジスタ
VR０〜VR７が設けられ、同数のベクトルアド
レスレジスタＵ５、ベクトルアドレス増分レジス
タＵ６がメモリ・リクエスタ０，１に接続されて
いる。これらのベクトルレジスタ、ベクトルアド
レスレジスタ、ベクトルアドレス増分レジスタに
はそれぞれ番号０〜７，８〜15，16〜23があらか
じめ割りあてられている。 信号線ｌ１３は、起動するメモリ・リクエスタ
または演算器の番号を指定する。ここでは信号線
ｌ１３は３本で、１本はメモリ・リクエスタを指
定、１本は演算器を指定、もう１本は命令が使用
するメモリ・リクエスタ又は演算器のいずれかの
番号を指定する。メモリ・リクエスタ又は演算器
の数はそれぞれ二つなので、これらの番号を指定
する線は一本でよい。 信号線ｌ１４は処理すべきベクトル要素数を指
定する。 メモリ・リクエスタＵ１０，Ｕ１１、ベクトル
レジスタユニツトＵ４、演算器Ｕ２０，Ｕ２１は
線ｌ１０上の起動信号に応答して次の動作を行
う。 （） 主記憶からのベクトルデータの読出し このための命令の実行が線ｌ１１上の命令コー
ドにより指定されると、たとえばメモリ・リクエ
スタＵ１０は、信号線ｌ１２で指定される第２、
第３のレジスタ番号に従つて、ベクトルアドレス
レジスタＵ５およびベクトルアドレス増分レジス
タＵ６の各々一つを選択してベクトルアドレスお
よびその増分を内部にセツトする。メモリ・リク
エスタＵ１０は読出しコマンドと、ベクトルアド
レスとアドレス有効信号とをそれぞれ信号線ｌ２
０，ｌ２１，ｌ２３を介して主記憶制御ユニツト
Ｕ１に送る。主記憶制御ユニツトＵ１はこのベク
トルアドレスで指定されるベクトル要素データを
主記憶（ここでは示されていない）から読出し
て、そのデータFDと、データ有効信号とをそれ
ぞれ信号線ｌ２４，ｌ２５を介してメモリ・リク
エスタＵ１０に戻す。メモリ・リクエスタＵ１０
は、このデータとデータ有効信号をそれぞれ信号
線ｌ２９，ｌ３０にのせて、ベクトルレジスタユ
ニツトＵ４に送出する。ベクトルレジスタユニツ
トＵ４では、信号線ｌ１２により指定された第１
のレジスタ番号のベクトルレジスタ線ｌ２９から
入力されたベクトル要素データを格納する。メモ
リ・リクエスタＵ１０はセツトしたベクトルアド
レス増分値に基づきベクトルアドレスを更新し、
更新後のアドレスに基づき、次のベクトル要素デ
ータを同様に読出す。この動作は信号線ｌ１４で
指定されたベクトル要素数だけ繰返される。メモ
リ・リクエスタＵ１０は最終ベクトル要素アドレ
スを主記憶制御ユニツトＵ１に送出するときに、
線ｌ３２に最終ベクトルデータ信号を送出する。
主記憶制御ユニツトＵ１は最終ベクトル要素を出
力するときに線ｌ３３にこの信号を送出する。メ
モリ・リクエスタＵ１０は、最終のベクトル要素
のデータ有効信号の送出と同時に、信号線ｌ２６
に最終ベクトルデータ信号をのせる。この信号
は、命令制御ユニツトＵ３に送られて、このメモ
リ・リクエスタＵ１０が空いたことを知らせると
ともに、ベクトルレジスタユニツトＵ４にも送ら
れ、ベクトルレジスタ書込みの終了制御にも使用
される。ベクトルレジスタの書込み終了は、信号
線ｌ１５を経て、ベクトルレジスタユニツトＵ４
から命令制御ユニツトＵ３にも知られる。 （） 主記憶へのベクトルデータの格納 主記憶へのベクトルデータの格納の命令が実行
される場合も、ベクトルアドレス、その増分は
（）と同様にメモリ・リクエスタＵ１０にセツ
トされる。 格納の場合には、ベクトルレジスタユニツトＵ
４にて信号線ｌ１２で指示される番号のベクトル
レジスタから次々とベクトルデータがよみ出さ
れ、信号線ｌ２７に乗せられるとともに、データ
有効信号が線ｌ２８に乗せられて、たとえばメモ
リ・リクエスタＵ１０に送られる。メモリ・リク
エスタＵ１０はこれらにさらにベクトルアドレス
を付し、書込みコマンド、ベクトルアドレス、ベ
クトル要素データ、データ有効信号をそれぞれ信
号線ｌ２０，ｌ２１，ｌ２２，ｌ２３にのせて主
記憶制御ユニツトＵ１に送る。送るべきベクトル
データ要素が最終要素のときにはさらに、線ｌ３
２に最終ベクトルデータ信号を送出する。主記憶
制御ユニツトＵ１はさらに主記憶への格納を制御
する。必要な数のベクトル要素の送出がベクトル
レジスタユニツトＵ４から行なわれると、最終ベ
クトルデータ信号が信号線ｌ３１を経てメモリ・
リクエスタＵ１０に送られ、メモリ・リクエスタ
Ｕ１０は、（）の場合と同様、信号線ｌ２６に
それをのせて、命令制御ユニツトＵ３に知らせ
る。 （） ベクトル演算 ベクトル演算命令実行のために演算器Ｕ２０ま
たはＵ２１（ここではＵ２０とする）とベクトル
レジスタユニツトＵ４に起動がかかつたときに
は、これらは次のように動作する。なお、ここで
は各演算器は種々の命令が必要とする複数種類の
演算を実行可能とする。 ベクトルレジスタユニツトＵ４は、信号線ｌ１
２で指定される一般には二つのレジスタ番号のベ
クトルレジスタから最初の要素データを読出し、
それぞれのデータを信号線ｌ４１，ｌ４２にの
せ、データ有効信号を信号線ｌ４３にのせて、演
算器Ｕ２０に送る。演算器Ｕ２０では２組のベク
トル要素データを線ｌ１１上のOPコードに従が
い演算後、その結果と、データ有効信号をそれぞ
れ信号線ｌ４５，ｌ４６に乗せて、ベクトルレジ
スタユニツトＵ４に送り返す。ベクトルレジスタ
ユニツトＵ４では、信号線ｌ１２で指定される信
号のベクトルレジスタに結果を格納する。これら
の処理が順次、次の要素データについて行なわれ
る。最後のベクトル要素になると、最終ベクトル
データ信号が、信号線ｌ４０を介してベクトルレ
ジスタユニツトＵ４から演算器Ｕ２０に送られ、
演算器Ｕ２０からの最終結果に同期して、信号線
ｌ４４により、再びベクトルレジスタユニツトＵ
４に戻される。この信号は、同時に、命令制御ユ
ニツトＵ３にも知らされ、演算器の空きおよびベ
クトルレジスタの空きを知らせる。 以上において、ベクトル要素データの転送はマ
シンクロツクに応答してなされるが、ベクトルレ
ジスタユニツトＵ４は、転送すべき一対のベクト
ル要素データが二つのベクトルレジスタにそろつ
ていないとき、これがそろうまで転送を禁止す
る。したがつて、ベクトル要素の読出しあるいは
格納が間欠的に行なわれる。 なお、メモリ・リクエスタＵ１１，演算器Ｕ２
１の構成はそれぞれメモリ・リクエスタ１０、演
算器Ｕ２０と全く同一であり、第１図でプライム
（″）の付けた信号線はこれのないものに応答す
る。 レジスタ 詳細な動作説明に先立ち、以下において必要な
レジスタの形成を以下に述べる。第２図ａは、命
令がセツトされる命令レジスタ（Ｉレジスタ）の
構成を示す。ここで、OPフイールドは命令コー
ドを、R1，R2，R3フイールドはレジスタ番号を
示す。勿論、命令自身この図に示すフイールドを
有する。R1〜R3フイールドによつて示されるレ
ジスタはベクトルレジスタ、ベクトル・アドレス
レジスタ、ベクトルアドレス増分レジスタであ
り、いずれのレジスタが指定されるかは命令の種
類により次のようになる。 （） 演算器にて演算を行う命令（加算、乗算
命令等） R1：演算結果ベクトルを格納すべきベクトル
レジスタ番号 R2：演算されるベクトルデータ（被加数、被
乗数等）が格納されているベクトルレジスタ
番号 R3：演算すべきベクトルデータ（加数、乗数
等）が格納されているベクトルレジスタ番号 ここでは、R1，R2，R3フイールドではすべて
異なるベクトルレジスタを指定することとする。 なお、命令によつては、R3フイールドが使用
されない場合がある（転送命令等）。 （） 主記憶からデータを読出す命令 R1：データを格納すべきベクトルレジスタ番
号 R2：ベクトルアドレスレジスタ番号 R3：ベクトルアドレス増分レジスタ番号 （） 主記憶にデータをストアする命令 R1：データが格納されているベクトルレジス
タ番号 R2：ベクトルアドレスレジスタ番号 R3：ベクトルアドレス増分レジスタ番号 第２図ｂは演算器Ｕ２０，Ｕ２１、メモリ・リ
クエスタＵ１０，Ｕ１１（以下、これらをまとめ
てリソースとよぶことがある）の制御にかかわる
レジスタ、すなわち、デコードリソースレジスタ
（DSレジスタ）、キユーリソースレジスタ（QSレ
ジスタ）、実行可能リソースレジスタ（ESレジス
タ）、レジスタユニツトリソースレジスタ（RSレ
ジスタ）の形式を示す。ここで、Ｓ，Ａ，Ｎフイ
ールドはそれぞれメモリ・リクエスタの使用演算
器の使用、メモリ・リクエスタまたは演算器の番
号をそれぞれ指定する。なお、DSレジスタ、QS
レジスタにはＮフイールドはない。 第２図ｃはベクトルレジスタの制御にかかわる
レジスタ、すなわち、デコードレジスタ（DGレ
ジスタ）キユーレジスタレジスタ（QSレジスタ）
〜メモリリクエスタレジスタ（MGレジスタ）、
レジスタユニツトレジスタレジスタ（RGレジス
タ）の形式を示す。ここでVi（ｉ＝１〜３）フイ
ールドはWi，GNiフイールドに有効データがあ
るかどうかを指定するフイールド、Wiは、次の
GNiのフイールドで指定されたベクトルレジスタ
が書込みに使用されるか、読出しに使用されるか
を指定するフイールドで書込み、読出しのときに
それぞれ“１”又は“０”となり、GNiフイール
ドには命令のRiフイールドそのものがセツトさ
れる。なお、MGレジスタはGN1，GN3フイー
ルドのみを持つ。 第２図ｄはリソースの状態を制御するリソース
状態語レジスタ（RSSWレジスタ）の形式を示
す。ここで、S0，S1フイールドはそれぞれメモ
リ・リクエスタＵ１０，Ｕ１１が使用中かどうか
を示し、A0，A1フイールドはそれぞれ演算器Ｕ
２０，Ｕ２１が使用中かどうかを示す（使用中の
とき“１”とする）。 第２図ｅはベクトルレジスタの状態を制御する
レジスタ状態語レジスタ（RGSWレジスタ）の
形式を示す。ここでW0〜W7フイールドはそれぞ
れベクトルレジスタVR０〜VR７が書込みのた
めに使用中かどうかを示し、R0〜R7フイールド
はそれぞれベクトルレジスタVR０〜VR７が読
出しのために使用中かどうかを示す（使用中のと
き“１”とする）。 命令制御ユニツトの詳細 以下に、第１図に述べた各ユニツトの詳細を説
明する。なお、主記憶制御ユニツト（第１図のＵ
１）、命令読出しユニツト（第１図のＵ２）は、
二つのメモリ・リクエスタＵ１０，Ｕ１１からの
アクセス要求に応答し、かつ、これらのリクエス
タから同時にアクセス要求がなされたときには、
その一方を優先して主記憶をアクセスするもので
あり、従来、実現されているものと同等なので、
ここでは説明しない。また、フリツプフロツプ、
レジスタへのタイミング入力は省略する。制御信
号の入つていない、フリツプフロツプ、レジスタ
は常にあらかじめ定められたタイミングによつて
入力がセツトされるとする。 第３図を参照するに、命令読出しユニツトＵ２
にて読出されたベクトル命令と、その命令に対す
る有効信号がそれぞれ線ｌ６，ｌ５を介して送ら
れて来、命令レジスタ（Ｉレジスタ）ｒ３０１に
命令がセツトされ、命令有効信号がフリツプフロ
ツプｆ３０１にセツトされる。命令有効信号はレ
ジスタIR，ｒ３０１へのセツト信号としても使
用される。命令制御ユニツトＵ３が線ｌ７にて、
命令送出停止要求を送出しない限り、命令読出し
ユニツトＵ２から次々と命令が送られてくる。こ
の間隔は、Ｉレジスタｒ３０１の命令が、デコー
ド命令レジスタ（DIレジスタ）ｒ３０２に移さ
れるとすぐ、次の命令が入力されるように制御さ
れる。Ｉレジスタｒ３０１にセツトされた命令
は、４つのルートに分けて転送される。DIレジ
スタｒ３０２にはOPフイールドが転送される。
このときフリツプフロツプｆ３０１の出力が、
DIレジスタｒ３０２のセツトを制御するととも
に、フリツプフロツプｆ３０２へもアンドゲート
ｇ３０７を経て転送される。ここでアンドゲート
ｇ３０７には、フリツプフロツプｆ３０１の出力
のほかに指定例外検出回路ｂ３１６の出力が入力
されており、この回路ｂ３１６はＩレジスタｒ３
０１にセツトされているベクトル命令のR1〜R3
フイールドをチエツクし、レジスタ指定例外がな
い場合にのみ、“１”を出力する。この結果フリ
ツプフロツプｆ３０２に命令有効信号がセツトさ
れる。レジスタIR，ｒ３０１内の命令はまた、
デコーダｂ３０１へ送られ、そのOPフイールド
により、使用するリソースが判別されて、その結
果がデコードリソースレジスタ（DSレジスタ）
ｒ３０３にセツトされる。DSレジスタｒ３０３
は第２図ｂに示すごとくＳ，Ａフイールドを有
す。但しＮフイールドはない。デコーダｂ３０１
はこのOPフイールドがメモリ・リクエスタＵ１
０又はＵ１１を使用するもののときは、Ｓフイー
ルドに１を入力し、又この命令が演算器Ｕ２０又
はＵ２１を使用するもののときはＡフイールドに
１を入力する。DSレジスタｒ３０３のこれらの
データのセツトにも、アンドゲートｇ３０７の出
力が使用される。Ｉレジスタｒ３０１の命令はさ
らにデコーダｂ３０３へも送られ、そのOPコー
ド、R1，R2，R3フイールドの内容ががデコード
されて、その結果がデコードレジスタレジスタ
（DGレジスタ）ｒ３０５にセツトされる。DGレ
ジスタｒ３０５は第２図ｃに示すようにＩレジス
タｒ３０１にセツトされている命令が使用するベ
クトルレジスタの番号を示すフイールドGNi（ｉ
＝１〜３）、そのレジスタの用途が読出し用か、
書込み用かを示すフイールドWi（ｉ＝１〜３）お
よびこれらのフイールドが有効か否かを示すフイ
ールドVi（ｉ＝１〜３）を有し、デコーダｂ３０
３はＩレジスタｒ３０１の命令を解読してれらの
フイールドの情報を出力する。すなわち、命令の
OPコードにより、命令のR1〜R3のフイールドが
レジスタ指定として有効か否かがあらかじめ定め
られているので、デコーダｂ３０３はOPコード
によりViを定める。また、有効と判定されたレ
ジスタフイールドRiが書込み用か否かもOPコー
ドによりあらかじめ定められているので、デコー
ダｂ３０３はOPコードをみて、ピツトWiを定め
ることができる。デコーダｂ３０３はフイールド
Riの内容をGNiフイールドに入力する。こうし
て、DSレジスタｒ３０３への入力が定まる。DG
レジスタｒ３０５へのセツト制御にも、アンドゲ
ートｇ３０７の出力が使用される。 以上の説明から明らかなとおり、DSレジスタ
ｒ３０３とDGレジスタｒ３０５にセツトされた
デコード結果はDIレジスタｒ３０２にセツトさ
れた命令コードとともに同一の命令に対するもの
であり、以下では、これらのレジスタにセツトさ
れたデータの各々を命令と呼びあるいはこれらを
まとめてDIレジスタｒ３０２内の命令と呼ぶこ
とがある。DIレジスタｒ３０２；DSレジスタｒ
３０３；DGレジスタｒ３０５に命令がセツトさ
れると、次はリソースの起動の可否がチエツクさ
れる。 命令キユーレジスタ（QIレジスタ）ｑ３０１
は、実行待ちの命令のOPコードをDIレジスタｒ
３０２から受けとりストアするための三つのレジ
スタQIR０〜QIR２からなる。同様にキユーリソ
ースレジスタ（QSレジスタ）ｑ３０２はこれら
三つのレジスタQIR０〜２内のOPコードに対す
るリソース使用要求をDSレジスタｒ３０３から
受けとり、ストアする三つのレジスタQSR０〜
２からなり、キユーレジスタレジスタ（QGレジ
スタ）ｑ３０３は、レジスタQIR０〜２内のOP
コードに対するベクトルレジスタ使用要求をDG
レジスタＲ，ｒ３０５から受けとり、ストアする
三つのレジスタQGR０〜３からなる。結局、レ
ジスタｑ３０１〜ｑ３０２により三つの実行待ち
の命令がストアされることになる。以下では簡単
化のためにこれらの三つのキユーレジスタをまと
めて命令キユーレジスタあるいは命令キユーレジ
スタｑ３０１と呼ぶことがある。 DIレジスタｒ３０２に上述のごとく、新たに
セツトされた命令に対するリソースの起動可否に
これらの命令キユーレジスタ内にすでに命令がス
トアされているか否か等に依存して異なる基準に
て判断される。 すなわち、次の場合がある。 (a) 命令キユーレジスタに命令が入つていない場
合。 （ａ−１） DIレジスタｒ３０２内の命令に
対してすぐに起動がかけられる場合。 （ａ−２） DIレジスタｒ３０２内の命令に
対してすぐに起動がかけられず、命令キユー
トレジスタに命令を入れなければならない場
合。 (b) 命令キユーレジスタに命令が入つている場
合。 （ｂ−１） 命令キユーレジスタ内の命令を起
動する場合。 （ｂ−２） 命令キユーレジスタに命令がある
にもかかわらず、DIレジスタｒ３０２にある
命令を起動する場合。 各々の場合の装置動作を以下に述べる。 （ａ−１） 命令キユーレジスタｑ３０１中に命
令がなくDIレジスタｒ３０２内の命令を起動
する場合。 これは、DIレジスタｒ３０２内の命令が必要
とするリソース（演算器またはメモリ・リクエス
タ）およびベクトルレジスタがともに使用可能で
あるときに生じる。 本実施例では各リソースは、ある時期には一つ
の命令によつてものみ使用可能に構成されてお
り、したがつて、リソースが使用可能か否かはリ
ソースが使用中でないかあるいは使用中かにより
きまる。 リソースの空きの状況の判断は、次のように行
なう。概略的には、DSレジスタｒ３０３にて指
定される要求リソースと、RSSWレジスタｒ３０
４にて管理しているリソースの状態をリソース使
用チエツク回路ｂ３０５がチエツクし、要求リソ
ースが空いているかどうかを線ｌ３１０に、空い
ているリソース番号をｌ３０９に出力する。詳細
を第５図を参照して説明する。 DSレジスタｒ３０３中のＳフイールドｒ３０
３１の出力は、アンドゲートｇ３２０，ｇ３２１
に入力され、これらのアンドゲートｇ３２０，ｇ
３２１にはそれぞれ、さらにRSSWレジスタｒ３
０４中のS0フイールドｒ３０４１，S1フイール
ドｒ３０４２の出力がそれぞれ反転ゲートｇ３３
５，ｇ３３６を介して入力されている。したがつ
て、アンドゲートｇ３２０，ｇ３２１の出力はそ
れぞれメモリ・リクエスタ０と１の使用が要求さ
れ、かつメモリ・リクエスタ０と１がそれぞれ空
きのときに“１”となる。アンドゲートｇ３２
０，ｇ３２１の出力はオアゲートｇ３２８に入力
される。したがつて、オアゲートｇ３３２の出力
は、使用要求されたメモリ・リクエスタ０又は１
のが空いているとき“１”となる。また、アンド
ゲートｇ３２０，ｇ３２１の出力はエンコーダｂ
３２０にも入力され、使用可能なメモリ・リクエ
スタ番号が出力される。つまり、アンドゲートｇ
３２０の出力が“１”のときにはアンドゲートｇ
３２１の出力によらず、エンコーダｂ３２０の出
力は“０”（メモリ・リクエスタ０の空きを示
す）、アンドゲートｇ３２０の出力が“０”、アン
ドゲートｇ３２１の出力が“１”のときにはエン
コーダｂ３２０の出力は“１”（メモリ・リクエ
スタ１の空きを示す）になる（本実施例では、メ
モリ・リクエスタは２つしかないので、エンコー
ダの出力線は１本である）。アンドゲートｇ３２
０，ｇ３２１の出力がともに０のときにはエンコ
ーダｂ３２１の出力はいずれの値でもよい。同様
に、演算器の空きの状態についてもDSレジスタ
ｒ３０３のＡフイールドｒ３０３２の出力と、
RSSWレジスタｒ３０４のA0，A1フイールドｒ
３０４３，ｒ３０４４の出力とから反転ゲートｇ
３３７，ｇ３３８、アンドゲートｇ３２２，ｇ３
２３、オアゲートｇ３２９、エンコーダｂ３２１
によつてチエツクされ、命令で演算器の使用要求
がなされ、使用要求が出された演算器０又は１が
あいていれば、オアゲートｇ３２９の出力が
“１”に演算器番号がエンコーダｂ３２１から出
力される。オアゲートｇ３２８，ｇ３２９の出力
は、オアゲートｇ３３２に入力され、この出力線
ｌ３１０は要求されたリソースが空いていること
を指示する。一方、エンコーダｂ３２０，ｂ３２
１の出力はセレクタＳ３１０にていずれかが選択
されて線ｌ３０９３にのせられ、オアゲートｇ３
２８，ｇ３２９の出力線ｌ３０９１，ｌ３０９２
とあわせて線ｌ３０９として出力される。ここで
は、オアゲートｇ３２９の出力によりセレクタＳ
３１０を制御することにより、演算器の使用要求
がなされ、かつこれが空きのときには、演算器番
号がそれ以外のときにはメモリ・リクエスタ番号
が選択されるとした。なお、線ｌ３０９の内容は
セレクタＳ３０２で選択され、線ｌ３２０に出力
される。線３２０はメモリ・リクエスタの空きを
示す信号線３２０１、演算器の空きを示す信号線
３２０２、メモリ・リクエスタ又は演算器の番号
を示す信号線３２０３からなり、それぞれに線ｌ
３０９１〜ｌ３０９３の信号がセレクタＳ３０２
により選択的に出力される。セレクタＳ３０２は
線ｌ３０９とｌ３１１を入力線ｌ３２１が“０”
か“１”かに応じて選択するもので、今の場合は
後述するように入力線ｌ３２１は“０”である。
こうして線ｌ３２０に要求リソースの内、空いて
いるリソース番号が出力される。線ｌ３２０は、
デコーダｂ３０２にも入力され、RSSWレジスタ
Ｙ３０４の各ビツトのセツトに使用される。ここ
で、デコーダｂ３０２は、メモリ・リクエスタ番
号のデコーダｂ３０２２と、演算器番号のデコー
ダｂ３０２１とから成り、それぞれ、デコード有
効端子Ｅを有していて、Ｅが“１”のときのみデ
コード入力信号をデコードする。デコーダｂ３０
２１のデコード有効端子Ｅには線ｌ３２０のう
ち、演算器の空きを示す線ｌ３２０２がデコーダ
される入力信号端子には番号を示す線ｌ３２０３
が接続されている。同様に、デコーダｂ３０２２
のデコード有効端子Ｅには、線ｌ３２０のうち、
メモリ・リクエスタの空きを示す線ｌ３２０１
が、デコーにされる信号としては、番号を示す線
ｌ３２０３が接続されている。デコーダｂ３０２
１，ｂ３０２２の出力は対応したRSSWレジスタ
ｒ３０４を構成する４つのフイールドｒ３０４１
〜ｒ３０４４（これらはいずれもフリツプフロツ
プからなる）のセツト端子Ｓに接続され、線ｌ３
２０１，ｌ３２０３から入力される空きのリソー
ス番号に対応した、S0，S1，A0，A1の各フイー
ルドのいずれかがセツトされる。こうして、回路
ｂ３０５によりリソース使用チエツクがなされる
とともに、チエツク結果に応じて、RSSWレジス
タｒ３０４が更新される。 次に、第３図に戻つてDIレジスタｒ３０２中
にある命令が使用するベクトルレジスタ使用に関
するチエツクについて述べる。第１のチエツク
は、DGレジスタｒ３０５中に示される使用要求
ベクトルレジスタ番号、使用形態（読出し／書込
み）と、RGSWレジスタｒ３０６中にあるベク
トルレジスタ使用状況により、レジスタ使用チエ
ツク回路ｂ３０７がDIレジスタｒ３０２内の命
令が要求するベクトルレジスタが現在使用可能か
否かをチエツクすることである。今の場合、命令
キユーレジスタｑ３０１内に命令がないと仮定し
ている。しかし一般的には命令キユーレジスタｑ
３０１にリソース空き待ちの命令が蓄えられてお
り、DIレジスタｒ３０２中にある命令を命令キ
ユーレジスタｑ３０１にすでに貯えられた命令を
追越して実行したとき、ベクトルレジスタ使用順
序上の矛盾がないかをレジスタ競合チエツク回路
ｂ３０９〜ｂ３１１にてチエツクする必要があ
る。これが第２のチエツクである。なお、本実施
例ではこの第１、第２のチエツクはベクトルレジ
スタのみについて行ない、ベクトルアドレスレジ
スタＵ５、ベクトルアドレス増分レジスタＵ６に
ついては行なわない。本実施例では、簡単化のた
めに、これらのレジスタの内容の変更はなく、二
つのメモリ・リクエスタが同時にこれらのレジス
タを読出せるように構成されている（詳細後述）。
このため、これらのレジスタ使用の可否について
チエツクする必要がない。 第６ａ図は、レジスタ使用チエツク回路ｂ３０
７の詳細をDGレジスタｒ３０５とRSSWレジス
タｒ３０６を含めて表わしたものである。DGレ
ジスタｒ３０５中のRIフイールドｒ３０５１と、
RGSWレジスタｒ３０６の出力に基つき、第１
レジスタ使用チエツク回路ｂ３０７１は第６図ｂ
に示す場合のみレジスタ使用可と判断する。すな
わち、レジスタの使用要求がベクトルレジスタに
対する書込みのとき（V1＝W1＝１ GN1＜８）
には、番号GN1のベクトルレジスタが未使用の
とき（Wi＝Ri＝０，ｉ＝GN1）、使用要求がベ
クトルレジスタの読出しのとき、その番号GN1
のベクトルレジスタが未使用または書込み中のと
き（Ri＝０，ｉ＝GN1）にのみ使用可と判断し、
アンドゲートｇ３４３に“１”を出力する。V1
ビツトが“０”のときには、ベクトルレジスタが
使用可とし、この場合にもアンドゲートｇ３４３
に“１”を出力する。同様に、DGレジスタｒ３
０５のR2フイールドｒ３０５２，R3フイールド
ｒ３０５３についてもそれぞれ第２、第３使用チ
エツク回路ｂ３０７２，ｂ３０７３にて全く同様
の基準でチエツクされ、アンドゲートｇ３４３に
結果が入力される。こうして、R1，R2，R3フイ
ールドが指定するベクトルレジスタがいずれも使
用可のときに、線ｌ３１３にベクトルレジスタ使
用可を示す信号“１”が出力される。 なお、レジスタ使用チエツク回路ｂ３０５は、
DIレジスタｒ３０２内の命令が必要とするベク
トルレジスタが先行する命令により現在書込み中
であつても、そのレジスタが使用可能と判断する
点に特徴がある。これは、後述するように本実施
例においては、ベクトル要素を書込み中のベクト
ルレジスタに対してこの書込み動作に並行して読
出し動作を行えるように、ベクトルレジスタのチ
エイニングがなされるからである。 第７図ａはレジスタ競合チエツク回路ｂ３０９
〜ｂ３１１の詳細を示す。レジスタ競合チエツク
回路ｂ３０９は第１〜第３のレジスタ競合チエツ
ク回路ｂ３０９１〜ｂ３０９３からなり、それぞ
れによりDGレジスタｒ３０５のR1〜R3フイー
ルドｒ３０５１〜ｒ３０５３にて指示されるベク
トルレジスタ使用要求とQGレジスタｑ３０３に
て指示されるベクトルレジスタ使用要求の競合を
チエツクする。これらの回路の出力は競合がない
ときに“１”となる（詳細後述）。アンドゲート
ｇ３５３は、これらのチエツク回路ｂ３０９１〜
ｂ３０９３の出力がいずれも“１”をオアゲート
ｇ３５９を介して線ｌ３１５に出力する。一方オ
アゲートｇ３５９には、反転ゲートｇ３５６の出
力も入力されている。したがつて、反転ゲートｇ
３５６への入力線ｌ３２５が“０”のときも、線
ｌ３１５に競合なしを示す信号“１”が出力され
るようになつている。レジスタ競合チエツク回路
ｂ３１０，ｂ３１１も回路ｂ３０９と同じ構成を
有し、アンドゲートｇ３５４，ｇ３５５又は、反
転ゲートｇ３５７，ｇ３５８、オアゲートｇ３６
０，ｇ３６１により、線ｌ３１６，ｌ３１７上に
競合チエツク結果を出力する。 線ｌ３２３〜ｌ３２５は、フリツプフロツプｆ
３０４〜ｆ３０６（第３図）に接続されている。
これらのフリツプフロツプは、命令キユーレジス
タｑ３０１（第７図）中のレジスタQIR０〜QIR
２の各々に対応して設けられ、これらのレジスタ
内に命令が存在するときにセツトされる（詳細後
述）。 今の場合には、命令キユーレジスタｑ３０１に
命令はないとしているので、これらのフリツプフ
ロツプはセツトされておらず、その出力線ｌ３２
３，ｌ３２４，ｌ３２５は“０”となつている。
したがつて、線ｌ３１５〜ｌ３１７の出力はすべ
て１である。こうして命令キユーレジスタｑ３０
１中に命令がない場合には競合チエツク回路ｂ３
０９〜ｂ３１１の出力とは無関係にベクトルレジ
スタの競合がないことを示す信号を作り出してい
る。 再び第３図に戻つて説明する。レジスタ競合チ
エツク回路ｂ３０９〜ｂ３１１からの出力線ｌ３
１５〜ｌ３１７は、上記に述べたように“１”に
なつている。したがつてこれらを入力とするアン
ドゲートｇ３０１の出力ｌ３２２は１となつてい
る。今の場合にはレジスタ使用チエツク回路ｂ３
０７の出力線ｌ３１３も、ベクトルレジスタが使
用することができるとの前提から“１”になつて
おり、したがつてアンドゲートｇ３０２の出力も
“１”である。また、リソース使用チエツク回路
ｂ３０５の出力線ｌ３１０も、リソースが使用す
ることができるとの前提から“１”になつてい
る。さらに、DIレジスタｒ３０２に有効な命令
があることを示すフリツプフロツプｆ３０２の出
力線ｌ３０２も“１”となつている。後述のよう
に、アンドゲートｇ３０５の出力は“０”のた
め、反転ゲートｇ３１０の出力は“１”となつて
いる。このような状態のとき、アンドゲートｇ３
０４の出力も“１”となり、従つて、オアゲート
ｇ３０６の出力線ｌ３３０を介してフリツプフロ
ツプ、ｆ３０３がセツトされる。このフリツプフ
ロツプｆ３０３はタイミングのみでセツト／リセ
ツトされるＤタイプフリツプフロツプで、命令起
動信号STを線ｌ１０により、ベクトルレジスタ
ユニツトＵ４、メモリ・リクエスタＵ１０，Ｕ１
１，演算器Ｕ２０，Ｕ２１に送出する（第１図参
照）。また、命令キユーレジスタｑ３０１中に命
令がないことから、レジスタQIR０〜OIR２に命
令があるときに“１”がセツトされる対応のフリ
ツプフロツプｆ３０４〜ｆ３０６の出力はいずれ
も“０”であり、その出力線ｌ３２３〜ｌ３２５
が入力されているセレクタＳ３０３の出力もセレ
クタＳ３０３の選択動作（詳細後述）に無関係に
“０”となつている。従つて、この出力線ｌ３２
６が入力されているアンドゲートｇ３０５の出力
線ｌ３２１も“０”となる。セレクタＳ３０１，
Ｓ３０２，Ｓ３０４は、それぞれDIレジスタｒ
３０２の出力線ｌ３０３上のオペコード、リソー
ス使用チエツク回路ｂ３０５の出口線ｌ３０９上
のリソース使用要求（リソース種類、番号）およ
びDGレジスタｒ３０５の出力線ｌ３０７上のベ
クトルレジスタ使用要求（レジスタ番号、使用形
態）を選択して、それぞれEIレジスタｒ３０８、
ESレジスタｒ３０９、EGレジスタｒ３１２にセ
ツトする。セツトは線ｌ３３０により指示され
る。なお、ベクトル長レジスタ（VLR）ｒ３０
７には、あらかじめ別の手段（図示せず）によつ
て処理すべきベクトル長（VL）が格納されてい
るとする。これらのレジスタの内容は、線ｌ１１
〜ｌ１４によつて、ベクトルレジスタユニツトＵ
４、各リソースＵ１０，Ｕ１１，Ｕ２０，Ｕ２１
に送出される。これにより、命令実行の起動が指
令されたことになる。 なお、ここでは、DIレジスタｒ３０２中の命
令はすぐに起動可能であるので命令キユーレジス
タｑ３０１に入れる必要はない。今の場合、アン
ドゲート、ｇ３０４の出力が“１”であることか
ら、反転ゲートｇ３０８の出力は“０”となり、
この出力が入力されているアンドゲートｇ３０３
の出力線ｌ３２７が“０”となつている。こうし
て、この信号線ｌ３２７により制御される命令キ
ユーレジスタｑ３０１へのDIレジスタｒ３０２
の内容の入力がおさえられる。また、同様に、レ
ジスタｑ３０２，ｑ３０３への新たな入力も禁止
される。命令キユーレジスタｇ３０１中に命令が
存在することを示すフリツプフロツプｆ３０４〜
ｆ３０６へのセツト、次にセツトすべき命令キユ
ーレジスタｇ３０１中の場所を示すインポイン
タ、IP，ｒ３１０等の更新を抑止する。 また、命令の起動にともない、使用するリソー
ス状態を管理するRSSWレジスタｒ３０４、ベク
トルレジスタの状態を管理するRGSWレジスタ
ｒ３０６を変更する必要がある。このうち、
RSSWレジスタｒ３０４の変更については、第５
図の説明において述べた。RGSWレジスタｒ３
０６の状態の変更については、次のようにする。
すなわち、セレクタ、Ｓ３０４により選択された
DGレジスタｒ３０５の出力が、デコーダｂ３０
４に送られて、そこでベクトルレジスタの番号、
読出し、書込み等が解読され、対応するRGSW
レジスタｒ３０６中のビツトが“１”にセツトさ
れる。すなわち、DGレジスタｒ３０５のフイー
ルドRi（ｉ＝１〜３）ごとに、Vi＝１であること
を条件に、Wiが１か否かに応じたRGSWレジス
タｒ３０５のWj（ｊ＝GNi）又はRjを１にする。
また、RGSWレジスタは後述するように、ベク
トルレジスタの書込み又は読出しが終了したこと
を示す信号がベクトルレジスタユニツトＵ４から
線ｌ１５，ｌ１６を介して入力されたとき、この
信号で指定されるフイールドRj又はWjをリセツ
トする。 （ａ−２） 命令キユーレジスタｑ３０１内に命
令がなく、DIレジスタｒ３０２内の命令に対
して起動がかけられず、これを命令キユーレジ
スタｑ３０１に入れる場合。 これは、DIレジスタｒ３０２中にある命令が
必要とするリソース（演算器または、メモリ・リ
クエスタ）またはベクトルレジスタが使用可能で
ないときに生じる。 DIレジスタｒ３０２内の命令が使用するリソ
ースおよびベクトルレジスタの使用状況のチエツ
クについては、第５〜７図に従つて、（ａ−１）
の説明にて述べた通りである。今の場合リソース
およびベクトルレジスタの使用状況のチエツクの
結果、DIレジスタｒ３０２中にある命令が要求
するリソースが使用中のため、リソース使用チエ
ツク回路ｂ３０５の出力ｌ３１０が“０”にな
る。また、DIレジスタｒ３０２内の命令が要求
するベクトルレジスタが使用不可の場合には、レ
ジスタ使用チエツク回路ｂ３０７の出力ｌ３１３
が“０”になる。いずれの場合もアンドゲートｇ
３０４の出力は“０”、従つて、反転ゲートｇ３
０８の出力は“１”となる。また、命令キユーレ
ジスタ中に命令がないので、（ａ−１）の説明で
も述べたように、セレクタＳ３０３の出力線ｌ３
２６は“０”であるから、アンドゲートｇ３０５
の出力は“０”である。このため、フリツプフロ
ツプｆ３０３は何もセツトされず、命令起動信号
STは線ｌ１０に出力されない。反転ゲートｇ３
０８の出力が“１”であり、かつフリツプフロツ
プｆ３０２の出力も“１”であるのでアンドゲー
トｇ３０３の出力線ｌ３２７が“１”となる。こ
れによつて、命令を命令キユーレジスタに入れる
動作が、次のように行なわれる。 命令キユーレジスタｑ３１０の詳細を第４図に
示す。第４図において、命令キユーレジスタへの
セツト信号Ｓが線ｌ３２７にセツトすべきレジス
タの番号として、インポインタ（IP）レジスタ
ｒ３１０の出力IPが線ｌ３２８を介して送られ
てくると、それぞれデコーダｂ３３０のデコード
有効端子Ｅおよびデータ端子に入力され、デコー
ドされる。その結果、線ｌ３２７が“１”のとき
に線ｌ３２８の内容がデコーダされ、その結果、
指定されたレジスタｒ３５０〜ｒ３５２のいずれ
かに、入力線（第３図における線ｌ３０３，ｌ３
０５、またはｌ３０７）の内容がセツトされる。
以上が命令キユーレジスタｑ３０１へのセツトで
ある。なお、後に述べる命令キユーレジスタの読
出し動作についてもここで述べておく。読出しと
は、アウト・ポインタ（OP）レジスタｒ３１１
（第３図）の出力OPにより指定される番号のレジ
スタｒ３５０〜ｒ３５１の内容を出力すること
で、これは、各レジスタｒ３５０〜ｒ３５２の出
力が接続されているセレクタＳ３５０の選択制御
をOPレジスタｒ３１１の出力線ｌ３２９により
行なうことで実現できる。 なお、QSレジスタｑ３０２はレジスタｒ３５
０〜３５２が必要とするビツト数の違いを除い
て、命令キユーレジスタｑ３０１と同一構造であ
る。QGレジスタｑ３０３は、レジスタｒ３５０
〜ｒ３５２が必要とするビツト数の違いの他に、
レジスタｒ３５０〜ｒ３５２からセレクタＳ３５
０を介さずに直接出力する信号線がさらに別に設
けられている点で命令キユーレジスタｑ３０１と
異なるのみである。 再び第３図に戻つて説明する。こうして命令コ
ード、その命令が使用するリソースの種類等、お
よびレジスタの番号等をそれぞれ命令キユーレジ
スタｑ３０１〜ｑ３０３に登録すると、これらの
命令キユーレジスタに命令が存在することを示す
フリツプフロツプｆ３０４〜ｆ３０６のうち、今
回登録したレジスタQIRi（ｉ＝０，1or2）に対応
するフリツプフロツプをセツトする。この動作
は、線ｌ３２７が“１”となり、これがデコーダ
ｂ３１２のデコード有効端子に入力され、データ
端子に入力された（出力線ｌ３２８）上のIPで
指定される番号のフリツプフロツプｆ３０４〜ｆ
３０６のいずれかがデコーダｂ３１２によりセツ
トされることにより実現される。以上が終了する
と、IPレジスタｒ３１０が更新される。IPレジ
スタｒ３１０の出力線ｌ３２８は３進カウンタｂ
３１４に入力されて、次のIPの値が作成され、
線ｌ３２７が“１”となると、IPレジスタｒ３
１０に、次のポインタの値がセツトされる。３進
カウンタｂ３１４は、入力が０，１，２に従つ
て、１，２，０を出力するものである。 なお、命令キユーレジスタ（ここでは３つまで
の命令がキユーイングできる）のすべてに命令が
入つてしまうと、それ以上命令を入れることはで
きないので、命令読出しユニツトＵ２（第１図参
照）からの命令送出を抑止する必要がある。これ
は、命令キユーレジスタ中に命令が存在すること
を指定するフリツプフロツプｆ３０４〜３０６の
出力をアンドゲートｇ３０９に入力し、この出力
線ｌ７を命令読出しユニツトＵ２に送出すること
により実現される。 以上のごとくにして、起動待ちの命令が、それ
らの解読順序にしたがつて、命令キユーレジスタ
ｑ３０１にストアされる。 （ｂ−１） 命令キユーレジスタにある命令を起
動する場合。 これは、命令キユーレジスタｑ３０１内に命令
があり、これが必要とするリソースおよびベクト
ルレジスタが使用可能のときに生じる。 これは、DIレジスタｒ３０２中の命令の有無
あるいはその命令の起動可否に関係しない。この
場合、しにレジスタｒ３０２中に命令がある場合
にはその命令は実行されないので（ａ−２）に述
べた手順に従つて、DIレジスタｒ３０２中の命
令が命令キユーレジスタｑ３０１に登録される。
以下では、命令キユーレジスタｑ３０１から命令
をとり出して起動する処理について述べる。 命令キユーレジスタｑ３０１から命令を取出し
て起動する処理は、DIレジスタｒ３０２中の命
令を起動する場合とよく似ている。すなわち、命
令キユーレジスタｒ３０１中のアウトポインタレ
ジスタｒ３１１で指定される命令と、DIレジス
タｒ３０２中の命令を入れ替えて考えればよい。 命令を起動するには、必要なリソースおよびベ
クトルレジスタが使用可能状態にあることが必要
であることは（ａ−１）でも述べた。 命令キユーレジスタｑ３０１内の命令が使用す
るリソースの空きのチエツクは、第３図のリソー
ス使用チエツク回路ｂ３０６で、ベクトルレジス
タ使用可否のチエツクは、同じく第３図のレジス
タ使用チエツク回路ｂ３０８にて行なわれる。 リソース使用チエツク回路ｂ３０６の詳細は、
第５図に示した通りチエツク回路ｂ３０５と同じ
である。アウトポインタ、OPによつて選択され
た命令キユーレジスタｑ３０１中の命令が要求す
るリソースの種類は、QSレジスタｑ３０２から
線ｌ３１８を介して入力される。一方。リソース
の状態がRSSWレジスタｒ３０４から入力されて
いる。これらが、アンドゲートｇ３２４〜ｇ３２
７によつて比較されて、リソースの空きがチエツ
クされ、その結果、オアゲートｇ３３０，ｇ３３
１，ｇ３３３、エンコーダｂ３２２，ｂ３２３、
セレクタＳ３１１等によつて最終的にはリソース
が空いていることを示す線ｌ３１２と、リソース
の種類、番号を示す線ｌ３１１に結果がのせられ
る。以上の動作は、DSレジスタｒ３０３と
RSSWレジスタｒ３０４とのチエツクにより、線
ｌ３１０とｌ３０９に結果がのせるリソース使用
チエツク回路ｂ３０５の動作とまつたく同一なの
で、詳細の説明は省く。 レジスタ使用チエツク回路ｂ３０８の構成はチ
エツク回路ｂ３０７と同じであり、その動作は、
第６図ａにおいて、DGレジスタｒ３０５の出力
のかわりに、第３図におけるQGレジスタｑ３０
３の出力線ｌ３１９を接続した場合のｂ３０７の
動作と同一である。チエツクの結果は、レジスタ
使用チエツク回路ｂ３０８の出力線ｌ３１４（第
３図）に乗せられる。 再び第３図に戻つて説明する。リソース使用チ
エツク回路ｂ３０６からリソースに空きがあるこ
とを示す信号線ｌ３１２に“１”が出力され、そ
のときのリソースの種類、番号が線ｌ３１１に出
力され、さらに、レジスタ使用チエツク回路ｂ３
０８からベクトルレジスタが使用可能であること
を示す信号線ｌ３１４に“１”が出力され、か
つ、フリツプフロツプｆ３０４〜ｆ３０６の出力
をぞれぞれアウトポインタOPが０〜２のときに
選択するセレクタＳ３０３の出力線ｌ３２６が
“１”（アウトポインタで指定される、命令キユー
レジスタ内のレジスタOIRiに起動可能な命令が
あることを意味する）になると、アンドゲートｇ
３０５の出力線ｌ３２１が“１”になる。この出
力線ｌ３２１が“１”になると、セレクタＳ３０
１，Ｓ３０２，Ｓ３０４はそれぞれ命令キユーレ
ジスタｑ３０１の出力線ｌ３０４、リソース使用
チエツク回路ｂ３０６からの出力線ｌ３１１およ
びQGレジスタｑ３０３からの出力線ｌ３１９の
内容を選択してそれぞれEIレジスタｒ３０８、
ESレジスタｒ３０９、EGレジスタｒ３１２に命
令コード、リソースの種類と番号およびレジスタ
番号および使用形態をセツトする。したがつて、
命令キユーレジスタｑ３０１内の命令の起動可能
な場合には、DIレジスタｒ３０２内の命令が起
動可能か否かに無関係に、前者の命令が起動され
ることが分かる。また、線ｌ３２１はオアゲート
ｇ３０６を介してフリツプフロツプｆ３０３をセ
ツトし、ベクトルレジスタユニツト、各リソース
に命令の起動信号STを線ｌ１０を介して送出す
る。オアゲートｇ３０６の出力線ｌ３３０は、
EIレジスタｒ３０８、ESレジスタｒ３０９、EG
レジスタｒ３１２のセツトの制御にも使用され
る。命令起動については、（ａ−１）の説明とま
つたく同様である。さらに、線ｌ３２１上の
“１”の信号は、反転ゲートｇ３１０により、ア
ンドゲートｇ３０１を閉じる。その結果、反転ゲ
ートｇ３０８の出力が“１”となり、DIレジス
タｒ３０２に命令が入つている場合（フリツプフ
ロツプｆ３０２が“１”の場合）には、線ｌ３２
７を“１”としてその命令を命令キユーレジスタ
に登録するように制御する。この処理は（ａ−
２）に述べたとおりである。また、線ｌ３２１
は、デコーダｂ３１３のデコード有効端子にも接
続され、デコーダｂ３１３はアウトポインタ、
OPで指定されるフリツプフロツプｆ３０４〜ｆ
３０６のいずれかをリセツトする。これは、OP
で指定される命令キユーレジスタ中の命令が取出
され、起動されるためである。最後に、線ｌ３２
１はOPレジスタｒ３１１のセツトに使用され、
アウトポインタが更新される。この更新の制御
は、インポインタの場合と同様、３進で行なわれ
る。３進値の生成は回路ｂ３１４と同じ構成の回
路ｂ３１５にて行なわれる。 （ｂ−２） 命令キユーレジスタ中に命令がある
にもかかわらず、DIレジスタｒ３０２の命令
が先に起動される場合。 これは、次のような場合に生じうる。 (1) 命令キユーレジスタ中の命令が要求するリソ
ースまたはベクトルレジスタが使用不可能で、
この命令を起動することができない。かつ、 (2) DIレジスタｒ３０２中にある命令が要求す
るリソース又はベクトルレジスタが使用可能で
あり、かつ、命令キユーレジスタｑ３０１中に
蓄えられている命令と、DIレジスタｒ３０２
中にある命令間でベクトルレジスタの競合がな
い。 命令キユーレジスタｑ３０１中にある命令を追
越して、DIレジスタｒ３０２中の命令を先に起
動するには、レジスタの競合がないこと、すなわ
ち、命令キユーレジスタｑ３０１中にある命令に
て変更するベクトルレジスタを、DIレジスタｒ
３０２中の命令が使用しないこと、また命令キユ
ーレジスタｑ３０１中にある命令にて読出すべベ
クトルレジスタについては、DIレジスタｒ３０
２中の命令が変更しないことが必要である。命令
キユーレジスタ中の命令で読出すのみに用いられ
るベクトルレジスタを、DIレジスタ中の命令で
読出すことについては、命令の追越しをしてもレ
ジスタの読出す順序が逆転するだけなので、問題
はない。以上述べたレジスタ競合チエツクを行な
う回路が、第３図の回路ｂ３０９〜ｂ３１１であ
る。この詳細を第７図に基づき説明する。 第７図の回路の詳細は、回路ｂ３０９１〜ｂ３
０９３の詳細を除き、すでに説明した。 第１レジスタ競合チエツク回路ｂ３０９１は
DGレジスタｒ３０５のR1フイールドｒ３０５１
とQGR０レジスタｇ３０３０のR1〜R3フイール
ドとを比較し、次の条件のいずれかが満たされな
い場合に、レジスタ競合なしを示す信号“１”を
アンドゲートｇ３５３に出力する。 (1) DCレジスタのV1＝１，W1＝０のとき、レ
ジスタQGR０の一つのフイールドRjにおいて Vj＝Wj＝１，GNj＝DGレジスタのGN1 (2) DGレジスタのV1＝１，W1＝１のとき、レ
ジスタQGR０の一つのフイールドRjにおいて Vj＝１，GNj＝DGレジスタのGN１同様に、
DGレジスタのR2フイールドｒ３０５２、R3フ
イールドｒ３０５３についてそれぞれ第２、第３
レジスタ競合チエツク回路ｂ３０９２，ｂ３０９
３が同様のチエツクをする。 一方、命令キユーレジスタ中に実行可能な命令
が入つていることを示すフリツプフロツプｆ３０
４（第３図参照）の出力が線ｌ３２３を介してア
ンドゲートｇ３５３に入力され、アンドゲートｇ
３５３の入力がすべてが“１”のとき、その出力
がオアゲートｇ３５６を経て、線ｌ３１５に乗せ
られる。こうして、DGレジスタｒ３０５で指定
されるベクトルレジスタが、レジスタQGR０中
にて指定されるいずれのベクトルレジスタとも競
合しないか否かがチエツクされる。これと同様
に、DGレジスタｒ３０５で指定されるベクトル
レジスタと、レジスタQGR１で指定されるベク
トルレジスタの競合関係がチエツク回路ｂ３１０
で、DGレジスタｒ３０５で指定されるベクトル
レジスタと、レジスタQGR２で指定されるベク
トルレジスタの競合関係がチエツク回路ｂ３１１
でチエツクされ、その結果がそれぞれアンドゲー
トｇ３５４，ｇ３５５を経て、オアゲートｇ３６
０，ｇ３６１の出力線、ｌ３１６，ｌ３１７にの
せられる。 DIレジスタｒ３０２中にある命令が要求する
リソースおよびレジスタの使用状況のチエツクに
ついては、（ａ−１）の処理の説明にて詳細を述
べたとおりである。 チエツクの結果、第３図において、リソース使
用チエツク回路ｂ３０５の出力として、線ｌ３１
０にリソースが空いていることを示す“１”の信
号が、線ｌ３０９にリソースの種類、番号がレジ
スタ使用チエツク回路ｂ３０７の出力として、線
ｌ３１３にベクトルレジスタが使用可能であるこ
とを示す“１”の信号が出力される。一方、命令
キユーレジスタ中のアウトポインタOPで指定さ
れる命令が使用するリソースまたはベクトルレジ
スタのいずれか一方または双方とも使用可能でな
いので、リソース使用チエツク回路ｂ３０６の出
力線ｌ３１２または、レジスタ使用チエツク回路
ｂ３０８の出力線ｌ３１４の少くともいずれか一
方は“０”になつている。また、命令キユーレジ
スタに命令が存在することから、セレクタＳ３０
３の出力線ｌ３２６は“１”に、DIレジスタｒ
３０２に命令が存在することから、線ｌ３０２も
“１”になつている。 このような状況のもとで、アンドゲートｇ３０
５の出力線ｌ３２１は“１”とはならない。今の
場合、DIレジスタ中の命令と、命令キユーレジ
スタ中の命令が要求するレジスタ間で競合がない
と仮定しているので、線ｌ３１５〜ｌ３１７が
“１”となり、アンドゲートｇ３０１の出力が
“１”となる。アンドゲートｇ３０１の出力と、
線ｌ３１３が入力されるアンドゲートｇ３０２の
出力が“１”となり、この出力“１”と線ｌ３１
０と、DIレジスタに有効な命令が入つているこ
とを示す線ｌ３０２と、線ｌ３２１を反転ゲート
ｇ３１０で反転した出力の４つの信号とが入力さ
れている。アンドゲートｇ３０４の出力が“１”
となる。以後、命令を起動するまでの処理は（ａ
−１）におけるDIレジスタ中の命令起動処理と
まつたく同様である。なお、アンドゲートｇ３０
４の出力が“１”のため、その出力を反転ゲート
ｇ３０８で反転した結果が入力されているアンド
ゲートｇ３０３の出力線ｌ３２７、および先に述
べた線ｌ３２１はいずれも“０”のため、IPお
よびOPはいずれも更新されることはなく、また、
命令キユーレジスタに命令が存在することを示す
フリツプフロツプｆ３０４〜ｆ３０６の状態も変
らない。 命令制御ユニツトの変形例 以上、命令制御ユニツトＵ３（第１図参照）の
詳細を述べた。本実施例においては、命令実行の
追越しは、DIレジスタｒ３０２と命令キユーレ
ジスタとの間でのみ行なわれ、命令が一旦、命令
キユーレジスタに入つてしまうと、命令キユーレ
ジスタに入つた順にアウトポインタでとり出され
ていくので、命令キユーレジスタの間での命令実
行の追越しはおこなわれない。しかし、この命令
キユーレジスタ内の命令の間の追越し実行も、
DIレジスタ内の命令と命令キユーレジスタ内の
命令の間の追越し実行と同様に制御すれば、容易
に実現することができる。この場合には、命令キ
ユーレジスタ上の命令について、実行順序を記憶
しておく必要がある。また、命令キユーレジスタ
への命令の登録も、インポインタ（IP）による
順序通りの登録ではなく、空いたレジスタへの登
録となる。 第８図は、これを実現するための回路の内、第
３図の回路と相異する部分を主に示したものであ
る。図において、フリツプフロツプｆ３０４，ｆ
３０５，ｆ３０６は、命令キユーレジスタに有効
な命令が入つていることを示す（入つているとき
に“１”とするフリツプフロツプで、第３図のフ
リツプフロツプｆ３０４〜ｆ３０６と同一のもの
である。このフリツプフロツプの出力を反転ゲー
トｇ３８０〜ｇ３８２で反転後、プライオリテ
イ・エンコーダｂ３９５に入力すると、出力に
は、空きの命令キユー内レジスタのうち、もつと
も番号の小さなものの番号ｉが出力される。本変
形例では、第３図のIPレジスタｒ３１０、３進
カウンタｂ３１４にかえ、反転ゲートｇ３８０〜
ｇ３８１、プライオリテイエンコーダｂ３９５を
用い、プライオリテイエンコーダの出力をインポ
インタIPとして、第３図のIPのかわりに使用す
る。 また、命令キユーレジスタｑ３０１中の命令の
起動順序を記憶しておく必要があり、このため、
本変形例では、フリツプフロツプｆ３８０〜ｆ３
８２と実行順序変更回路ｂ３９３が第３図の回路
に追加される。命令キユーレジスタｑ３０１に
IP＝０〜２でもつてそれぞれセツトされた命令
をQ0，Q1，Q2と名づけると、これらの命令を、 Q0→Q1→Q2 Q0→Q2→Q1 Q1→Q2→Q0 Q1→Q0→Q2 Q2→Q0→Q1 Q2→Q1→Q0 の順に起動する場合があり得る。この６つの状態
をフリツプフロツプｆ３８０〜ｆ３８１で記憶す
る。フリツプフロツプｆ３８０，ｇ３８１，ｆ３
８２の記憶情報とこのときの命令実行順序の関係
は次の表のとおりである。

【表】 命令の実行順序の変更は、フリツプフロツプｆ
３０４〜ｆ３０６が“１”から“０”（使用中か
ら非使用中）になつたときに行なわれる。この変
更を制御するのが変更制御回路ｂ３９３である。
回路ｂ３９３には、フリツプフロツプｆ３０４〜
ｆ３０６の出力ｌ３２３〜ｌ３２５と現在の起動
状態を表わすフリツプフロツプｆ３８０〜ｆ３８
２の出力ｌ３９６〜ｌ３９８が入力され、次の起
動状態が線ｌ３７６〜ｌ３７８に出力されて、再
びフリツプフロツプｆ３８０〜ｆ３８２にセツト
される。回路ｂ３９３の内部では、命令キユーレ
ジスタｑ３０１内の一つの命令が起動され線ｌ３
２３〜ｌ３２５が“１”から“０”に変化した時
点をとらえ、次のように線ｌ３９６〜ｌ３９８の
内容から、出力を作成し、線ｌ３７６〜ｌ３７８
にのせる。 すなわち、命令キユーレジスタｑ３０１内の残
りの二つの命令を先ず起動し、かつ、このとき、
この二つの命令の起動順序はそれまでにフリツプ
フロツプｆ３８０〜ｆ３８２が指定していた順序
とし、これらの二つの命令の起動後に、今回起動
された命令のかわりに新たに命令キユーレジスタ
にストアされた命令を起動するように、フリツプ
フロツプｆ３８０〜ｆ３８２をセツトする。 (1) 線ｌ３２３が“１”→“０”となつたとき、

【表】 (2) 線ｌ３２４が“１”→“０”となつたとき、

【表】 (3) 線ｌ３２５が“１”→“０”となつたとき、

【表】 なお、線ｌ３２３〜ｌ３２５が同時に“１”→
“０”になるこはない。なぜならば一命令ずつ起
動するからである。 命令キユーレジスタｑ３０１中のいずれの命令
をも起動可能とするためには、命令キユーレジス
タ中のすべての命令について、リソースおよびベ
クトルレジスタの使用状況のチエツクを行ない、
かつ、命令キユーレジスタ上のすべての命令間の
ベクトルレジスタの競合チエツクを行なう必要が
ある。第８図においてレジスタｑ３０２０〜ｑ３
０２２（QSR０／１／２）は命令キユーレジス
タｑ３０１中の命令が要求するリソースの種類を
保持するのもので、第３図のQSレジスタｑ３０
２中にあるものである。ただし、本変形例におい
ては、各レジスタｑ３０２０〜ｑ３０３０から、
OPとは無関係に直接リソース使用要求を送出す
る信号線が設けられている。この各命令のリソー
ス要求と、リソースの状態を管理するRSSWレジ
スタｒ３０４の内容が、第３図のリソース使用チ
エツク回路ｂ３０６にかえて本変形例で設けられ
たリソース使用チエツク回路ｂ３８０〜ｂ３８２
でチエツクされ、それぞれからリソースが空いて
いるかどうかを示す信号が線ｌ３８０〜ｌ３８２
に、使用可能なリソースの種類と番号が線ｌ３８
３〜ｌ３８５に出力さる。リソース使用チエツク
回路ｂ３８０〜ｂ３８２は、第５図で説明した回
路ｂ３０５とまつたく同一構成を有する。第８図
において、QGR１〜QGR２レジスタｑ３０３０
〜ｑ３０３２は、命令キユー中の各命令が要求す
るレジスタの番号等を記憶しているもので、第３
図のQGレジスタｑ３０３中にあるものである。
この各命令のレジスタ要求と、ベクトルレジスタ
の状態を管理するRGSWレジスタｒ３０６の内
容が、本変形例において新たに設けられたレジス
タ使用チエツク回路ｂ３８３〜ｂ３８５でチエツ
クされ、要求するすべてのベクトルレジスタが使
用可能かどうかを示す信号がｌ３８６〜ｌ３８８
に出力される。これらのレジスタ使用チエツク回
路は、第６図で説明した回路ｂ３０７とまつたく
同一である。また、各命令の要求するベクトルレ
ジスタ間の競合をチエツクするために、本変形例
で新たに設けられたレジスタ競合チエツク回路ｂ
３８６〜ｂ３９１が使用される。命令キユーレジ
スタ中の各命令の実行順序はどのようなものでも
許されるようにしたい。命令キユーレジスタ中に
３命令分保持できる場合には、ある命令が他の２
命令に優先して起動させるために２つのチエツク
回路が必要で、それが３命令分必要であるから、
計６個のレジスタ競合チエツク回路ｂ３８６〜ｂ
３９１が必要となる。回路ｂ３８６は、QGR０
のR1〜R3フイールドとQGR１のR1〜R3フイー
ルドとが入力され、前者が後者の各々に対してレ
ジスタ競合チエツクを行い、いずれのフイールド
にもレジスタ競合が検出されないとき、線ｌ３９
０に“１”を出力する。第７図のレジスタ競合チ
エツク回路ｂ３０９と同一構成を有する。回路ｂ
３８６には、フリツプフロツプｆ３０５の出力線
ｌ３２４も入力されており、回路ｂ３０９（第７
図）と同様に、この信号線ｌ３２４が“０”のと
きには、無条件に線ｌ３９０に“１”を出力す
る。同様に回路ｂ３８７は、QGR１の各フイー
ルドがQGR０の各フイールドに対してレジスタ
競合を有しないかをチエツクする回路である。同
様に回路ｂ６８８〜ｂ３９１はそれぞれQGR２
に対してQGR１の、QGR１に対してQGR２の、
QGR０に対してQGR２の、QGR２に対して
QGR０の、レジスタ競合をチエツクするもので
ある。これらのレジスタ競合チエツク回路ｂ３８
６〜ｂ３９１の出力線ｌ３９０〜ｌ３９５は命令
選択回路ｂ３９４に入力される。命令選択回路ｂ
３９４には、先に述べた、リソース使用チエツク
回路ｂ３８０〜ｂ３８２の出力線ｌ３８０〜ｌ３
８２、レジスタ使用チエツク回路ｂ３８３〜ｂ３
８５の出力線ｌ３８６〜ｌ３８８、命令の起動順
序を指定するフリツプフロツプｆ３８０〜ｆ３８
２の出力および命令キユーレジスタ中に実行可能
な命令が入つていることを示すフリツプフロツプ
ｆ３０４〜ｆ３０６の出力線ｌ３２３〜ｌ３２５
も入力され、ベクトルレジスタ、リソースに空き
があり、かつベクトルレジスタの使用上、競合が
生じない命令キユーレジスタ中の命令が命令選択
回路、ｂ３９４にて選択されて、選択された命令
の命令キユーレジスタ中の番号がアウトポインタ
OPとしてｌ３２９に、命令キユーレジスタ中の
命令が選択されたことを示す信号が線ｌ３２１に
出力される。 命令選択回路ｂ３９４の詳細を第９図に示す。
アンドゲートｇ３８３には、フリツプフロツプｆ
３０４の出力線ｌ３２３、リソース使用チエツク
回路ｂ３８０の出力線ｌ３８０、レジスタ使用チ
エツク回路ｂ３８３の出力線ｌ３８６、レジスタ
競合チエツク回路ｂ３８６，ｂ３９１の出力線ｌ
３９０，３９５が入力され、これらの入力がすべ
てが“１”のときに、アンドゲートｇ３８３の出
力線ｌ３７０が“１”になる。これは、命令キユ
ーレジスタ中の第０番の命令Q0が実行してよい
ことを示す。同様に、アンドゲートｇ３８４，ｇ
３８５にも命令キユーレジスタの第１、第２番に
関する信号線が入力され、線ｌ３７１，ｌ３７２
に出力される。線ｌ３７０〜ｌ３７２は、同時に
“１”になることもありうる。後ｌ３７０−ｌ３
７２はオアゲートｇ３８７に入力され、いずれか
１つでも命令実行が可能のときには、オアゲート
ｇ３８７の出力線ｌ３２１を“１”とする。線ｌ
３７０〜ｌ３７２に出力された命令実行可能を示
す信号から、いずれを選択するかは命令実行順序
判定回路ｂ３９５にて行なわれる。回路ｂ３９５
には、線ｌ３７０〜ｌ３７２のほかに、命令実行
順序を示すフリツプフロツプｆ３８０〜ｆ３８２
の出力線ｌ３９６〜ｌ３９８が入力され、次のよ
うにして実行すべき命令キユーレジスタ上の番号
が線ｌ３２９に出力される。線ｌ３２９は実際に
は２本の線ｌ３２９０（上位）、ｌ３２９１（下
位）からなり、２本で２進数00，01，10をあらわ
して、命令キユーレジスタ内の命令の番号を示す
こととする。 (1) 線ｌ３９６〜ｌ３９８が“０”“０”“０”の
とき

【表】 (2) 線ｌ３９６〜ｌ３９８が“０”“０”“１”の
とき

【表】 (3) 線ｌ３９６〜ｌ３９８が“０”“１”“０”の
とき

【表】 (4) 線ｌ３９６〜ｌ３９８が“０”“１”“１”の
とき

【表】 (5) 線ｌ３９６〜ｌ３９８が“１”“０”“０”の
とき

【表】 (6) 線ｌ３９６〜ｌ３９８が“１”“０”“１”の
とき

〔発明の効果〕

以上説明したごとく、本発明によれば、頻発す
るベクトル演算を並列に実行するのに適した、構
造の比較的簡単なデータ処理装置が得られる。

【図面の簡単な説明】

第１図は、本発明によるベクトルプロセツサの
概略構成図、第２図は、本発明にて使用する各種
レジスタの構造を示す図、第３図は、命令制御ユ
ニツトの詳細を示す図、第４図は、命令キユーレ
ジスタの詳細を示す図、第５図は、リソース使用
チエツク回路の詳細を示す図、第６図ａは、レジ
スタ使用チエツク回路の詳細を示す図、ｂはチエ
ツク条件を示す図、第７図は、レジスタ競合チエ
ツク回路の詳細を示す図、第８図は、命令制御ユ
ニツトの変形例を示す図、第９図は、第８図のセ
レクタｂ３９４の詳細ブロツク図、第１０図は、
ベクトルレジスタユニツトの構成を示す図、第１
１図は、ベクトルレジスタ制御ユニツトの詳細
図、第１２図は、命令起動制御回路の詳細を示す
図、第１３図は、Ｓ−Ｇ変換回路の詳細を示す
図、第１４図は、Ｇ−Ｓ変換回路の詳細を示す
図、第１５図は、ベクトルレジスタ制御回路の詳
細を示す図、第１６図は、オペランド制御回路の
詳細を示す図、第１７図は第１６図のタイミング
制御回路の動作のタイムチヤート、第１８図は、
ベクトルレジスタデータユニツトの詳細を示す
図、第１９図は第１８図の回路のタイムチヤー
ト、第２０図は、メモリ・リクエスタの詳細を示
す図、第２１図は、演算器の詳細を示す図であ
る。

Claims (1)

1. 【特許請求の範囲】 １ 複数のベクトルレジスタと、 それぞれ、複数のベクトル要素に対してパイプ
   ライン的に演算を行う複数の演算手段と、 該複数のベクトルレジスタと該複数の演算器を
   接続するスイツチ手段と 実行すべき命令が必要とする演算を実行可能な
   一つの演算手段を選択し、その演算手段によりそ
   の命令を実行させる制御手段と、 該制御手段により実行させられた命令に応答し
   て、第１のベクトルレジスタから演算を受けるべ
   きオペランドベクトル要素を読み出し、該複数の
   演算手段のうち、該一つの演算手段へ供給し、該
   一つの演算手段からそれらのオペランドベクトル
   要素に対する演算結果として出力される複数の結
   果ベクトル要素を、第２のベクトルレジスタに書
   き込む制御回路とを有し、 該複数の演算手段は、それぞれ、少なくとも複
   数の特定の演算を実行可能な複数の特定の演算手
   段を含み、 該制御手段は、該特定の複数の演算のいずれか
   一つを必要とする命令のために、該特定の複数の
   演算手段の内の一つを選択し、その命令が要求す
   る演算の種別を選択された演算手段に通知する手
   段を有するデータ処理装置。 ２ 該制御手段は、該特定の複数の演算のいずれ
   か一つを必要とする命令のために、該複数の演算
   手段の内、先行する命令により使用中でない一つ
   の演算手段を選択する手段を有する第１項のデー
   タ処理装置。