JPH03104087A - 演算機能付きメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリに関し、特に演算機能を付加したメモ
リに関するものである。

〔従来の技術〕

計算機における処理の高速化をアーキテクチャレベルで
実現するための手法の１つとして、ブロセンサとメモリ
より構威されるプロセッシングエレメントを複数個用い
た、いわゆるマルチプロセンサ型の並列処理技術が用い
られている。

〔発明が解決しようとする課題〕

マルチプロセッサで大量のデータを処理する問題の典型
例として、共通のベクトルデータに対する複数ベクトル
との内積計算がある。さらにパタ一ン認識処理における
具体例としては、共通ベクトルを入力パターンとし、複
数ベクトルを参照パターン群としたときの、最大の相関
を持つ参照パターンを見つける問題などがある。このと
き膨大な数の参照パターンがあった場合、これを高速処
理するためには、並列処理できるマルチプロセッサシス
テムが有効である。

一般にマルチプロセッサシステムにおいては、単一プロ
セッサシステムとのアーキテクチャの違いから、それ専
用のインタフェースやモニタ等が必要である。従ってこ
のようなマルチプロセッサ特有の部分を意識しながらソ
フトウェアの作或やデバッグ等を行う必要があり、単一
プロセッサに比べて取り扱いが困難であるといった問題
があった。また、マルチプロセッサシステムにおいては
、必要な演算データが他のプロセッサにある場合に、デ
ータ転送を行う必要があり、このため処理性能が低下す
るといった問題があった。

本発明の目的は、このような欠点を解消し、メモリチッ
プに演算部を内蔵させることにより、各メモリ内のデー
タに対する処理をチップ毎に並列に実行することができ
、かつ通常のメモリチップと同一のインタフェースで取
り扱うことができ、さらに、演算に必要なデータが他の
チップに格納されていても、従来用いられている共有バ
スを用いた転送による処理性能の低下が生じない演算機
能付きメモリを提供することにある。

［課題を解決するための手段〕 本発明の演算機能付きメモリは、 アドレス信号入力、データ信号入出力、リード／ライト
信号入力、モード信号入力、複数系統のデータ転送入出
力のためのポートと、 データを格納するメモリと、 データを転送する転送部と、 前記メモリおよび前記転送部からのデータに対して演算
を実行し、演算結果データを出力する第１の演算部と、 この第１演算部の演算結果データを被演算データとして
入力し、この被演算データに対して演算を実行し、演算
結果データを出力する第２の演算部と、 あらかじめ外部から設定したパラメータ値を用いて、前
記アドレス信号入力に対して剰余演算に基づくアドレス
変換を行って前記メモリのアクセスアドレスを生或して
出力するアドレス変換部と、前記メモリ，前記アドレス
変換部，前記転送部，前記第１の演算部および前記第２
の演算部を制御する制御部とを備え、 前記制御部は、前記モード信号がメモリモードであれば
、前記リード／ライト信号に従って、前記アドレス信号
をアドレスとし、前記データ信号をデータとして前記メ
モリの読み出し、もしくは書き込みの制御を行い、 前記モード信号が処理モードであれば、前記リード／ラ
イト信号が書き込みである場合に、前記データ信号を解
読して、 前記アドレス信号をアドレスとして前記メモリから読み
出したデータと、前記データ転送入出力ポートから入力
したデータの前記第１演算部もしくは前記転送部への入
力の制御と、 前記第１演算部と前記第２演算部との演算の指定の制御
と、 前記アドレス信号をアドレスとし、前記第１演算部もし
くは第２演算部の演算結果データ、もしくは前記転送部
からのデータの前記メモリへの書き込みの制御と、 前記メモリから読み出したデータ、もしくは前記第１演
算部あるいは第２演算部の演算結果データの１つを選択
し、前記転送部でのデータ転送入出力ポートを介して外
部へデータ転送する制御を行うことを特徴とする。

〔作用〕

本発明の演算機能付きメモリは、通常のメモリが必要と
する入力信号、即ちアドレス信号，データ信号．読み出
し書き込み信号に加えて、新たにモード信号を入力し、
このモード信号によりメモリモードと処理モードの２つ
のうち１つを指定する．メモリモードの場合は、通常の
メモリアクセスのみを行う．処理モードの場合は、デー
タ信号の部分を解読してメモリに対するリード／ライト
、第１演算部，第２演算部，転送部に対する演算あるい
はデータ転送等を指定し、メモリに格納されたデータに
対する演算や、転送部と入出力ポートによるデータ転送
を実行する。第２演算部は、第１演算部の演算結果と内
蔵されたアキュムレータレジスタの保持値との演算を第
１演算部と並列に独立に演算し、さらにその演算結果を
入出力ポートから出力する．また、処理モードで対象と
なるメモリアドレスは、メモリバスを使用することから
複数モジュールに対し−て同一アドレスで指定すること
になるが、あらかじめ設定したパラメータ値に従って、
実際のアクセスアドレスをモジュール毎に変化させる． 〔実施例〕 第１図は本発明の一実施例を示すブロック図である． この演算機能付きメモリは、メモリ２と、第１演算部４
と、第２演算部６と、アドレス変換部８と、転送部１０
と、制御部ｌ２とから構戒され、外部との入出力ポート
は２系統となっている．制御部ｌ２は、外部からのデー
タ信号１４．モード信号１６，　　リード／ライト信号
ｌ８を入力し、各部を制御する．各部を制御するモード
としては、メモリモードと処理モードの２つがあり、モ
ード信号ｌ６によりこれを指定する。この信号により、
メモリモードが指定された場合は、データ信号１４とリ
ード／ライト信号１８を、メモリデータ信号２２とライ
トイネーブル信号２４に各々接続し、外部からメモリ２
に対するアクセスを行う。一方、モード信号１６により
処理モードが指定され、かつリード／ライト信号ｌ８に
より書き込みが指定された場合は、メモリデータ信号２
２もしくは転送部保持データ信号３６を被演算データ信
号２６に接続して第１演算部４へ入力し、データ信号１
４の値を解読してライトイネーブル信号２４と命令コー
ド信号２８と転送制御信号３０と設定制Ｗ信号４０の値
を決定する。

アドレス変換部８は、データ信号１４．アドレス信号２
０，設定制御信号４０を入力してアドレス変換計算をし
、メモリ２へのアドレス信号３８を出力する．．このア
ドレス変換計算の詳細については、後述する． メモリ２は、アクセス変換部８からのアドレス信号３８
をアドレスとして、メモリデータ信号２２に対するデー
タのリードもしくはライトを行う．リード／ライトの切
り替えは、制御部１２からのライトイネーブル信号２４
により指定される。

第１演算部４は、メモリ２に格納されたデータおよび転
送部１０の保持データに対して演算を行う。

第１演算部６は、オペランドや演算結果を保持するレジ
スタを内蔵しており、制御部１２から出力される被演算
データ信号２６と命令コード信号２８を入力とし、被演
算データ信号２６のデータに対して命令コード信号２８
で指定される演算を実行し、結果を演算結果データ信号
３２として出力する。このとき各命令は、リード／ライ
ト信号１８により与えられるライトサイクル内にその実
行が終了する。第１演算部４の演算結果データ信号３２
は、第２演算部６に入力され、また制御部１２を介して
メモリ２へ書き込むことができる。

第２演算部６は、アキュムレータレジスタを内蔵してお
り、第１演算部４の演算結果データ信号３２に対して、
命令コード信号２８で指定される演算を実行し、結果を
演算結果データ信号３４として制御部１２へ出力する。

また、第２演算部６の演算結果データ信号３４も、制御
部ｌ２を介してメモリ２へ書き込むことができる。

転送部１０は、２系統の外部との入出力ポートにおける
入出力ポート信号４２．　４４を介して外部とのデータ
転送を実行する。転送部ｌＯには、メモリ２から読み出
したメモリデータ信号２２、および入出力ポート信号４
２．　４４によって外部から入力したデータ信号の、い
ずれかを選択して保持するレジスタが内蔵されている。

転送部１０は、この内蔵されたレジスタに保持したデー
タを、入出力ポート信号４２あるいは４４を介して外部
に出力したり、逆に入出力ポート信号４２．　４４から
内蔵したレジスタに、外部のデータを入力保持する動作
を行う。これらのデータ転送は、処理モードにおける転
送制御信号３０の処理命令コードに従う．またこのレジ
スタに保持されたデータは、転送部保持データ信号３６
による制御部１２への出力データ、あるいはメモリデー
タ信号２２によるメモリ２への書き込みデータとなり、
これらのデータの転送は、転送制御信号３０に従って動
作する。すなわち、転送部１０は、制御部１２から出力
される転送制御信号３０に従って、メモリデータ信号２
２を介し、メモリ２からの読み出しデータを内蔵したレ
ジスタに保持したり、あるいは逆にレジスタに保持した
データを、メモリ２にメモリデータ信号２２によって書
き込みデータとして出力したり、あるいは制御部１２へ
の保持データを、転送部保持データ信号３６により演算
データとして出力する動作と、レジスタに保持したデー
タを、入出力ポート信号４２あるいは４４を介して外部
に出力したり、逆に入出力ポート信号４２あるいは４４
からレジスタに外部のデータを人力保持する動作を行う
。

第２図は、本実施例に１モジュールとして含まれている
制御部の一例を示すブロック図であり、第１図と同じ機
能の信号には、第１図と同じ符号で示している。

この制御部は、論理回路５ｏと、デコーダ５２と、デー
タセレクタ５４とを有しており、これらの各部が、第１
図で示した各信号と接続されている。

論理回路５０は、リード／ライト信号１８とデコーダ５
２の出力信号６０とモード信号１６とを入力し、論理演
算を実行した結果をライトイネーブル信号２４として出
力する。例えばリード／ライト信号ｌ８は、値“ｌ”゜
がリード、値゜“０′゛がライト、信号６ｏは、値“１
″がアクティブ、モード信号１６は、値“１”が処理モ
ード、値“゜０”がメモリモードを各々表すとすると、
ライトイネーブル信号２４の値は以下のようになる。

信号２４＝（信号１８　　ＡＮＤ　　（１一信号ｌ６）
）ＯＲ　　（信号ｌ８　　＾ＮＤ信号６０　　ＡＮＤ信
号１６）デコーダ５２は、データ信号１４を人力し、こ
のデータ信号を解読して信号６０，命令コード信号２８
，転送制御信号３０，設定制御信号４０として出力し、
信号６０は論理回路５０に入力される。

データセレクタ５４は、モード信号１６，データ信号ｌ
４と、演算結果データ信号３２．　３４と、メモリデ一
夕信号２２と、転送部保持データ信号３６と、被演算デ
ータ信号２６との間の接続を行う。そしてメモリモード
の場合は、データ信号１４をメモリ２へのメモリデータ
信号２２に接続する。また処理モードの場合は、データ
信号ｌ４上の命令コードに応じて、メモリデータ信号２
２あるいは転送部保持データ信号３６を、第１演算部４
への被演算データ信号２６として出力し、またメモリ２
への書き込み用に、演算結果データ信号３２と３４の一
方を選択し、メモリデータ信号２２として出力する。

第３図は、本実施例によるデコーダ５２におけるデコー
ド表の一例を示したものであり、データ信号ｌ４が８ビ
ット、命令コード信号２８および設定制御信号４０が５
ビット、転送制御信号３０が３ビットの場合のデコード
表である。第３図で示すように、最下位からの３ビット
（１〜３ビット目）と、その上の２ビット（４〜５ビッ
ト目）と、さらにその上の３ビット（６〜８ビット目）
に分けられている。

まず下位の３ビットは、命令コード信号２８による第１
演算部４への動作制御信号であり、ノーオペレーション
（ｎｏｐ）、加算（ａｄｄ）、乗算（ｍｕｌ）、減算（
ｓｕｂ）、メモリ２から第１演算部４の内蔵レジスタへ
のロード（ｌｏａｄ）　、演算結果データ信号３２をメ
モリデータ信号２２に出力することによる、演算結果の
第１演算部４の内蔵レジスタからメモリ２へのストア（
ｓｔｏｒｅ）に割り当てられている。

さらに、アドレス変換部８の動作制御を設定制御信号４
０により行っており、このアドレス変換部内部の各レジ
スタのセットを行えるように、アドレスレジスタセット
（ａｄｒｓｅｔ）　、他のレジスタのセット（ｐａｒｓ
ｅｔ）が割り当てられている。なお、このアドレス変換
部の内部レジスタについては、後に説明する。

その上の２ビットは、第２演算部６での累積加算（ａｃ
ｃ）、ノーオペレーション（ｎｏｐ２）　、アキュムレ
ータレジスタのクリア（ｃｌｒ）、演算結果データ信号
３４による演算結果メモリ２へのストア（ｓｔｏｒｅ２
）に割り当てられている。

さらにその上の３ビットは、メモリデータ信号２２から
転送部１０の内蔵レジスタへのロード（ｔｒｉｏａｄ）
　、転送部１０の内蔵レジスタと入出力ポート信号４２
（記号ａとする）および入出力ポート信号４４（記号ｂ
とする）の２系統の外部入出力ポートとの人力（ｉｎ）
と出力（ｏｕｔ）の組合せに応じた４つのデータ転送（
ｔｒｏｕｔａ，　ｔｒｏｕｔｂ＋　ｔｒｉｎａ＋　ｔｒ
ｉｎｂ）、転送部１０の内蔵レジスタデー夕のメモリ２
へのストア（ｔｒｓｔｏｒｅ）、および転送部保持デー
タ信号３６への出力（　ｔｒｏｕ　ｔ）、ノーオペレー
ション（ｎｏｐ３）に割り当てられている。

次に、メモリにおけるアドレス変換計算について説明す
る。アドレス変換部８は、アドレス信号２０から入力し
たアドレスから、モジュール毎に実際にアクセスすべき
アドレスへの変換計算を行う。

このアドレス変換部８の内部には、例えば、アドレスレ
ジスタ，オフセットレジスタ，カウンタ．カウントアッ
プ値レジスタ，マスク値レジスタおよびコンパレータ，
加算器，論理演算器などを備えている。その具体的動作
の一例について説明する。

まず、入力アドレス値は、アドレスレジスタにセットす
ることができ、また、このときカウンタはクリアされる
。

次に、入力アドレス値について、コンパレータが既にア
ドレスレジスタにセットした値と同一の入力アドレス値
であることを検出した場合には、カウンタは、カウント
アップ値だけカウントアップされ、さらにオフセットア
ドレスと加算された結果にマスク値レジスタとの論理積
がとられ、その結果とアドレスレジスタとの加算値が実
際の実行アドレスとなる。この論理積は、下位ビットを
マスク値レジスタで指定されるビット分だけ取り出すも
のである。

例えば、入力アドレスがセットされたアドレスレジスタ
値をＢ、オフセットレジスタ値をＯ、カウントアップレ
ジスタ値をＡ、マスクレジスタ値をＭとしたときの実行
アドレスＥの計算を具体的数値例で示せば、アドレスレ
ジスタ値のアドレスへのアクセス回数でｎ　（ｉ初はｎ
＝ｏとする）回目の実行アドレスＥは、 Ｅ−Ｂ＋　（　（０＋　（Ａ＊ｎ））　　ａｎｄ　　Ｍ
）と表現でき、例えば２進数表現で Ａ＝ＩＬ　Ｏ＝１１、Ｍ＝００１１、Ｂ＝１００００の
ときの一回目の実行アドレスは、 Ｅ　＝　１００００ であり、２回目は、 Ｅ＝１００００　＋　（　（１１＋　（１１＊　１　）
　）　ａｎｄ　００１１）＝ｔｏｏｏｏ　＋ｉｏ ＝　１００１０ のように計算される。これはアドレスバスから与えられ
たアドレス値から、Ｂを先頭アドレスとし、さらに各モ
ジュール毎にＯだけのずらしを持ち、アクセス回数ｎに
対してＡ＊ｎにモジュロをＭとする剰余演算結果で前記
ずらしを変化させた結果を、先頭Ｂからの実効オフセッ
トとして処理実行アドレスを求めるものである。なお、
この例では回路を簡単化するために、モジュロを２のべ
き乗に制限して論理演算で実行できるようにしている。

なお、アドレス変換部内部の各レジスタのセット動作は
、第３図で説明した命令コードを用いて実現できる。第
３図のａｄｒｓｅｔ命令では、入力アドレスがアドレス
レジスタにセットされ、ｐａｒｓｅｔ命令では、入力ア
ドレスがビットフィールドに分解されて、オフセットレ
ジスタ，カウントアップ値レジスタ，マスク値レジスタ
のそれぞれにセットされる。ここではｐａｒｓｅｔ命令
で３つのレジスタのデータをまとめてセットしているが
、もちろん命令語のビット幅を広げて命令コードを拡張
したり、あるいはステータスを用いて）＠次設定する複
数語命令による実現を行ってもよい。

第４図は本実施例の演算機能付きメモリを、４個含んだ
装置の一例のブロック図である。

演算機能付きメモリ１００，　１１２，　１１４．　１
１６は、データ信号１４．　　リード／ライト信号１８
．アドレス信号２０を各々共通とし、個々にモード信号
１２８，　１３０，１３２．　１３４を入力する。ここ
で各モード信号は、アドレス信号２０をデコードするア
ドレスデコーダ１１８によって出力されている。例えば
、アドレスの上位の３ビットをデコードする場合、ｒ　
０００　Ｊからｒ　０１１　Ｊまでがメモリモードであ
って、ｒ　０００　Ｊで演算機能付きメモリ１００、ｒ
ｏｏｂで演算機能付きメモリ１１２、ｒ０１０Ｊで演算
機能付きメモリ１１４、ｒ０１１Ｊで演算機能付きメモ
リ１１６がイネーブルになり、ｒ　１＊＊　Ｊの場合に
は演算機能付きメモリ１００，　１１２，　１１４，　
１１６のすべてが処理モードとなるようなモード信号が
出力するよう用いることができる。なおここで“＊”は
、ドントケアの意味で使用した。信号１２０，　１２２
，　１２４，　１２６は、演算機能付きメモリの転送用
各入出力ポートを接続するものであり、これらの信号に
より隣接したチップ同士での転送を行える。

次にこの装置の使用例を、ベクトルＡをｋ個のベクトル
Ｂｋに対して共通に使用し、ｋ個の内偵を計算する場合
に、 Ｃｋｏ　＝Ａｏ　ｘＢｋｏ Ｃｋ．＝Ｃｋ．−＋　十Ａ．ｘＢｋ、 （０≦ｉ≦３） （０≦ｋ≦３） という式でベクトルＡとベクトルＢｋから内積Ｃｋを得
る動作で説明する。

？ずあらかじめ、被演算データを、 モジュール１００にはＡ．、ＢＯ。，ＢＯ，．ＢＯ．．
Ｂ０，１モジュール１１２にはＡ，　、Ｂ１．，Ｂｌ．
，Ｂｌ■，Ｂ　Ｌｓモジュール１１４にはＡ！、Ｂ２。

，Ｂ２＋．Ｂ２ｚ，Ｂ２３モジュール１１６にはＡ．、
Ｂ３。．Ｂ３．．Ｂ３．．Ｂ３．を順に格納する。ここ
では、例えばベクトルＡとベクトルＢｋを順にアドレス
（０）から（４）に、内積Ｃｋをアドレス（５）に格納
するものとする。

なお、ここでのアドレスは１０進数表現である。

次にモード信号１２８，　１３０，　１３２．　１３４
を処理モード、リード／ライト信号１８をライトとし、
上記アドレスに格納されたデータに対する乗算を第１演
算部４に対してデータ信号ｌ４を用いて指定すれば、モ
ジュール４個の並列処理によって、 Ａ，ＸＢＯＯ　＝ＴＯ Ａ，ＸＢ　１＋　＝ＴＩ Ａ２×Ｂ２■＝Ｔ２ Ａ　３　Ｘ　Ｂ　３　ｚ　＝　７　３ の演算を実行できる。ここでＴｋはテンボラリな値を示
すのに用いている。このとき、各ベクトル？！を隣接す
るモジュールに転送し、隣接モジュールの転送部のレジ
スタへ保持させる。そして次に第１演算部で演算した結
果を第２演算部ではテンポラリ値と加算して、 Ａ３ＸＢＯ３　＋ＴＯ＝ＴＯ Ａｏ　Ｘ　Ｂ　１　ｏ　＋’ｒ　１　＝Ｔ　ＩＡ．ｘＢ
２＋　＋Ｔ２＝Ｔ２ Ａ２ｘＢ３■＋Ｔ３＝Ｔ３ の演算を実行する。ここで、Ｂｋのサフィックスについ
ては、メモリへの格納順序ではなく、アドレス変換処理
で与えられる。すなわち、Ｂｋのアドレスに対する２回
目のアクセスで、モジュロ４の剰余計算で、各モジュー
ル毎のすらしか１、アクセス回数毎のアドレス変化が３
（カウントアップ値に相当）になっている。

このアドレス変換を実現するような、各モジュールのア
ドレス変換部のパラメータは、上記で述べた具体的動作
例に対応する設定では、次のようにすればよい。ただし
、アドレス変換が必要なのは、ここではＢｋのアクセス
に関してだけである。

各モジュールのアドレスレジスタ値＝１（１０進数表現
） 各モジュールのカウントアップ値＝３ （１０進数表現） 各モジュールのマスクレジスタ値＝１１（２進数表現） モジュール１００のオフセットアドレス値＝０（１０進
数表現） モジュール１１２のオフセットアドレス値＝１（１０進
数表現） モジュール１１４のオフセットアドレス値＝２（１０進
数表現） モジュール１１６のオフセットアドレス値＝３（１０進
数表現） 同様な演算と転送で、 Ａｚ　Ｘ　Ｂ　Ｏ　２　＋’ｒ　Ｏ　＝Ｔ　ＯＡｎ　Ｘ
Ｂｌ３　＋Ｔｌ＝ＴＩ Ａ０ＸＢ２。＋Ｔ２＝Ｔ２ Ａ．ｘＢ３ｔ　＋Ｔ３＝Ｔ３ さらに、 Ａｔ　　ｘＢＯｔ　　＋ＴＯ＝ＣＯ Ａｚ　　ＸＢ　ｌ２＋Ｔ　Ｉ　＝Ｃ　ＩＡＩ　　ＸＢ２
３　　＋Ｔ２＝Ｃ２ Ａ０ＸＢ３。十Ｔ３＝Ｃ３ と実行することによって、最終的に内積ＣＯ，Ｃ１，Ｃ
２，Ｃ３を求めることができる。

このときく第３図のデコード表を用いた場合には、プロ
グラムは下記のようになる。ここではメモリ２のアクセ
スアドレス、第１演算部４の命令コード、第２演算部６
の命令コード、転送部１０の命令コード、そして「」内
にコメントの順で記すことにする。なお、ここではアド
レス変換部日へのレジスタのセットが全て行われている
ものとする。

（０　）　　ｌｏａｄ　，　　ｎｏｐ２、　ｔｒｌｏａ
ｄ「ベクトル八のデータを第１演算部のレジスタと転送
部のレジスタにロード」 （１）　　　ｍｕｌＳ　　　　ｃｌｒ，　　　　　ｔｒ
ｏｕｔｂ「ベクトルＢｋの最初のデータとの乗算、第２
演算部のレジスタクリア、転送部 保持データを隣接モジュールへ転送」 ）　　ｌｏａｄ　，　　ａｃｃ，　　　ｔｒｏｕｔ「転
送部データを第１演算部へロード、乗算結果アキュムレ
ート」 （２）　　ｍｕｌ．．ｎｏｐ２、ｔｒｏｕ　ｔｂ「ベク
トルＢｋの次データとの乗算、転送部保持データを隣接
モジュールへ転 送」 ）　　ｌｏａｄ，　　ａｃｃ，　　　ｔｒｏｕｔ「転送
部データを第１演算部へロード、乗算結果アキュムレー
トｊ （３）　　ｍｕｌ，　　　ｎｏｐ２、ｔｒｏｕ　ｔｂ「
ベクトルＢｋの次データとの乗算、転送部保持データを
隣接モジュールへ転 送」 ）　　ｌｏａｄ　，　　ａｃｃ，　　　ｔｒｏｕｔ「転
送部データを第１演算部へロード、乗算結果アキュムレ
ート」 （４）ｍｕｌ、　　ｎｏｐ２、ｔｒｏｕ　ｔｂ「ベクト
ルＢｋの次データとの乗算、転（ （ （ 送部保持データを隣接モジュールへ転 送」 （　　）　　ｎｏｐＳａｃｃ．．ｎｏｐ３「乗算結果の
アキュムレート」 （　５　）　　ｎｏｐ，　　ｓｔｏｒｅ２、ｎｏｐ３「
内積結果Ｃｋのメモリストア」 ただし、（−）は、命令コードによって無効にされるア
ドレスを示している。また、すべてのモジュールで同一
のプログラムである。

なお、ベクトルＡやＢｋの次元ｉが３より大きい場合に
はサフィックスがＯから３までを終わったら、次に４か
ら７までというようにすればできる。また、ベクトルの
数ｋの値が３以上の場合にも、テンポラリ値が１つしか
保持できないなら４個ずつ順に時分割で処理を行えばよ
く、またテンボラリ値を複数保持できるならば、各ベク
トルＡ、を用いる処理をすべて行ってからベクトルＡ１
の隣接転送を行うようにすればよい。

以上説明したように本発明では、メモリに対するリード
／ライトや、第１演算部．第２演算部および転送部に対
する命令コードを、データ信号を用いて指定することが
できるため、従来システムのメモリと同様のインタフェ
ースを介して処理を実行することができる。また通常の
メモリと比べ、新たに用いる信号はモード信号のみであ
る。

さらに、このモード信号は、データ信号．り一ド／ライ
ト信号，転送制御信号の信号線から或るバスによって設
定できるフリップフロップの出力、あるいはアドレス信
号の一部を用いることができ、いずれの場合もバスの信
号線の構或については従来のメモリを用いるシステムの
ままで済み、本発明を用いた装置を接続する際に、その
インタフェース部に、以上に述べたモード信号を生成す
る回路を設ければよい。

〔発明の効果〕

以上説明したように本発明の演算機能付きメモリは、チ
ップ間での並列データ転送ができ、単にメモリに格納さ
れたデータに対する演算を高速に実行できるだけでなく
、第１演算部に対する命令コード等をデータ信号により
指定するため、通常のメモリと同様のインタフェースを
用いることができる。このため、ソフトウエア作戒等の
際の負担を大きく削減することができると共に、容易に
既存のシステムのメモリを利用した並列処理システムへ
の変更ができる効果がある。

特に、本発明はアドレス変換部を備えたことにより、メ
モリモードでアクセスする場合のベクトル要素の格納順
序と処理モードでのアクセス順序とが異なる場合にアド
レスの変換が行われるので、ホストからのメモリ参照し
やすい構造でデータを格納していても、処理モードでは
モジュロを用いた剰余計算による実行アドレスを用いた
効率のよい計算が可能となる。

【図面の簡単な説明】

第１図は、本発明の一実施例である演算機能付きメモリ
を示すブロック図、 第２図は、第ｌ図の実施例に含まれる制御部の一例を示
すブロック図、 第３図は、第１図の実施例に含まれるデコーダにおける
デコード表を示す図、 第４図は、第１図の演算機能付きメモリを４モジュール
含んで構戒される装置の一例を示すブロック図である。 ２・・・・・メモリ ４・・・・・第１演算部 ６・・・・・第２演算部 ８・・・・・アドレス変換部 １０・・・・・転送部 １２・・・・・制御部 ５０・・・・・論理回路 ５２・・・・・デコーダ ５４・・・・・データセレクタ １１８　　・・・・アドレスデコーダ

Claims (1)

【特許請求の範囲】
1. （１）アドレス信号入力、データ信号入出力、リード／
   ライト信号入力、モード信号入力、複数系統のデータ転
   送入出力のためのポートと、 データを格納するメモリと、 データを転送する転送部と、 前記メモリおよび前記転送部からのデータに対して演算
   を実行し、演算結果データを出力する第１の演算部と、 この第１演算部の演算結果データを被演算データとして
   入力し、この被演算データに対して演算を実行し、演算
   結果データを出力する第２の演算部と、 あらかじめ外部から設定したパラメータ値を用いて、前
   記アドレス信号入力に対して剰余演算に基づくアドレス
   変換を行って前記メモリのアクセスアドレスを生成して
   出力するアドレス変換部と、前記メモリ、前記アドレス
   変換部、前記転送部、前記第１の演算部および前記第２
   の演算部を制御する制御部とを備え、 前記制御部は、前記モード信号がメモリモードであれば
   、前記リード／ライト信号に従って、前記アドレス信号
   をアドレスとし、前記データ信号をデータとして前記メ
   モリの読み出し、もしくは書き込みの制御を行い、 前記モード信号が処理モードであれば、前記リード／ラ
   イト信号が書き込みである場合に、前記データ信号を解
   読して、 前記アドレス信号をアドレスとして前記メモリから読み
   出したデータと、前記データ転送入出力ポートから入力
   したデータの前記第１演算部もしくは前記転送部への入
   力の制御と、 前記第１演算部と前記第２演算部との演算の指定の制御
   と、 前記アドレス信号をアドレスとし、前記第１演算部もし
   くは第２演算部の演算結果データ、もしくは前記転送部
   からのデータの前記メモリへの書き込みの制御と、 前記メモリから読み出したデータ、もしくは前記第１演
   算部あるいは第２演算部の演算結果データの１つを選択
   し、前記転送部でのデータ転送入出力ポートを介して外
   部へデータ転送する制御を行うことを特徴とする演算機
   能付きメモリ。