JP7507304B2 - レジスタデータの消去 - Google Patents

Description

本開示は、プロセッサにおけるレジスタからのデータの消去に関する。

複雑な又は大量の用途の処理データのコンテキストで、ワークアクセラレータは、特定のデータの処理をホストシステムから解放するサブシステムであってもよい。このようなワークアクセラレータは、特定のタイプの処理を実行する専用ハードウェアを有してもよい。このようなワークアクセラレータの特徴は、高い作業量で動作する、即ち、高出力及び速いクロック速度で大量のデータを処理するように構成されていることである。

このようなワークアクセラレータを、いわゆる「機密計算」シナリオに適用してもよい。即ち、ワークアクセラレータにホストからの作業負荷を与えてもよく、その作業負荷は、極秘又は機密データを含んでもよい。このような異なる作業負荷に対してワークアクセラレータを再利用できることが望ましい。特定のシナリオで、例えば、これらの作業負荷が同じエンティティによって所有されていない場合、新しい作業負荷をアクセラレータに与える前に、全機密データをアクセラレータから消去する必要がある。

アクセラレータは、１つ又は複数のプロセッサを含んでもよい。データは、プロセッサ内メモリ及び／又はレジスタに保持される。レジスタは、プロセッサが動作中でありながら、通常一時的にデータを保持するように構成されている書き込み可能記憶装置である。いわゆるレジスタファイルは、多数のレジスタを含む。レジスタファイルを、主メモリよりもプロセッサの処理ユニットの近くに物理的に設置し、その処理ユニットに密接に結合することができる。データを主メモリに書き込むことができる場合よりも速く、データをレジスタファイルに書き込むことができる。同様に、データを主メモリから呼び戻すことができる場合よりも速く、データを、処理ユニット用にレジスタファイルから呼び戻すことができる。

レジスタファイルを使用して、任意の種類のデータを記憶することができる。これは、処理ユニットへの入力命令が与えられるオペランド、主メモリから呼び戻されるオペランド、処理ユニットにおける命令によって与えられるアドレス、主メモリから呼び戻されるアドレス及びポインターなどを含むことができる。主メモリに記憶可能な任意のデータを、レジスタファイルに記憶してもよい。幾つかのプロセッサは、特定の動作に専用のレジスタファイルを有する。例えば、マルチスレッド処理ユニットのコンテキストで、動作の各スレッドは、レジスタファイルに記憶されるコンテキストを有してもよい。

機密計算シナリオにおいて、次の作業負荷がプロセッサに与えられる前に一時的に記憶されていた任意のデータを、主メモリだけでなくレジスタファイルからも除去する必要がある。このために、レジスタは、リセット入力を含む。動作のリセット段階で、レジスタのリセット入力を起動させ、（例えば、全０又は全１などの所定値にデータを書き込むことによって）レジスタにおけるデータを除去する。

本開示によれば、レジスタにこのようなリセット入力を有しないレジスタファイルを提供する。このようなリセット入力を必要としないにもかかわらず、レジスタファイルに記憶されている任意のデータを確実に除去するレジスタファイルにおけるデータを除去する方法について説明する。

データ除去動作は、機密計算用途に重要であるが、レジスタファイルにおける各レジスタの物理的構成でリセット入力を提供すると、レジスタは、より複雑になる。このようなリセット入力を有しないレジスタを提供できることで、より単純でより小さいシリコン設置面積を占めるレジスタを構成することができる。

本開示の１つの態様は、レジスタファイルを有する処理ユニットであって、
それぞれが、書き込み許可信号を受信するように構成されている書き込み許可入力と、処理ユニットの書き込みデータ経路に接続され、書き込み許可信号をアサートする場合にレジスタにおける記憶用の書き込みデータ経路からデータ値を書き込むように構成されている書き込みデータ入力とを有する複数のレジスタと、
通常動作モードで、複数のレジスタのうち１つのレジスタの書き込み許可信号をアサートし、動作データ値を書き込みデータ経路からそのレジスタに書き込むように構成されている書き込み回路と、
レジスタファイルにおける全レジスタの書き込み許可信号を同時にアサートし、除去データ値を書き込みデータ経路から全レジスタに同時に書き込むようにするデータ除去モードを制御するように構成されているデータ除去回路と、
を含む処理ユニットを提供する。

幾つかの実施形態において、処理ユニットは、コンピュータ命令を実行するように構成されている実行ユニットを含み、通常動作モードで、書き込み許可信号は、実行ユニットによって実行されるコンピュータ実行可能命令によって供給されている。

処理ユニットは、書き込み許可信号を生成するコンピュータ実行可能命令によって示されるアドレスを復号するように構成されていてもよい。

動作データ値は、実行ユニットによって実行されるコンピュータ実行可能命令によって示されていてもよい。

幾つかの実施形態において、処理ユニットは、処理ユニットの外部のホストコンピュータと通信するように構成されているポートを含む。

処理ユニットは、ポートに接続されているホストコンピュータからデータ除去値を受信し、データ除去値を書き込みデータ経路に適用するように構成されていてもよい。

幾つかの実施形態において、処理ユニットは、ポートを介してホストコンピュータからデータ除去モード信号を受信するように構成されており、データ除去モード信号は、全レジスタ上の書き込み許可信号を同時にアサートする。

本開示の別の態様は、処理ユニットの外部のホストコンピュータと通信している処理ユニットを含むコンピュータシステムであって、レジスタファイルを有する処理ユニットは、
それぞれが、書き込み許可信号を受信するように構成されている書き込み許可入力と、処理ユニットの書き込みデータ経路に接続され、書き込み許可信号をアサートする場合にレジスタにおける記憶用の書き込みデータ経路からデータ値を書き込むように構成されている書き込みデータ入力とを有する複数のレジスタと、
通常動作モードで、複数のレジスタのうち１つのレジスタの書き込み許可信号をアサートし、動作データ値を書き込みデータ経路からそのレジスタに書き込むように構成されている書き込み回路と、
レジスタファイルにおける全レジスタの書き込み許可信号を同時にアサートし、除去データ値を書き込みデータ経路から全レジスタに同時に書き込むようにするデータ除去モードを制御するように構成されているデータ除去回路と、
を含み、
ホストは、除去データ値を保持するように構成され、除去データ値にデータ除去モード信号を供給するように構成されている記憶装置を含み、処理ユニットは、除去データ値を受信し、次に、書き込みデータ経路に適用し、データ除去モード信号を使用して全レジスタ上の書き込み許可信号を同時にアサートするように構成されている、
コンピュータシステムを提供する。

記憶装置は、システムオンチップレジスタを含んでもよい。

本開示の別の態様は、ホストに接続されるプロセッサのレジスタファイルにおけるデータを除去する方法であって、
データ除去モードで、
ホストからデータ除去モード信号及び除去データ値をプロセッサで受信するステップと、
複数のレジスタの各々の書き込みデータ入力に接続される書き込みデータ経路にホストから受信される除去データ値を適用するステップと、
を含み、
データ除去モード信号は、レジスタファイルにおける全レジスタの書き込み許可信号を同時にアサートし、除去データ値を書き込みデータ経路から全レジスタに同時に書き込むようにする、
方法を提供する。

通常動作モードで、方法は、複数のレジスタのうち１つのレジスタの書き込み許可信号をアサートし、動作データ値を書き込みデータ経路からそのレジスタに書き込むようにするステップを含んでもよい。

幾つかの実施形態において、方法は、通常動作モードで書き込み許可信号を生成するプロセッサによって実行されるべきコンピュータ実行可能命令によって示されるアドレスを復号するステップを含み、動作データ値を、プロセッサによって実行されるコンピュータ実行可能命令によって示されている。

プロセッサによってコンピュータ実行可能命令の実行を制御するクロックから供給されるクロック信号の制御下で、書き込み許可信号を同時にアサートしてもよい。

本発明のより良い理解のために、及び本発明を実行に移し得る方法を示すために、ここで、一例として下記の図面について説明する。

リセット入力を有するレジスタの概略図である。 リセット入力を有しないレジスタを含むレジスタファイルの概略図である。 処理ユニットの概略ブロック図である。 処理ユニット内の処理パイプライン及びレジスタファイルの概略ブロック図である。 ホストに接続された多数の処理ユニットを含むプロセッサの概略ブロック図である。

本開示によれば、リセット入力を有しないレジスタを含むレジスタファイルを提供する。これにより、リセット入力を有するレジスタよりも速い動作を行うことができるより少ないフリップフロップ又はラッチからレジスタを構成することができる。更に、このようなリセット入力を必要とせずにファイルされたレジスタに記憶されたデータを除去する技法について説明する。

図１は、既存のレジスタ構成を簡略に示す。レジスタＲｉは、データをレジスタに書き込む復号書き込みアドレスを受信するように構成されている書き込み許可入力４０を含む。レジスタファイルは、多数のこのようなレジスタを含んでもよく、これらのレジスタのうち１つだけが、データをレジスタに書き込むことができる任意の時に使用可能となる書き込み許可入力４０を有する。レジスタに書き込まれるべきデータを、書き込みデータバス４２に供給する。書き込みデータバスの幅は、アーキテクチャによって異なるが、例えば、３２ビット幅とできる。その特定のレジスタに対して書き込み許可入力４０を有効とする場合、書き込みデータバス４２上のデータを、書き込みデータ入力４４上のレジスタファイルに書き込む。レジスタは、１つ又は複数のデータ読み取りポート４６を有してもよい。例えば、出力トライステートバッファーを介して、データをそのポートから読み取ってもよい。レジスタＲｉに関連するトライステートバッファー４８は、起動される場合、データを読み取りポート４６から読み取りデータバス５０に転送することができる制御入力を有する。図１に示す既知のレジスタファイル構成は、レジスタファイルの各レジスタに対してリセット入力５２を含む。リセット入力の目的は、例えば、新しい動作を開始する、又はプロセッサが新しい作業負荷を受信するために、任意のデータを除去する必要がある場合、レジスタファイルに記憶されている任意のデータをリセットすることである。これは、機密計算用途のコンテキストで特に有用である。

ここで、個々のレジスタがリセット入力を有しないレジスタファイルの１つの例を示す図２について説明する。このようなレジスタファイルを、適切なライブラリからアクセスされるセルで形成してもよい。

図２は、多数のこのようなレジスタＲ０・・・Ｒｍを含むレジスタファイルの例を示す。各レジスタは、書き込みデータポート４０_０・・・４４ｍ及び読み取りデータポート４６_０・・・４６ｍを有する。実際に、１以上の読み取りデータポートがあってもよいことに留意されたい。どのレジスタデータが読み取りデータバス５０で読み取られるべきかを判定する復号読み取りアドレスを受信する論理回路４８に、各レジスタを関連付ける。データを、書き込みデータバス４２から書き込む。通常動作で、これは、データを図１のレジスタに書き込む方法と同様である。即ち、各レジスタは、使用可能とされた場合、書き込みデータバス上のデータをそのレジスタに書き込むようにする書き込み許可入力４０_０・・・４０ｍを有する。書き込みロジック１８０から供給される書き込みアドレスによって、書き込み入力を選択的に可能にする。読み取りアドレスを、読み取り復号ロジック１８２から供給する。分かりやすくするために、読み取り復号ロジックと論理回路４８との間の接続を図２に示していないことに留意せよ。

各レジスタはリセット入力を有しないので、例えば、機密計算用途のコンテキストで、処理を異なる作業負荷のために使用すべきである場合、レジスタからデータを除去するように異なる技法に要求する。これは、レジスタの全書き込み許可入力４０_０・・・４０_ｍを同時に有効とする信号を使用することによって達成される。この信号は、例えば、処理ユニットの動作を制御しているクロック信号のエッジであってもよい。図２は、立ち上がり及び立ち下がりエッジを有するクロック信号４３を供給するクロック３を例示する。幾つかの実施形態において、クロック３は、後述のように、他の機能も制御する。クロック信号４３を、スイッチ回路４７の一方の入力に供給し、スイッチ回路４７は、書き込みロジック１８０から書き込みアドレスを他方の入力で受信する。制御値４５を、後述のように、レジスタ位置に設定する。シングルビットであってもよい制御値４５は、スイッチ回路４７の動作を制御する。制御値を設定する場合、スイッチ回路４７は、クロック信号４３を各レジスタの書き込み許可入力４０_０・・・４０_ｍに接続し、全レジスタが、書き込みデータバス４２からデータを読み込むようにする。任意の除去データを、書き込みデータバスに置くことができる。例えば、全０又は全１を、書き込みデータバスに供給し、全レジスタに既存のデータを上書きすることができる。リセットでレジスタに書き込まれた値は、実装詳細であり、チップをシリコンに形成する前に、変更可能である。シリコンチップで一度、値を固定してもよい。

図３は、本開示の実施形態による処理ユニットの例を示す。幾つかの実施形態において、処理ユニットは、後述のように、マルチタイルプロセッサのタイルを含んでもよい。幾つかの実施形態において、各タイルは、実行の多数のスレッドを処理する処理パイプラインを含む。本明細書に記載のレジスタ除去技法を、この環境に限定せず、単一スレッド実行環境でも利用できることに留意されたい。図３の例のタイルにおいて、共用処理実行パイプラインを介して、多数の命令スレッドをインタリーブする。パイプラインの動作を、クロック３によって制御する。タイルは、複数のスレッドの異なるセットの状態を表すように各々配置されている複数のコンテキスト２６と、複数のスレッドに共通の共用命令メモリ１２と、複数のスレッドに更に共通の共用データメモリ２２と、複数のスレッドに再度共通の共用処理パイプライン１４、１６、１８と、インタリーブ方法で共用パイプラインを介して実行用の複数のスレッドをスケジュールするスレッドスケジューラとを含む。

スレッドスケジューラ２４は、一連のタイムスロットＳ_０・・・Ｓ_５のシーケンスによって図面に概略的に表されているが、実際には、タイムスロットに関してスレッドのプログラムカウンターを管理するハードウェア機構である。実行パイプラインは、取り出し段階１４、復号段階１６、及び実行段階１８を含む。各コンテキスト２６は、各スレッドのプログラム状態を表すレジスタＲ_０・・・Ｒ_ｍの各セットを含む。これらのレジスタを、本明細書に記載のように、実装及び制御してもよい。

図４は、レジスタ（レジスタファイル）の各セットと処理パイプラインとの関係を示す。処理パイプラインの実行段階１８は、異なる実行演算（例えば、数学演算及び累算演算）を実行する多数の部分段階を含んでもよい。実行段階における最終段階は、ロードストア段階であってもよい。このロードストア段階は、レジスタファイルの書き込みアドレス入力を制御する書き込みロジック１８０を含む。ロードストアユニット１８４は、書き込みデータバス４２に書き込まれるべきデータをレジスタファイルに供給することができる。パイプラインにおける他の段階（例えば、実行パイプラインにおける演算ユニット）は、値をレジスタファイルに書き込むこともできる。

処理ユニットの通常動作において、コンピュータ実行可能命令を、取り出し段階１４によって命令メモリ１２から取り出し、復号段階１６に供給する。通常パイプライン動作によれば、復号段階１６が前の取り出し命令を復号している間に、取り出し段階は、次の命令を取り出していてもよい。本開示の態様を、処理パイプラインのコンテキストで、又はパイプライン処理を使用しない処理ユニットで利用することができることが分かる。

復号段階１６は、レジスタファイルに事前記憶されているデータにアクセスする復号命令に示す読み取りアドレスを復号することができる読み取り復号ロジック１８２を含む。このようなデータを、読み取りデータポート４６から実行パイプラインの実行段階１８にレジスタファイルから読み取ってもよい。実行段階は、復号命令に定義の動作に従ってレジスタファイルから読み取られたデータで動作する。更に、復号段階１６は、必要な動作を抽出する命令を復号する役割を果たす。実行段階の各段階は、レジスタファイルから読み取られたデータで異なる動作を実行することができる。実行段階１８の最終段階で、ロードストアユニット１８４は、レジスタファイルに戻って記憶される状態にある処理パイプラインで実行されている動作の結果を保持する。このために、ロードストアユニット１８４を書き込みデータバス４２に接続する。書き込みデータバスに関する情報を、通常動作で適切な書き込みアドレスによって選択されるレジスタにだけ書き込むことに留意されたい。書き込みロジック１８０は、通常動作でロードストアユニットからのデータ値によって書き込まれるべき適切なレジスタを選択するように、レジスタファイルの書き込みアドレス入力を制御する。書き込みロジックは、他のパイプライン段階に存在し、同様の機能を実行してもよいことに留意されたい。書き込みアドレスは、コンピュータ命令において示される。書き込みアドレスを、復号段階で識別してもよい。例えば、命令は、動作データ値（実行される命令の結果）を書き込むことができる宛先レジスタを定義してもよい。代わりに、このような宛先レジスタは、命令において暗示されていてもよい。例えば、命令における特定のコードは、特定のレジスタ番号を常に暗示することを意味することができる。別の明示において、命令の動作の一部は、宛先レジスタとしての機能を果たすレジスタを示すメモリアドレスにアクセスすべきであってもよい。これは、レジスタファイルをそれ自体利用する必要がある多段命令であることに留意されたい。いかなる場合でも、命令の動作から生じる動作データ値を記憶するように要求されるレジスタは、通常動作モードで処理パイプラインによって実行されるコンピュータ命令において示される。

データ除去動作モードについて説明する。このデータ除去動作モードで、レジスタファイルは、異なる方法で動作するように構成されている。データ除去動作モードで、レジスタファイルの全レジスタは、書き込みデータ経路からデータを受信することができる。即ち、書き込みアドレスポートでアサートされる書き込み許可信号は、全レジスタを同時に起動させて、書き込みデータ経路に置かれる除去データ値を受信する。図５は、ホスト５に接続された多数の処理ユニットを含むプロセッサの例を示す。ホスト５は、データ除去モードをトリガすべきであると判定する。例えば、異なる作業負荷を受信するためにプロセッサをリセットすべきである場合、データ除去モードをトリガできる。異なる用途又は異なる所有者に対してプロセッサからデータを完全に除去して再度目的を持たすべきである場合、データ除去モードをトリガしてもよい。データ除去モードをトリガできる多くの理由があり、上述の例は網羅的でない。

ホスト５がデータ除去モードをトリガする場合、ホスト５は、データ除去値を処理ユニットに供給する。ホストは、プロセッサをリセットするリセットレジスタ４９に書き込む。レジスタファイル除去がクロック３の次の立ち上がりクロックエッジで発生するようにする制御値４５を設定する。

制御値は、通常のアドレス復号ロジック１８０を無効にし、クロック信号４３を通過させるためにスイッチ回路４７を切り換えることによって書き込みデータを取ることをレジスタファイルの全レジスタバンクに強制する。

例えば、後述及び図５の例に示すように、ホストに接続されたプロセッサの入力ポート８ａを利用して、リセットを実施してもよい。処理ユニット又は各処理ユニットに内部記憶されるデータ除去値を、書き込みデータ経路に置く。

ホスト５は、処理ユニット又は各処理ユニットで受信され、書き込み許可信号をレジスタファイルの全レジスタの書き込みアドレス入力に同時にアサートするデータ除去モード信号を更に供給する。これは、書き込みデータバス上の除去データ値をレジスタファイルの全レジスタに同時に書き込む効果を有する。

除去データ値を、処理ユニット又は各処理ユニットにおけるシステムオンチップレジスタに保持してもよい。例えば、シリコンチップを製造する場合、除去データ値を記憶してもよい。代わりに、除去データ値を、ホストによって提供することができ、又は、新しいプログラムをプロセッサにロードする場合、再プログラムすることができる。

プロセッサは多数の処理ユニットを含むが、全処理ユニットを一緒にリセットする。幾つかの実施形態において、ホストからのデータ除去モード信号を１つ又は複数の処理ユニットのグループだけに経路設定することによって、ホストによってリセットされるべき処理ユニットのうち１つ又は複数の処理ユニットを選択することができる。

データ除去値は、任意の適切な無意味な値であってもよい。例えば、データ除去値は、全０又は全１又はランダム値とできる。

１つの特定のワークアクセラレータの詳細を、コンテキストによって以下に与える。しかし、本明細書に記載の技法を、レジスタファイルを除去する必要がある任意の状況で利用することができることが容易に分かる。

１つのこのような専用ワークアクセラレータは、Ｇｒａｐｈｃｏｒｅによって開発され、例えば、米国特許出願第１６／３８９６８２号明細書及び同第１５／８８６１３１号明細書に記載のいわゆるインテリジェンス処理ユニット（ＩＰＵ）である。これらの出願の内容を、参照により引用したものとする。このアーキテクチャにおいて、複数の処理ユニットを、チップ上の各列に配置する。プロセッサは、いわゆる時間決定論的方法で送信及び受信処理ユニットの間でメッセージを交換する交換構造体を有する。即ち、送信及び受信処理ユニットの物理的位置に基づいて送信処理ユニットから受信処理ユニットにメッセージを伝送する固定伝送時間がある。

列（及び列内の処理ユニット）を、固定伝送時間が交換構造体に対する処理回路の距離に依存するように、交換構造体に対して配置する。図５は、単一チッププロセッサ２のアーキテクチャの例を概略的に示す。コンピュータを形成するチップ上のリンクを用いて、多数の単一チッププロセッサを一緒に接続することができる。更に、後述のように、チップからホストへのリンクを介して、単一チッププロセッサをホストに接続することができる。プロセッサ２は、タイルと呼ばれる多数の処理ユニットを含む。１つの例において、チップ上の各配列に編成された１２１６個のタイルがある。本明細書に記載の概念は、多くの異なる物理的アーキテクチャにまで及ぶことが分かり、理解を助けるために１つの例をここに挙げる。チップ２は、２つのチップからホストへのリンク８ａ、８ｂ、及び４つのチップ間のリンク３０ａ、３０ｂを有する。図５の例において、双方向リンク３１上のチップからホストへのリンク８ａ、８ｂに接続されたホスト５を示す。チップ２は、作業をホスト５から受信する。本明細書に記載の単一チッププロセッサ２、又はホストアプリケーションからの作業負荷に応じた多数の相互接続単一チッププロセッサ２のグループとして設計されたアクセラレータでホスト５は動作することができることに留意されたい。図５を簡略化するために、ここで、ホストを単一チップ２に接続すると仮定する。チップ２は、チップ活動のタイミングを制御するクロック３を有する。分かりやすくするために、接続を全図面に示さないが、クロックをチップ回路及び構成要素の全部に接続する。チップ２は、データをチップタイルの間で交換することができる交換構造体又は相互接続部３４を含む。交換は、データを伝送し、チップを断続的に、例えば、ホストに及びホストからの信号を制御することもできる。データ除去モードを始動させるリセット信号を、交換体３４を介して経路設定してもよい。しかし、リセット信号は、専用信号であり、交換体上のデータから離れた経路をたどる。リセット信号を、チップの周囲に設置可能なリセットレジスタ４９に接続する。ホストは、ソフトウェアを実行して、リセットレジスタ４９に書き込み、周囲のリンク上でＰＣＩｅコマンドを介して制御値４５を設定してもよい。

特定の実施形態が説明されたが、開示された技法の他の用途及び変形は、本明細書の開示を与えられれば、当業者に明らかになるであろう。本開示の範囲は、記載の実施形態によって限定されず、添付の特許請求の範囲によってだけ限定される。

Claims (7)

1. 処理ユニットの外部のホストコンピュータと通信している処理ユニットを含むコンピュータシステムであって、レジスタファイルを有する前記処理ユニットは、
   それぞれが、書き込み許可信号を受信するように構成されている書き込み許可入力と、前記処理ユニットの書き込みデータ経路に接続され、前記書き込み許可信号をアサートする場合にレジスタにおける記憶用の前記書き込みデータ経路からデータ値を書き込むように構成されている書き込みデータ入力とを有する複数のレジスタと、
   通常動作モードで、複数のレジスタのうち１つのレジスタの前記書き込み許可信号をアサートし、動作データ値を前記書き込みデータ経路から前記レジスタに書き込むように構成されている書き込み回路と、
   前記レジスタファイルにおける全レジスタの前記書き込み許可信号を同時にアサートし、除去データ値を前記書き込みデータ経路から全レジスタに同時に書き込むようにするデータ除去モードを制御するように構成されているデータ除去回路と、
   を含み、
   前記ホストは、除去データ値を保持するように構成され、前記除去データ値にデータ除去モード信号を供給するように構成されている記憶装置を含み、前記処理ユニットは、前記除去データ値を受信し、次に、前記書き込みデータ経路に適用し、前記データ除去モード信号を使用して全レジスタ上の前記書き込み許可信号を同時にアサートするように構成されている、
   コンピュータシステム。
2. 前記記憶装置は、システムオンチップレジスタを含む、請求項１に記載のコンピュータシステム。
3. 前記処理ユニットは、コンピュータ命令を実行するように構成されている実行ユニットを含み、前記通常動作モードで、前記書き込み許可信号は、前記実行ユニットによって実行されるコンピュータ実行可能命令によって供給されている、請求項１に記載のコンピュータシステム。
4. 前記処理ユニットは、前記書き込み許可信号を生成する前記コンピュータ実行可能命令によって示されるアドレスを復号するように構成されている、請求項３に記載のコンピュータシステム。
5. 前記動作データ値は、前記実行ユニットによって実行される前記コンピュータ実行可能命令によって示されている、請求項３又は４に記載のコンピュータシステム。
6. 前記処理ユニットは、前記処理ユニットの外部のホストコンピュータと通信するように構成されているポートを含む、請求項１～５のいずれか一項に記載のコンピュータシステム。
7. 前記処理ユニットは、前記書き込み許可信号を生成する前記コンピュータ実行可能命令によって示されるアドレスを復号するように構成されている、請求項３～５のいずれかに記載のコンピュータシステム。