JPH05508495A

JPH05508495A - 多重プロセッサ用大域レジスタ

Info

Publication number: JPH05508495A
Application number: JP3514236A
Authority: JP
Inventors: ビアード，ダグラス　アール．; スピックス，ジョージ　エイ．; ミラー，エドワード　シー．; ストラウト，ロバート　イー．，ザ、サード; スクーラー，アンソニ　アール．; シルベイ，アレクサンダー　エイ．; バンダーウォーン，ブランドン　ディー．; ウイルソン，ジミー　アール．; ヘッセル，リチャード　イー．; フェルプス，アンドルー　イー．
Original assignee: クレイ、リサーチ、インコーポレーテッド
Priority date: 1990-06-11
Filing date: 1991-06-10
Publication date: 1993-11-25
Also published as: US5165038A; AU8424491A; WO1991020043A1; TW197502B

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】多重プロセッサ用大域レジスタ技術分野本発明は多重プロセッサコンピュータおよび電子論理システム用レジスタおよび相互接続技術の分野に関する。

さらに詳しくは、本発明はか〜るシステムにおいて、多重プロセッサを相互接続しまた協調させるための原子的資源の配分メカニズムを提供する能力を有する高能率の分配メカニズムを提供するような多重プロセッサシステム用大域レジスタのシステムに関する。

従来の技術多重プロセッサシステム用相互接続および制御メカニズムの一部としての大域レジスタの使用は従来技術においてよく知られている。大域レジスタは多重プロセッサシステムにおけるすべての要求元に対し一般にアクセス可能なレジスタである。Ｅ、Ｗ、Ｄｌｊｋｓｔａによる表題「協調逐次プロセスＪ　Ｆ、Ｇａｎｕｙｓ（ｅｄ、）、Ｐｒｏｇｒａｍｓｉｎｇ　Ｌａｎｇｕａｇｅｓ（Ａｃａｄｅｍｉｃ、Ｐｒｅｓｓ、Ｎｅｖ　Ｙｏｒｋ　１９Ｂｇ）の論文において、ｐｉｊｌ（ｓｔｒａは多重プロセッサシステムの演算の流れを制御するセマフォー演算用大域レジスタの使用につき述べている。セマフォー演算の一部としての大域レジスタの使用は、典型的には小型の並列スーパーコンピュータおよび階層的記憶装置スーパーコンビ二一夕に限られる。プロセッサの制御および協調はメツセージ伝達計画を通して行われるので、大型の並列スーパーコンピュータは、それ自身のアーキテクチャにより、大域レジスタのセットに対する使用法を有しない。

大抵の従来技術の大域レジスタシステムは、セマフォー機能を果すのに、ある種のハードウェア依存のインターロックメカニズムを利用している。例えば、ＣｒａｙＲｅｓｅａｒｃｈ、　Ｉｎｃ、が開発したＣｒａｙ　Ｘ−ＭＰスス−−コンピュータ用のアーキテクチャでは、米国特許第４，３６３゜９４２号の主題にみるように、２個の高速プロセッサによる要求を大域レジスタに協調させるのにデッドロック割込み機構手段を用いる。この形式の密結合、直接接続法は２個の高速プロセッサを協調させるのに効率的な方法であるが、この特許に述べられているハードウェア・デッドロック割込みメカニズムは、共に結合されているプロセッサ数および含まれる大域レジスタ数のいずれもが比較的小数である時に、最も有効である。

さらに、大抵の従来技術の大域レジスタシステムは比較的少数のアクセスバスを有する小型の大域レジスタセットを用いて実施されていた。小型の並列スーパーコンピュータは一般には中央演算システムで作動するので、大域レジスタにとっての潜在的コンフリクトの多くは、所定の大域レジスタにアクセスするよう割り当てられるプロセッサの数を制限できる中央演算システムにより制御される。その結果、一度に複数個の大域レジスタの内容に関し分散および／または多重系処理能力のある多数の大域レジスタに備える必要は、従来技術では一般になかった。

スーパーコンピュータ用大域レジスタの設計は、そのアーキテクチャの限られた設計要求においてさえ、従来技術の多重プロセッサシステムでは問題があった。

多重プロセッサコンピュータ処理システムの処理速度と柔軟性を向上すべく、「高度の並列スカラー／ベクトル多重プロセッサシステム用クラスタアーキテクチャ、ＰＣＴ−頁番号ＰＣＴ／ＵＳ９０１０７６５５Ｊと題する以前に出願された本発明の親特許出願は、多数のプロセッサおよび外部インタフェースポートが共通セットの共用）１−ドウエア資源に多重かつ同時要求を行うことが出来るクラスタアーキテクチャを提供する。これら共用ノ＼−ドウエア資源の一つが大域レジスタのセットである。大域レジスタ設計の問題は、さらにこのクラスタアーキテクチャの設計に利用されるいくつかの重要な設計要素により形成されている。

第１は、大域レジスタは同一大域レジスタへの数多くの多重要求を支援する能力を有さなければならない。第２に、大域レジスタは、中央スケジューリング機能がなく、また分散入出力の一部がプロセ・ソサ介入なしに大域レジスタに直接アクセスすることも許される分散環境において作動しなければならない。最後に、大域レジスタはオペレーティングシステムが用いる共通データ構造へのアクセスを協調し、作業を配分するための無秩序ベースのスケジューリングおよび共用の変動同期を使用する多重系オペレーティングシステム用ソフトウェアルーチンを支援するために原子算術演算および原子資源配分の能力を必要とする。

大域レジスタ設計の問題は一般に、従来技術スーパーコンピュータでは何の資源が現在どのプロセッサにより用いられているかということを追跡するのに単一、中央スケジューリングプロセッサを割り当てることにより管理されてきた。多重プロセッサシステム用クラスタアーキテクチャの分散アクセスアーキテクチャにおいては、大域レジスタを含むすべての共用資源へのアクセスは平等かつ民主的であり、中央スケジューリング機能はない。

従って、分散型アクセスアーキテクチャ多重プロセッサシステム用大域レジスタに対する新しい設計が必要となる。

発明の概要本発明は分離した大域レジスタのセットにおける同時演算に対し多重並列アクセスバスを支援する多重プロセラサシ反テム用大域レジスタを提供し、大域レジスタの各セットは大域レジスタファイルとして参照される＠大域レジスタに関連する調停機構が単一大域レジスタファイルに対する多重同時要求を解決するのに用いられる。

算術論理演算装置（Ａ　Ｌ　Ｕ）も各大域レジスタファイルと関連して、原子算術演算をその大域レジスタファイルのいかなる大域レジスタに対する全レジスタ値にも実行可能にする。

本発明の大域レジスタは多重プロセッサシステムの外部インタフェースポートを通じいかなるプロセッサまたは周辺制御装置からアクセスできる大域的にアクセス可能な資源である。大域レジスタは、手持ちの特定同期タスクに応じて、同期基本要素にとり最も効率的な選択を行わせる各種の同期基本要素を支援する。本発明のより著名な同期基本要素の一つが取出しおよび条件つき加算（ＦＣＡ）命令である。ＦＣＡ命令は共用変動同期および無秩序ペーススケジニーリングを用いる多重系オペレーティングシステム用にソフトウェアルーチンが用いることが出来、作業を配分しオペレーティングシステムが用いる共通データ構造へのアクセスを協調させる。好ましい実施例においては、大域レジスタは分散、民主的多重プロセッサ環境で各要求元がすべて使用可能な共通共用ハードウェア資源の全セットの一部として実現されている。大域レジスタは多重プロセッサシステムの好ましい実施例の各クラスタ内で８個の大域レジスタファイルとして組織されている。本発明の大域レジスタを大域レジスタファイル内に組織することにより、多重大域レジスタファイルに同時アクセスが可能になる。好ましい実施例では、クラスタ当り８１９２個の大域レジスタが、また大域レジスタファイル当り１０２４個の大域レジスタがある。

分離された大域レジスタファイル上で同時演算に対する多重並列アクセスバスを支援する大域レジスタのセットを提供するのが本発明の目的である。

本発明の別の目的は、取り出しおよび条件つき加算（ＦＣＡ）命令の支援能力を有する大域レジスタのセットを提供することである。

本発明のこれらおよび他の目的は、図面、実施例の詳細説明および附属の特許請求項を参照することにより明らかになるであろう。

図面の説明図１は、本発明の好ましい実施例における多重プロセッサシステムの単一クラスタ内で、プロセッサ、外部インタフェースポート、大域レジスタ間の各種相互接続を示すブロック図である。

図２ａおよび図２ｂは、多重処理システムの好ましい実施例の４個のクラスタ実施を示すブロック図である。

図３は、多重プロセッサシステムの好ましい実施例のＮＲＣＡ手段の一部として大域レジスタの実施を示すブロック図である。

図４は、本発明の各種大域レジスタファイルに対する調停論理およびクロスバ− 交換機構を示すブロック図である。

図５は大域レジスタに対するデータおよびアドレスバイブラインを示す図４のより詳細なブロック図である。

図６は大域レジスタ用論理および物理的アドレスマツプの図式表示である。

図７は単一大域レジスタファイルおよびその大域レジスタファイルに関連する算術論理装置用のアドレスおよびデータラインを示す図４のより詳細なブロック図である。

図８は大域レジスタアドレス指定を示す図式表示である。

好ましい実施例の説明図１を参照して、本発明と共に使用する多重プロセッサシステムの好ましい実施例の単一多重プロセッサクラスタのアーキテクチャについて説明する。高度に並列なスカラー／ベクトル多重処理システム用の好ましいクラスタアーキテクチャは共用資源の大型セット１２（例えば、主記憶装置１４、大域レジスタ１６および割込み機構１８）を共用する複数の高速プロセッサ１０を支援する能力を有する。プロセッサ１０はベクトルおよびスカラー両方の並列処理が可能であり、また調停ノード手段２０を通して共用資源１２に連結される。調停ノード手段２０を通して同様に連結されているのは、複数の外部インタフェースポート２２および各種の外部データ資源２６にさらに連結されている入出力集信装置（ＩＯＣ）２４である。外部データ資源２６には高速チャネル３０を経由して入出力集信装置２４に連係する補助記憶装置システム（ＳＭＳ）２８を含むことがある。外部データ資源２６には、また各種の他の周辺装置および複数の標準チャネル３４を経由して入出力集信装置２４に連係するインタフェース３２とを含むことがある。周辺装置およびインタフェース３２にはディスク記憶システム、テープ記憶システム、印字装置、外部プロセッサおよび過信ネットワークを含むことがある。

プロセッサ１０、共用資源１２、調停ノード手段２０および外部インタフェースポート２２は、共に本発明の好ましい実施例の通りに高度並列多重プロセッサシステム用単−多重プロセッサクラスタ４０より成る。

多重プロセッサクラスタ４０の好ましい実施例は、プロセッサ１０、共用資源１２、調停ノード手段２０および外部インタフェースポート２２を複数のクラスタ４０に物理的に組織することにより、現在の共用記憶装置スーパーコンピュータの直接連結のインタフェース問題を解決している。図２８および２ｂに示される好ましい実施例には、４個のクラスタ４０ａ、４０ｂ、４０ｃおよび４０ｄがある。クラスタ４Ｑａ、４０ｂ、４０Ｃ。

４０ｄのいずれもが、プロセッサ１０ａ、１０ｂ、１０Ｃ，１０ｄ、共存資源１２ａ、１２ｂ、１２ｃ、１２ｄ。

およびそのクラスタと関連する外部インタフェースポート２２ａ、２２ｂ、２２ｃ、２２ｄのそれ自身ノセットを物理的に有している。クラスタ４０ａ、４０ｂ、４０ｃ、４０ｄはそれぞれの調停ノード手段２０ａ、２０ｂ。

２０ｃ、２０ｄの論理部分である遠隔クラスタアダプタ４２を適して相互連結される。クラスタ４０ａ、４０ｂ。

４０ｃ、４０ｄは物理的には分離されているが、クラスタの論理組織および遠隔クラスタアダプタ４２を適しての物理的相互連結により、すべての共用資源１２ａ。

１２ｂ、１２ｃ、１２ｄへすべてのクラスタ４０ａ。

４０ｂ、４０ｃ、４０ｄを横断して所要の対称的アクセスが可能である。

本発明では、プロセッサ１０および外部インタフェースポート２２のいずれもまたすべてが同一または異なる大域レジスタ１６にいかなる所定のクロックタイムで同時アクセスすることが出来る。大域レジスタ１６は物理的および論理的に大域レジスタファイル内に組織される。

所定の大域レジスタファイル内で大域レジスタを参照することは、多数のクロックサイクルに亘って直列化され、それぞれのクロックサイクルに１演算の速さで行われる。

別の大域レジスタファイルにあるレジスタへの同時参照は同一クロックサイクル内に行われる。大域レジスタ論理は大域レジスタファイル内のいかなるアクセスコンテンションをも、各要求元に直列化してアクセスを授与することによって解決するので、一時点では１演算のみが行われる。大域レジスタファイル内の単一大域レジスタへの参照は、到着順に処理される。好ましい実施例は、４個のクラスタ４０間にある３２．７６８個の大域レジスタの隣接ブロックに対するアドレス指定を提供する。

クラスタ４０の１個当り８１９２個の大域レジスタがある。大域レジスタは各クラスタ４０内で８個の大域レジスタファイルとして組織されているので、異なる大域レジスタファイルへのアクセスを同時に生ずることができる。

こ−で図３を参照すると、大域レジスタ１６の好ましい実施例が述べられている。好ましい実施例では、大域レジスタは遠隔クラスタアダプタ４２のＮＲＣＡ手段４６用の論理と関連している。大域レジタ１６の物理的位置は好ましい多重処理システムに対し遠隔クラスタアダプタ４２にあることが好ましいが、その位置および大域レジスタ１６は、それらを使用しようとしている多重プロセッサシステムのアーキテクチャおよびレイアウトによって、各種の設計で行えることは理解されるであろう。

クラスタ４０内の３２個のプロセッサ１０および３２個の外部インタフェースポート２２から大域レジスタ１６へのアクセスバスを提供する調停ノード手段２０（調停ノード４４当り１個）には、１６個のＮＲＣＡボート４７がある。各ＮＲＣＡボート４７は２個のプロセッサ１０および２個の外部インタフェースポート２２により共用され、バス５２を通してアクセスされる。同種のボート４９はＭＲＣＡ手段４８が受信し、バス５６を通してアクセスされるとクラスタ４０の大域レジスタ１６に対し、クラスタ間要求をサービスする。要求が同一クラスタ４０内にある時は、大域レジスタ１６へのアクセスタイムは一般に主記憶装置１４へのアクセスタイムよりや−早いことが認識されるであろう。また要求はそれぞれ別のバスを通して通信されるので、クラスタ間記憶装置トラフィックと大域レジスタトラフィック間には妨害はない。

ＮＲＣＡ手段４６では、クロスバ−／調停手段５１および遠隔クラスタクロスパー５３は１６個の調停ノード４４およびＭＲＣＡ手段４８から要求を受信する。

大域レジスタ１６に対するＮＲＣＡ手段４６内の適当な論理ならびに信号論理３１および高速割込み論理３３からなる割込み機構１８へのおよび割込機構１８からのアクセスを指示するため、バス５２および５６を経由するＮＲＣＡ手段４６へのアクセスはクロスバ−／ｍ停手段５１を通るルートになっている。より詳細は後で述べるが、大域レジスタ１６に対し、調停決定には、標的レジスタを選択するアドレス情報と行おうとする演算を定める制御情報とが必要になる。この情報はデータと共にＮＲＣＡ手段４６に転送される。このアドレスおよび制御情報は大域レジスタ１６または信号論理３１または高速割込み論理３３に送信されるデータに対するものであってよい。

本発明の大域レジスタ１６の重要な特徴は、単一の割込み不可能な演算で読取り一修正−書込み演算を行うことができる能力である。多重プロセッサシステムにわたり分散および多重系演算の統一支援を有する多重プロセッサシステムを創造す、るために、オペレーティングシステムおよび入出カシステムが使用する原子資源配分機構を提供するのにこの特徴は用いられる。か＼る原子資源配分機構にはいくつかの変形が支援されている。原子大域レジスタ演算には次のものがある。

テストおよびセット（ＴＡＳ）−要求発信元から供給されるデータは、レジスタ内のデータで論理和をとられ、その結果は選択したレジスタに置かれる。修正前のレジスタの内容は要求発信元に戻される。セット（ＳＥＴ）−要求発信元から供給されるデータはレジスタ内のデータと論理和がとられ、結果はレジスタに置かれる。

クリア（ＣＬＲ）−選択された大域レジスタの選択されたピッ゛トに要求発信元から供給されたデータに応答してクリアされる。

取出しおよび加算（ＦＡＡ）−要求発信元から供給されたデータはレジスタ内の値と算術的に加算され、結果はレジスタに置かれる。加算前のレジスタの内容は要求発信元に戻される。

取出しおよび条件つき加算（ＦＣＡ）−要求発信元から供給されたデータはレジスタ内の値に算術的に加算され、加算結果がゼロより大またはゼロに等しければレジスタに置かれる。もし加算結果がゼロより小ならレジスタ内容は変更しない。加算前のレジスタ内容は要求発信元に戻される。

加算（ＡＤＤ）−要求発信元から供給されたデータはレジスタ内の値に算術的に加算され、結果はレジスタに置かれる。

交換（ＳＷＡＰ）−要求発信元から供給されたデータは選択したレジスタに書込まれる。修正前のレジスタ内容は要求発信元に戻される。

読取り（ＲＥ　ＡＤ）−レジスタの内容は要求発信元に戻される。

書込み（ＷＲＩＴＥ）−要求発信元から供給されたデータは選択されたレジスタに書込まれる。

これら命令のそれぞれについてのより詳細の説明はこの明細書に添付され、ちりこまれるべきものである補遺Ａにおいて説明されている。

大域レジスタ１６を用いてセマフォー的演算による同期はテストおよびセット（ＴＡＳ）命令および特定の大域レジスタ１６をセマフォー情報に含有させるためのソフトウェア規約により達せられる。ＴＡＳ命令により多数ビットが大域レジスタ１６にセットされる。しかしデータ修正以前に、大域レジスタ１６の内容は送出し中のブｏセッサ１０に送り返される。次にプロセッサ１ｏは、これらのビットが当初送られたビットと異なっているがどうかを見るためにチェックする。

もし異なっていれば、大域レジスタ１６のデータを変更できるのは一時にはある１個のレジスタのみであるから、セファモーを獲得したことになる。もしビットが同一であれば、ＴＡＳ演算を再試行するためソフトウェアはループバックすることがある。

並列処理を支援するのに必要な明白な急速同期能力の他に、大域レジスタ１６および全体体系には追加機能が設計されている。コンパイルの際に、各種のコード部分ニ対しプロセッサ１０を何個使用できるかを各プロセッサは決定する。この値を稼働中の大域レジスタセットに置くことができる。いかなる解放されているプロセッサも、定義によってオペレーティングシステム中にあり、図８に関係してより詳細に述べられるようにＧＭＡＳＫおよびＧＯＦＦＳＥＴｉ１ｍｌレジスタを変更することにより、また稼働プロセスのプロセッサ要求番号を走査することにより、簡単に潜在的作業を探索することが出来る。

プロセッサは、プロセスに加えられると、プロセッサ要求番号を減分する。オペレーティングシステムはニーズと使用法に応じて、容易にプロセッサをプロセスに追加したり、またはプロセッサをプロセスから引き抜くことが出来る。取出しおよび条件つき加算（ＦＣＡ）命令は、必要以上のプロセッサがプロセスに追加されないことを保証する。この命令はまた、多重処理の並列ループ操作能力を容易化する。

こ−で図４を参照すると、クロスバ−／調停手段５１がより詳細に述べられている。流れはＮＲＣＡ手段４６によりバッファリングされていた調停ノード４４の一つからのデータで以て開始する。各要求をＮＲＣＡ入カレシカレジスタ５１０）で受信すると、解読論理４０６がその要求を解読し、大域レジスタ調停ネットワーク４１０に提示する。もし同一の大域レジスタファイル４１０の複数の大域レジスタに同時に要求が来ると、これらの要求はＦＩＦＯ４１２、バイブライン４１４および大域レジスタ調停ネットワーク４１０により逐次制御法で処理される。優先度はＦＩＦＯ（先入り、先出し）計画に、複数要求トグル優先計画を補足して割当てられる。大域レジスタ調停ネットワーク４１０はこの形式の調停論理またはその同等論理を用いて、同一大域レジスタファイル４００への同時要求に優先をつける。調停ネットワーク４１０により優先度が決まると、１７Ｘ１０クロスバ−スイッチ手段４３０が適当な大域レジスタファイル４００とＦＩＦＯ４１２の要求とを組合わせる。

複数のＮＲＣＡ入カレシカレジスタ５１０）は入城レジスタ入カクロスバー４３０中に１７個のバスを提供する。

入城レジスタ入カクロスバー４３０から大域レジスタファイル４００へは８個のバス４４０、信号論理３１へは１個のバス４４２、高速割込み論理３３へは１個のバス４４４がある。大域レジスタファイル演算が終了すると、大域レジスタ出力クロスバー４２２は演算からのすべての出力を要求ポートに経路指定する。

図４に示す好ましい実施例では、各大域レジスタファイル４００は１０２４個の汎用目的、６４ビツトレジスタを有する。各大域レジスタファイル４００は、また別個の算術論理演算装置（ＡＬＵ）４６０を含み、クラスタ当り単一クロックサイクル中に８個の個別大域レジスタ演算を行うことができる。大域レジスタファイル４００は、参照中の連続位置は各参照とは異なるファイルにアクセスするように８個の方法をインタリーブされている。本実施例では、大域レジスタは非常に高速な１０２４Ｘ６４ビツトＲＡＭを用いて実行される。

図５に示すように、アドレスおよびコマンド情報は、データパイプライン５３０から分離されているバイブライン５２０を通して伝わる。アドレスおよびコマンド情報は解読され、データと幾つかのアドレスビットをその目的地に向けるために使用される。調停の決定結果はこの目的地にデータを向けるのに使用されるので、同じクロックサイクル中にデータと調停結果とが入力クロスバ−４３０に到着しなければならない。ステージングレジスタ５６０がデータバイブライン５３０に追加され、アドレスバイブライン５２０を通して制御遅延を適合させるようにデータ遅延を調節する。

図６に示すように、調停はアドレスビット１３（ＳＥＴＮ選択ビット）の解読、３個のアドレスの最も重要でないビット（大域レジスタファイル選択ビット）および４ビツトの演算コード（図示なし）に基づいている。もし演算コードが信号演算を規定していれば、アドレスおよびデータ情報は必ず信号論理出力ボート４４２に送られる。もしアドレスビット１３が１にセットされれば、アドレス、データ、コマンド情報は高速割込み論理出力ポート４４４に送られる。それ以外の時は、アドレス、制御、データはバス４４０の１つを使って３個のアドレスＬＳＢにより選択された大域レジスタファイル出力ポートに送られる。

図５においてバス５４０で示されるその他の１０個の論理アドレス中のアドレスビット（ビット１２〜３）は、調停プロセスでは使用されない。これらはデータを添えて、ファイル４００中のどのレジスタを修正すべきかを選択するために機能装置で使用される。バス５４０のコマンドビットは複製され、目的地での使用のため同様にデータパイプラインを通って運ばれる。

同一の大域レジスタファイル４００（または信号論理３１、または高速割込み論理３３）用の異なる源泉からの同時要求は、要求者の一つにアクセスを授与し、他の要求はその後のサイクルに遅延させることにより、調停論理４１０が解決する。調停アドレスバイブラインレジスタ５２０はアドレスパイプラインＰ　Ｉ　ＦＯ５７０で直ちにサービスすることが出来ないすべての要求を保持している。

いかなる単一データバイブラインＦＩＦＯ５８０中にも、データは直列的に提出される。同様に、アドレスパイプラインＰ　Ｉ　ＦＯ５７０中の要求は直列的に処理される。例えば、後から入力されたデータＢはそれ以前に入力されたデータＡを追い抜くことはできない。

データＡがある繁忙ｇ大域レジスタの待ち状態であり、データＢが利用可能な大域レジスタの待ち状態であったとしても、データＡが完了するまではデータＢを処理することはできない。データは単一列で順番に並んでおり、アドレス制御下のデータはデータアドレス制御のデータ順番から離れて抜は出すことはできない。

１０個の調停を調停論理４１０は同時に処理できる。

もしデータが行くことが出来なければ、信号５１２および５１４がＦ　Ｉ　ＦＯ５７０および５８０にそれぞれ送信され、その要求をそれぞれの出力で保持するよう命令すとになる。ＦＩＦＯ５７０および５８０から要求が取除かれたことを示す信号（図示なし）が、調停論理４１０から各要求元に送り返される。源泉はこの信号を使っていつＦ　Ｉ　ＦＯ５７０および５８０がフルになったかを定める。源泉はＦ　Ｉ　ＦＯ５７０および５８０がフルの時は要求送信を停止し、要求は喪失されない。一旦調停決定がなされると、入力クロスパー４６０を操作する多重化された選択信号５９０が生成される。これがＦＩＦＯ５７０および５８０を自動的に無負荷にし、大域レジスタファイル４００または信号論理３１または高速割込み論理３３にデータを送る。

入力クロスバ−４６０は１０個の１７：１多重装置として実行される。８個の出力バス４４０の各々、ならびに出力バス４４２および４４４に対し１個の多重装置がある。多重装置は調停論理からの多重選択信号５９０により制御される。調停論理４１０はまた、機能的装置出力バス４５０（図４）を経由してデータが源泉に戻りつ−あることをＮＲＣＡ手段４６（図３）に警告するために、信号を送信する。要求は一旦アクセスを授与されると、データは一定数のサイクルでＮＲＣＡ手段４６に戻る。

ＮＲＣＡ論理はこの固定インターバルに応え、いつ大域レジスタ１６からデータを受信すべきか、またいつそれをプロセッサ１０に戻すべきかを決定する。データは９：１７大域レジスタ出力クロスバー４２２により戻る（信号論理はデータを戻さない）。

こ〜で図７を参照すると、単一大域レジスタファイル４００の演算が述べられている。要求される演算に関連するデータは大域レジスタバイブロ１０へのデータを通し大域レジスタファイル４００を入力する。データは４ステツプで大域レジスタバイブロ１０に移動する。各ステップは単一クロックサイクルを必要とする。大域レジスタバイブロ１０へのデータ中の４ステツプは以下の通りである。

１、　図５の調停入力クロスパー４６０からデータバイブ入力レジスタ６２７にデータをロードする。

２、　誤り検出を行い、そのデータを検出出力レジスタ６２８にロードする。

３、　誤り訂正を行い、データを訂正出力レジスタ６２９にロードする。

４、　そのデータをデータバイブライン出力レジスタ６２６に転送する。

要求される演算に関連するレジスタアドレス情報はアドレスバイブロ０９を通して入力される。アドレスは２ステツプでバイブを通して通過する。各ステップは単一クロックサイクルを必要とする。アドレスバイブロ０９１、　調停入力クロスバ−４６０からアドレスバイブ入力レジスタ６３０にデータをロードする。

２、　そのアドレスをレジスタファイル読取りアドレスレジスタ６２４に転送する。

アドレス情報はレジスタファイル６２３からデータを取り出すのに用いられる。

それをＡＬＵ４６０中の大域レジスタバイブロ１０からのデータと組合わせることにより取出したデータを修正する。修正されたデ１夕は次にレジスタファイル６２３に書込まれる。もし特定の演算でデータを要求元に戻すことが要求されれば、まずファイル６２３から取出されたデータは、機能ユニット出力レジスタ６３１を経由してＮＲＣＡ論理に引渡される。

ＡＬＵ４６０は主加算器６０２、折返し加算器６０３および論理ユニット６０４から成る。これら３要素は３源泉から２オペランドをとることができる。主加算器はファイル出力ラッチ６１９またはＡＬＵ出力ラッチ６２１のいずれかから、ラッチ６２０を経由して１オペランドを、またデータバイブライン出力レジスタ６２６から第２オペランドを取り出す。折返し加算器はＡＬＵ出力ラッチ６２１からラッチ６２０を経由して１オペランドを、またデータバイブライン出力レジスタ６２６から他のオペランドを取り出す。論理ユニットはファイル出力ラッチ６１９またはＡＬＵ出力ラッチ６２１のいずれかからラッチ６２０を経由して１オペランドを、データバイブライン出力レジスタ６２６から第２オペランドを取り出す。

ファイル６２３中のレジスタを読み取り、ＡＬＵ４６０中のデータを演算し、レジスタにデータを戻すのに、５クロツクサイクルが必要である。各ステップは単一クロックサイクルを必要とする。５ステツプを以下に列挙する。

１、レジスタファイル６２３を読み取り、ファイル出力ラッチ６１９にデータをロードする。

２、　データをＡＬＵ入力ラッチ６２０に転送する。

３、　主加算器６０２または論理ユニット６０４を使用して要求される演算を実行し、データをＡＬＵ出カシカラッチ６２１−ドする。

４、データをファイル入力ラッチ６２２に転送する。

５、　ファイル６２３の選択したレジスタにデータを記憶する。

アドレス遅延ユニット６３２は４サイクルでステップ１に使用される読取りアドレスを遅らせるので、修正されたデータがステップ５でファイル６２３に書込まれた時使用できるようになる。アドレス遅延ユニット６２３はステップ１の終りに、レジスタファイル読取りアドレスレジスタ６２４からロードされる。

同一レジスタへのアセクスに対する要求を５サイクルに一回以上速く受信しない限りこの順番が続く。上記のステップ５の後に始まる同一レジスタへの第２演算は同一順番に従う。

もしファイル６２３内の同一レジスタへのアクセス要求を連続クロックサイクルで受信すると、たとえ第１演算の結果が第２演算開始時にまだファイル６２３に書き込まれていなくても、第１演算結果を用いて第２演算を開始することを保証する別の順番が続く。この同一レジスタへの連続アクセスの演算順番は次の通りである。

１、レジスタファイル６２３を読取り、データをファイル出力ラッチ６１９にロードする。

２、　データをＡＬＵ入カシカラッチ６２０送する。

３、　主加算器６０２または論理ユニット６０４を使用して要求された第１演算を実行し、データをＡＬＵ出力ラッチ６２１にロードする。

４、　折返し加算器または論理ユニット６０４を使用して、要求された第２演算を実行し、データをＡＬＵ出力ラッチ６２１にロードする。

５、　データをファイル入力ラッチ６２２に転送する。

６、　データをファイル６２３の選択したレジスタに記憶する。

上の順番中、もし論理ユニット６０４を使用している場合は、データはステップ３ではＡＬＵ入カシカラッチ６２０取られるが、ステップ４ではＡＬＵ出力ラッチ６２１から取る。選択は論理ユニット入力マックス６２５により行われる。もし入力加算器６０３が第２演算で必要ならば、折返し加算器６０３をステップ４で使用する。それがデータをＡＬＵ出力ラツチ６２１から取るからである。第１演算の結果のデータを第２演算に使用することをこの方法は保証する。

もし同一レジスタに単一サイクルづつ分離した３サイクル期間にて２要求を受信した場合には、次の順番が使用される。

２、　データをＡＬＵ入カシカラッチ６２０送する。

３、　主加算器６０２または論理ユニット６０４を使用して要求された第１演算を実行し、データをＡＬυ出力ラッチ６２１にロードする。

４、　データをＡＬＵ入力ラッチ６２０にバス６０６経由で転送する。

５、　主加算器６０２または論理ユニット６０４を使用して要求されたｊ＠２演算を実行し、データをＡＬＵ出力ラッチ６２１にロードする。

６、　データをファイル入力ラッチ６２２に転送する。

７、ファイル６２３の選択したレジスタに記憶する。

上の順番中、もし論理ユニット６０４を使用している場合は、ステップ３、ステップ５共データはＡＬＵ入力ラッチ６２０から取る。第１演算結果のデータが第２演算に使用されることを本方法は保証する。

もし２サイクルづつに分離した４サイクル期間に、同−レジスタへの２要求を受信した場合には、次の順番を用いる。

２、　データをＡＬＵ入カシカラッチ６２０送する。

４、データをバス６０７経由でファイル出力ラッチ６１９にロードする。

５、　データをＡＬＵ入力ラッチ６２０に転送する。

６、　主加算器６０２または論理ユニット６０４を使用し要求された第２演算を実行し、データをＡＬＵ出力ラッチ６２１にロードする。

７、データをファイル入力ラッチ６２２に転送する。

８、データをファイル６２３の選択したレジスタに記憶する。

上の順番中、もし論理ユニット６０４を使用する場合は、ステップ３およびステップ６共、データはＡＬＵ入力ラッチ６２０から取る。第１演算結果のデータが第２演算に用いられることを本方法は保証する。

３サイクルづつに分離された５サイクル期間中に、同一レジスタへの２要求を受信した場合、次の順番を用いる。

１、レジスタファイル６２３を読取り、データをデータ出力ラッチ６１９にロードする。

２、　データをＡＬＵ入カシカラッチ６２０送する。

４、データをファイル入力ラッチ６２２に転送する。

５、データをバス６０８経由でファイル出力ラッチ６１９にロードする。

６、　データをＡＬＵ入カシカラッチ６２０送する。

７、　主加算器６０２または論理ユニット６０４を使用して要求された第２演算を実行し、データをＡＬＵ出力ラッチ６２１にロードする。

８、データをファイル入力ラッチ６２２に転送する。

９、　データをファイル６２３の選択したレジスタに記憶する。

上の順番中、論理ユニット６０４を使用する場合は、ステップ３、ステップ７共データはＡＬＵ入カシカラッチ６２０取る。第１演算結果のデータが第２演算に用いられることを本方法は保証する。

要求共に戻るデータは、要求が行われた時点での演算バイブライン中の要求されたデータワードの位置によって、出力への４つのバスの１つに従う。通常は、要求されるデータワードはレジスタファイル６２３に位置している。選択したレジスタの内容を転送するステップの順番を以下に示す。各ステップには単一クロックサイクルが必要である。

２、　データをバス６１３経由で主出口レジスタ６３３に転送する。

３、　ＥＣＣシンドロームビットを計算、追加し、データおよびシンドロームビットを主ＥＣＣ出力レジスタ６３４にロードする。

４、データおよびシンドロームビットをバス６１７経由で機能ユニット出力レジスタ６３１に転送する。

５、データおよびシンドロームビットを大域レジスタ出力クロスバー４２２を通してＮＲＣＡに、また以後のステップを通して要求元に戻す。

もし要求されたデータワードが直前のサイクルの演算で修正されていた場合には、次のステップを用いる。

１、　参照されたレジスタの以前の内容をＡＬＵ入力ラッチ６２０に転送する。

２、　前に要求された演算を実行し、データをＡＬＵ出力ラッチ６２１に転送する。本ステップでは現在の取出し演算により要求されているデータを計算する。

３、データをバス６３８経由で代替出口レジスタ６３５に転送する。

４、　ＥＣＣシンドロームビットを計算、追加し、データおよびシンドロームビットをバス６３９経由で機能ユニット出力レジスタ６３１にロードする。

５、　データおよびシンドロームビットを大域レジスタ出力クロスバー４２２を通してＮＲＣＡに、以後のステップを通して要求元に戻す。

もし要求されたデータワードが２サイクル前の演算により修正されていた場合には、次のステップを用いる。

１、　以前に要求された演算を実行し、データをＡＬＵ出力ラッチ６２１に転送する。本ステップでは現在の取出し演算により要求されたデータを計算する。

２、データをバス６３８経由で代替出口レジスタ６３５に転送する。

３、ＥＣＣシンドロームビットを計算、追加し、データおよびシンドロームビットを第１ステージングレジスタ６３６にロードする。

４、　データおよびシンドロームビットをバス６４０経由で、機能ユニット出力レジスタ６３１に転送する。

５、データおよびシンドロームビットを大域レジスタ出力クロスパー４２２を通してＮＲＣＡに、また以後のステップを通して要求元に戻す。

もし要求さ、れたデータワードが３サイクル前の演算により修正されていた場合は、次のステップを用いる。

１．　データをＡＬＵ出力ラッチ６２１から、バス６３８経由で代替出口レジスタ６３５に転送する。

２、ＥＣＣシンドロームビットを計算、追加し、データおよびシンドロームビットを第１ステージングレジスタ６３６にロードする。

３、　データおよびシンドロームビットを第２ステージングレジスタ６３７に転送する。

４、データおよびシンドロームビットをバス６１６経由で機能ユニット出力レジスタ６３１に転送する。

５、　データおよびシンドロームビットを大域レジスタ出力クロスバー４２２を通してＮＲＣＡに、以後もし要求されたデータワードが４サイクル前の演算により修正されていた場合は、次のステップを用いる。

１、　以前に要求された演算からのデータを、ファイル入力ラッチ６２２からファイル出力ラッチ６１９に転送する。

２、データをバス６１３経由で主出口レジスタ６３３に転送する。

もし要求されたデータが４サイクルよりも以前に修正されていた場合は、通常の取出し順番を用いる。

本実施鍔では、別の要求を同一レジスタに開始できる以前に、どの大域レジスタ演算も終了することを保証しており、実際には複数のサイクルが必要であったとしても、−見その演算が単一サイクルで完了しているように見える。バイブライン組織によって、新しい演算を以前のアクティビティとは無関係に各サイクルで機能ユニット中で開始可能になる。この逐次制御方式は、複数機能ユニットへの複数並列バスと組合わせて、最善可能な処理能力、従って複数並列処理の中で同期変数を支援するための最も効率的な手段をもたらす。

ニーで図６を参照すると、大域レジスタ１６にアクセスする方法が図示されている。２つの方法が示されている。論理アドレスマツプ７１０はプロセッサ１０が使用し、物理アドレスマツプ７２０はｌ０Ｃ２４が使用する。

図８はプロセッサ１０での大域レジスタ計算を説明する。本発明ではユーザプログラムで大域レジスタアドレスの明白なコーディングの必要性を無くすために、大域レジスタ１６に対する相対的アドレス指定計画を使用する。大域レジスタアドレス計算は、次の３つのプロセッサ制御レジスタ、すなわちＧＯＦＦＳＥＴ８１０、ＧＭＡＳＫ８２０およびＧＢＡＳＥ８３０の内容を基礎にしている。ＧＭＡＳＫ８２０をすべての１にセットすると、ユーザは使用可能な大域レジスタ１６のすべてにアクセス可能になる。ＧＯＦＦＳＥＴ８１０とＧＭＡＳＫ８２０は、オペレーティングシステムによってのみ書き込み可能な保護されたレジスタである。共に、プロセッサ１０またはｌ０Ｃ２４がアドレスできる大域レジスタ１６の収集の１セグメントを定義する。アドレス計算を実行する時、ＧＯＦＦＳＥＴ８１０の最も重要性の低い３ビツトはゼロであると仮定し、ＧＭＡＳＫ８２０の最も重要性の低い３ビツトは１であると仮定する。

ＧＢＡＳＥ８３０はユーザがアクセス可能な１５ビツトのレジスタである。命令ｊフィールド８５０に含まれる値をＧＢＡＳＥ８３０に加算し、ユーザアドレスを形成する。ｊフィールド８５０は符号なしと考えられ、けた上げはすべて無視される。ＧＢＡＳＥ８３０と命令ｊフィールド８５０の和はＧＭＡＳＫ８２０の内容と論理積がとられ、ユーザがアドレスできるレジスタセット内に、最大変位に関する制限を置く。マスク演算の結果はＧＯＦＦＳＥＴ８１０の内容に加算される。けた上げはすべて無視される。その結果の１５ビツト合計の最も重要な２ビツトを、どのクラスタ４０にアクセスするかを選択するために用いることに注意すべきである。加算演算のいずれかの結果として、上位２ビツトに伝播するけた上りはクラスタ選択ビットを変更することになる。ＧＯＦＦＳＥＴ８１０は１６ビツトのレジスタであることに注意するべきである。１６番目のビットは最速割込み論理３３と関連する５ＥＴＮレジスタを選択するのに使用され、また大域レジスタ１６にアクセスする時にはゼロでなければならない。この方法により生成されるアドレスにより、オペレーティングシステムが何か特定のプロセッサを割当てる大域レジスタのセットにアクセスすることが可能になる。すべてのプロセッサ１０は、プロセッサの適用業務および利用可能性により、大域レジスタ１６の特定の１セツトまたは異なる複数のセットに割当てられることが出来よう。

図７の対応づけに示すように、プロセッサ手段１０の論理は論理アドレス７１０をＮＲＣＡ手段４６で使用する物理的アドレス７２０に再アレンジすることが理゛解できよう。７２０のビット位置１３の２進値を規定するアドレス値は大域レジスタ１６よりもむしろ、５ＥＴＮレジスタをアドレス指定することに注意を要する。

ｌ０Ｃ２４もまた大域レジスタ演算を実行できる。オペレーティングシステムはパラメータパッシング、割込み処理、同期および入出力制御に使用されるいかなる数の大域レジスタセブトをもそれ自身確保している。好ましい実施例では、各種１０Ｃ２４に附加される周辺装置はオペレーティングシステムソフトウェアの一部を含んでおり、すべてのクラスタ４０内の大域レジスタ１６のすべてにアクセス可能である。

補遺　Ａグループ１：大域レジスタｇレジスタのアドレスは次式で計算される。

ＧＯＦＦＳＥＴ＋　（ＧＭＡＳＫおよび（ＧＢＡＳＥ＋ｊ））１０、、ａｄｄｇ　ｓｋ　ｇ［ｎコ　（ｓｋ）Ｉｇをｇに転送１１　、ａｄｄｇ　Ｑ　ｇ［ｎｌ　ｑｌｇをｇに転送１２　、　ｓｅｔ　ｓｋ　ｇ［ｎｌ　（ｓｋ）Ｉｇをｇに転送１３、ｓｅｔ　ｑ　ｇ［ｎｌ　ｇｌｇをｇに転送１４　、ｃｌｅａｒ　ｓｋ　ｇ［ｎｌ　〜（ｓｋ）およびｇをｇに転送ユ６　、ｍｏｖｅ　ｓｋ　ｇ［ｎｌ　（ｓｋ）をｇに転送１７・　■ｏｖｅｑ　ｇ［ｎｌ　ｑをｇに転送１８　、　ｆａａ　ｓｋ　ｇｉｎ］、ｓｌ　ｇを５１に転送、　（ｓｋ）Ｉｇをｇに転送１９　、ｆａａ　ｑ　ｇ［ｎｌ、ｓｉ　ｇをｓｊニ転送、ｑｌｇをｇに転送ｌ　ａ　、ｔａｓ　ｓｋ　ｇ［：ｎｌ、ｓｉ　ｇをｓｌに転送、（ｓｋ）Ｉｇをｇに転送１　ｂ　、ｔａｓ　Ｑ　ｇ［ｎｌ、ｓｌ　ｇをｓｌに転送、ｑｌｇをｇに転送１　ｃ　、ｆ’ｃａ　ｓｋ　ｇ［ｎｌ、ｓｉ　ｇを８１に転送、もし合計が正ならｇにｓｋを加算１　ｄ　、ｆｃａ　ｑ　ｇ［ｎｌ、ｓｉ　ｇを８１に転送、もし合計が正ならｇｌ：ｓｋを加算１　ｅ　、５ｖａｐ　ｓｋ　ｇ［ｎコ、ｓｉ　ｇを８１に転送、ｓｋをｇに転送１　ｆ　、ｇｌｏｖｅ　ｇ［ｎｌ、ｓｉ　ｇを８１に転送ＡＤＤＧ　ｓｇ［ｎｌ　１０　ＸＸ　ｎｎ　ｋｋ大域レジスタに加算アセンブリ構文法　ａｄｄｇ　ｓｋ　ｇ［ｎｌただしｎは符号なし８ビツト数保留発行条件　確保されたｓｋスカラー記憶装置書込みポート利用不可機能　（ｓｋ）を大域レジスタに加算し、結果を大域レジスタに残す。

修正される大域レジスタはレジスタＧＯＦＦＳＥＴ＋　（ＧＭＡＳＫおよび（ＧＢＡＳＥ十ｊ））である。合計からのけた上げはすべて無視される。

終了までの時間　サイクル数未定例外　なしコメント　ＧＢＡＳＥ＋ｊおよびＧＯＦＦＳＥＴ＋マスクされた（ＧＢＡＳＥ＋ｊ）からのけた上げは無視される。すなわち、ｇレジスタ数は４クラスターシステムのｇレジスタの数のモジュロであるとする。

ＡＤＤＧ　Ｑ　Ｇ［ｎｌ　１１　ＸＸ　ｎｎ　ｑＱ大域レジスタに加算アセンブリ構文法　ａｄｄｇ　ｑ　ｇ［ｎｌただしｑは符号つき８ビツトリテラル定数で、ｎは符号なし８ビツト数である。

保留発行条件　スカラー記憶装置書込みポート利用不可機能　ｑを大域レジスタに加算し、結果を大域レジスタに残す。

修正される大域レジスタはＧＯＦＦＳＥＴ＋　（ＧＭＡＳＫおよび（ＧＢＡＳＥ＋ｊ））である。合計からのけた上げはすべて無視される。

終了までの時間　サイクル数未定例外　なしコメント　ＧＢＡＳＥ＋ｊお、Ｊ：ＣＦＧＯＦＦＳＥＴ＋マスクされた（ＧＢＡＳＥ＋ｊ）からのけた上げは無視される。すなわちｇレジスタ数は４クラスタシステムのｇレジスタ数のモジュロであるとする。

ＳＥＴ　ｓｇ［ｎ　コ　１２　ｘｘ　ｎｏ　ｋｋ大域レジスタにビットをセットアセンブリ構文法　ｓｅｔ　ｓｋｇ［ｎｌただしｎは符号なし８ビツト数保留発行条件　確保されたＳＫスカラー記憶装置書込みポート利用不可機能　ｓｋの内容と大域レジスタとの論理和をとり、結果を大域レジスタに残す。修正される大域レジスタはレジスタＧ。

ＦＦ５ＥＴ＋　（ＧＭＡＳＫおよび（ＧＢＡＳＥ＋ｊ））である。

終了までの時間　サイクル数未定例外　なしコメント　ＧＢＡＳＥ＋ｊおよびＧＯＦＦＳＥＴ＋マスクされた（ＧＢＡＳＥ＋１）からのけた上げは無視される。すなわち、ｇレジスタ数は４クラスタシステムのｇレジスタの数のモジュロであるとする。

ＳＥＴ　Ｑｇ　［ｎｌ　１３　ＸＸ　ｎｎ　ｑｑ大域レジスタにリテラルピットをセットアセンブリ構文法　ｓｅｔ　ｑｇ［Ｈ］ただしｑは符号つき８ビツトリテラル定数でｎは符号なし８ビツト数である。

保留発行条件　スカラー記憶装置書込みポート利用不可機能　ｓｋの内容と大域レジスタとの論理和をとり、結果を大域レジスタに残す。修正される大域レジスタはレジスタＧＯＦＦＳＥＴ＋　（ＧＭＡＳＫおよび（ＧＢＡＳＥ＋ｊ））である。

終了までの時間　サイクル数未定例外　なしコメント　Ｇ　Ｂ　Ａ　Ｓ　Ｅ　＋　ｊおよびＧＯＦＦＳＥＴ＋マスクされた（ＧＢＡＳＥ＋ｊ）からのけた上げは無視される。すなわち、ｇレジスタ数は４クラスタシステムのｇレジスタ数のモジュロであるとする。

ＣＬＥＡＲｓｇ［ｎｌ　１４　ｘｘ　ｎｎ　ｋｋ大域レジスタにビットをクリアアセンブリ構文法　ｃｌｅａｒ　ｓｋｇ［ｎｌただしｎは符号なし８ビツト数保留発行条件　確保されたｓｋスカラー記憶装置書込みボート利用不可機能　ｓｋの内容と大域レジスタとの論理積をとり、結果を大域レジスタに残す。すなわち、ｓｋの各ピットセットにより、そのビットが大域レジスタでクリアされる。修正される大城レジスタはレジスタＧＯＦＦＳＥＴ＋　ＣＧＭＡ−８Ｋおよび（ＧＢＡＳＥ＋　ｊ））である。

終了までの時間　サイクル数未定例外　なしコメント　ＧＢＡＳＥ＋ｊおよびＧＯＦＦＳＥＴ＋マスクされた（ＧＢＡＳＥ＋ｊ）からのけた上げは無視される。すなわち、ｇレジスタ数は４クラスタシステムのｇレジスタ数のモジュロであるとする。

ＣＬＥＡＲｑｇ［ｎｌ　１５　ｘｘ　ｏｎ　ｑｑ大域レジスタのリテラルピットをクリアアセンブリ構文法　ｃｌｅａｒ　ｑｇ［ｎｌただしｑは符号なし８ビツトリテラル数であり、ｎは符号なし８ビツト数保留発行条件　スカラー記憶装置書込みボート利用不可機能　ｓｋの補数と大域レジスタとの論理積をとり、結果を大域レジスタに残す。すなわち、リテラル定数の各ピットセラトにより、大域レジスタの対応ビットはクリアされる。修正される大域レジスタはレジスタＧＯＦＦＳＥＴ＋　（ＧＭＡＳＫおよび（ＧＢＡＳＥ＋ｊ））である。

ＭＯＶＥ　ｓｇ　［ｎｌ　１６　ｘｘ　ｎｎ　ｋｋ大域レジスタに８を転送アセンブリ構文法　ｍｏｖｅ　ｓｋ　ｇ　［ｎｌただしｎは符号なし８ビツト数保留発行条件　確保されたｓｋスカラー記憶装置書込みボート利用不可機能　レジスタｓｋの内容を大域レジスタＧＯＦＦＳＥＴ＋　（ＧＭＡＳＫおよび（ＧＢＡＳＥ＋ｊ））に転送終了までの時間　別の命令がどれが同一大域レジスタを読取りまたは修正するかを出すことがある。１サイクル例外　なしコメント　ＧＢＡＳＥ＋ｊおよびＧＯＦＦＳＥＴ＋マスクされた（ＧＢＡＳＥ＋ｊ）からのけた上げは無視される。すなわち、ｇレジスタ数は４クラスタシステムのｇレジスタ数のモジュロであるとする。

ＭＯＶＥ　ｑｇ　［ｎｌ　１７　ｘｘ　ｎｎ　ｑｑ大域レジスタにリテラル定数を転送アセンブリ構文法　ｍｏｖｅ　ｑｇ　［ｎｌただしｑは符号つき８ビツトリテラル数であり、ｎは符号なし８ビツト数保留発行条件　確保されたｓｋスカラー記憶装置書込みボート利用不可機能　リテラル定数ｑを大域レジスタＧＯＦＦＳＥＴ＋　（ＧＭＡＳＫおよび（ＧＢＡＳＥ＋ｊ））に転送終了までの時間　別の命令がどれか同一大域レジスタを読取りまたは修正するかを指示することがある。

１サイクル例外　なしコメント　ＧＢＡＳＥ＋ｊおよびＧＯＦＦＳＥＴ＋マスクされた（ＧＢＡＳＥ＋ｊ）からのけた上げは無視される。すなわち、ｇレジスタ数は４クラスタシステムのｇレジスタ数のモジュロであるとする。

ＦＡＡ　ｓｇ　［ｎｌ、ｓ　１８　１１　ｎｎ　ｋｋＳを取り出し、大域レジスタと加算アセンブリ構文法　ｆａａ　ｓｋｇ　［ｎｌ、ｓｉただしｎは符号なし８ビツト数保留発行条件　確保されたｓｉまたはｓｋスカラー記憶装置読取りまたは書込みボート利用不可機能　アドレス指定された大域レジスタの内容をｓｉに転送する。

レジスタｓｋの内容を入城レジスタと加算し、結果を大域レジスタに残す。使用される大域レジスタはレジスタＧＯＦＦＳＥＴ＋　（ＧＭＡＳＫおよび（ＧＢＡＳＥ＋ｊ））である。

ＦＡＡ　ｑｇ［ｎｌ、ｓ　１９　１１　ｎｎ　ＱＱリテラル数を取り出し、大域レジスタに加算アセンブリ構文法　ｆａａ　ｑｇ　［ｎｌ、ｓｉただしｑは符号つき８ビツトリテラル数であり、ｎは符号なし８ビツト数保留発行条件　確保されたｓｔスカラー記憶装置読取りまたは書込みボート利用不可機能　アドレス指定された大域レジスタの内容をｓｉに転送する。

リテラル定数を大域レジスタに加算し、結果を大域レジスタに残す。使用される入城レジスタはレジスタＧＯＦＦＳＥＴ＋　（ＧＭＡＳＫおよび（ＧＭＡＳＫ＋ｊ））である。

終了までの時間　サイクル数未定例外　なしコメント　ＧＢＡＳＥ＋ｊおよび（ＧＢＡＳＥ＋ｊ）からのけた上げは無視される。すなわち、ｇレジスタ数は４クラスタシステムのｇレジスタ数のモジュロであるとする。

ＴＡＳ　ｓｇ　［ｎｌ、ｓ　ｌａ　１１　ｎｎ　ｋｋ大域レジスタでＳをテストしセットアセンブリ構文法　、　ｔａｓ　ｓｋｇ　［ｎｌ、ｓｉただしｎは符号なし８ビツト数保留発行条件　確保されたｓｉまたはｓｋスカラー記憶装置読取りまたは書込みボート利用不可機能　アドレス指定された大域レジスタの内容をｓｉに転送する。

ｓｋの内容を大域レジスタと論理和をとり、結果を入城レジスタに残す。使用される大城レジスタはレジスタＧＯＦＦＳＥＴ＋　（ＧＭＡＳＫおよび（ＧＢＡＳＥ＋ｊ））である。

ＴＡＳ　ｑｇ　［ｎｌ　、ｓ　ｌｂ　ｉｔ　ｎｎ　ＱＱ大域レジスタでリテラル定数をテストしセットアセンブリ構文法　ｔａｓ　ｑｇ　［ｎｌ、ｓｉただしｑは符号つき８ビツトリテラル定数であり、ｎは符号なし８ビツト数保留発行条件　確保されたｓｉミスカラー憶装置読込みまたは書出しボート利用不可機能　アドレス指定された大域レジスタの内容を８１に転送する。

ｓｋの内容を大域レジスタと論理和をとり、その結果を大城レジスタに残す。使用する大域レジスタはレジスタＧＯＦＦＳＥＴ＋　（ＧＭＡＳＫおよび（ＧＢＡＳＥ＋ｊ））である。

ＦＣＡ　ｓｇ　［ｎｌ、ｓ　ｌｃ　ｉｌ　ｎｎ　ｋｋ゛大城大域スタでＳを取出し、条件つき加算アセンブリ構文法　ｆｔａ　ｓｋｇ［ｎコ、ｓｉただしｎは符号なし８ビツト数保留発行条件　確保されたｓＬまたばｓｋスカラー記憶装置読取りまたは書込みボート利用不可機能　アドレス指定された大域レジスタの内容をｓｉに転送する。

ｓｉの内容と大域レジスタと論理和をとり、結果を入城レジスタに残す。使用される大城レジスタはレジスタＧＯＦＦＳＥＴ＋　（ＧＭＡＳＫおよび（ＧＢＡＳＥ＋ｊ））である。

終了までの時間　サイクル数未定例外　なしコメント　ＧＢＡＳＥ＋ｊおよびＧＯＦＦＳＥＴ＋マスクされた（ＧＢＡＳＥ＋ｊ）からのけた上げは無視される。すなわち、ｇレジスタ数は４クラスタシステムのｇレジスタ数のモジエコであるとする。

ＦＣＡ　ｑｇ　［ｎｌ、ｓ　ｌｄ　ｉｆ　ｎｎ　ｑｑリテラル定数を取り出し、大域レジスタに条件つき加算アセンブリ構文法　’Ｃａ　Ｑｇ　［ｎｌ、ｓｉただし、ｑは符号つき８ビツトリチラル数であり、ｎは符号なし８ビツト数保留発行条件　確保されたｓｉミスカラー憶装置読取りまたは書込みボート利用不可機能　アドレス指定された大域レジスタの内容をｓｆに転送する。

リテラル定数を大域レジスタに加算する。その合計が≧０の時のみ、合計値を大域レジスタに置く。使用する入城レジスタはレジスタＧＯＦＦＳＥＴ＋　（ＧＭＡＳＫおよび（ＧＢＡＳＥ＋　ｊ））である。

終了までの時間　サイクル数未定例外　なしコメント　ＧＢＡＳＥ十ｊおよびＧＯＦＦＳＥＴ＋マスクされたＣＧｓＡＳＥ＋ｊ）からのけた上げは無視される。すなわち、ｇレジスタ数は４クラスタのｇレジスタ数のモジユロであるとする。

５ＷＡＰ　ｇ　［ｎ］　ｓ　ｌｅ　ｉｆ　ｎｎ　ｋｋ大域レジスタとスカラーレジスターの内容を交換アセンブリ構文法　ｓｗａｐ　ｓｋｇ［ｎ］　＋　ｓ　ｉ保留発行条件　確保されたｓｉまたはｓｋスカラー記憶装置読取りまたは書込みポート利用不可機能　アドレス指定された大域レジスタの内容をｓｉに転送する。

アドレス指定される大域レジスタはレジスタＧＯＦＦＳＥＴ＋　（ＧＭＡＳＫおよび（ＧＢＡＳＥ＋ｊ））である。Ｓｋの内容をアドレス指定された大域レジスタに転送する。

ＭＯＶＥ　ｇ［ｎ　コ　ｓ　１　ｔ　１１　ｎｎ　ｘｘ大大域ジスタをＳに転送アセンブリ構文法　ｍｏｖｅ　ｇ　［ｎコ、ｓｉただしｎは符号なし８ビツト数保留発行条件　確保されたｓｉミスカラー憶装置読取りポート利用不可機能　アドレス指定された大域レジスタの内容をｓｉに転送する。

読取られる大域レジスタはレジスタＧＯＦＦＳＥＴ＋　（ＧＭＡＳＫおよび（ＧＢＡＳＥ終了までの時間　サイクル数未定例外　なしコメント　ＧＢＡＳＥ＋ｊおよびＧＯＦＦＳＥＴ＋マスクされた（ＧＢＡＳＥ＋ｊ）からのけた上げは無視される。すなわち、ｇレジスタ数は４クラスタシステムのｇレジスタ数のモジュロであるとする。

以上に好ましい実施例の説明をしたが、本発明の精神から逸脱することなしに各種の変更が可能であると考えられる。従って、本発明の範囲は好ましい実施例の説明よりも、むしろ特許請求の範囲に述べられるというのが趣旨である。

Ｆｉｇ、　１ＦＹｇ、　２ａＦ鷺４７．１Ｆｉｇ、　６７°Ｄで７Ｙチ５ハ１！７ドムスＦｉｇ、　７ｂｈ江８要　約　書多重プロセッサシステム用大域プロセッサ（１６）が、大域レジスタ（１６）の分離されたセットの同時演算用に多重並列アクセスバスを支援しており、大域レジスタの各セットは大域レジスタファイル（４００）として参照されている。大域レジスタ（１６）と関連する調停機構が、単一の大域レジスタファイル（４００）に対する多重、同時要求を解決するために使用される。算術論理演算装置（ＡＬＵ）（４６０）もまた、原子算術演算を、大域レジスタファイル（４００）のいかなる大域レジスタに対しても全レジスタ値で実行可能にするために、各大域レジスタファイル（４００）と関連せしめられている。

国際調査報告

Claims

【特許請求の範囲】

１．多重プロセッサ用大域レジスタのセットであって、多数の大域レジスタファイルにおいて、その各々の大域レジスタファイルが大域レジスタの唯一の１セット用データおよびアドレスを記憶し、操作するための複数のレジスタ手段を含むことを特徴とする多数の大域レジスタファイルと、多数のアクセスパス手段であって、多重プロセッサシステムの複数の要求元からの大域レジスタヘのおよび大域レジスタからのアドレス、コマンドおよびデータから成る要求を転送するために、大域レジスタファイルに動作可能に連結された多数のアクセスパス手段と、多数のスイッチ手段であって、要求に含まれるコマンドおよびアドレスに応答する大域レジスタファイル内の選択された大域レジスタファイルおよびレジスタ手段に、アクセスパス手段から要求を経路指定するアクセスパス手段と大域レジスタファイルを動作可能に連結される多数のスイッチ手段および、算術論理演算装置において、大域レジスタファイルと関連するレジスタ手段に記憶されているデータに算術論理演算を実行するために、各大域レジスタファイルに動作可能に連結される算術論理演算装置とを有することを特徴とする多重プロセッサシステム用大域レジスタのセット。
２．請求項１記載の大域レジスタのセットであって、アクセスパス手段がさらに大域レジタヘの要求の優先度を決定するための調停手段を有することを特徴とする請求項１記載の大域レジスタのセット。
３．請求項１記載の大域レジスタのセットであって、算術論演算装置手段が単一の割込みをされない読取り−修正−書込み演算の形で原子資源配分演算を実行する能力を有することを特徴とする請求項１記載の大域レジスタのセット。
４．請求項１記載の大域レジスタのセットであって、算術論理演算装置手段が取出しおよび条件つき加算命令を実行する能力を有することを特徴とする請求項１記載の大域レジスタのセット。
５．請求項１記載の大域レジスタのセットであって、要求元が多数のプロセッサおよび多数の外部インタフェースポートとを有することを特徴とする大域レジスタのセット。
６．請求項１記載の大域レジスタのセットであって、多重プロセッサシステムが多数のクラスタとして組織される高度並列多重プロセッサシステムであり、各クラスタは、大域レジスタのセットの唯一のサブセットに動作可能に連結される多数の外部インタフェースポートおよび多数のプロセッサより成る多数の要求元を含み、かつ大域レジスタの各サブセットにはその大域レジスタのサブセットと関連するクラスタ内の要求元およびクラスタ外の要求元の相方によりアクセス可能であることを特徴とする大域レジスタのセット。
７．請求項１記載の大域レジスタのセットであって、アドレスがベースアドレス、マスクアドレス、オフセットアドレスおよび命令フィールド値とから成ることを特徴とする大域レジスタのセット。
８．請求項７記載の大域レジスタのセットであって、多重プロセッサシステム用オペレーティングシステムが、プロセス用オフセットアドレスおよびマスクアドレスを指定することにより、プロセスに大域レジスタを割当てることを特徴とする大域レジスタのセット。
９．請求項１記載の大域レジスタのセットであって、アクセスパス手段がアドレスおよびコマンドを転送するためのアドレスパイプ手段ならびにデータを転送するためのデータパイプ手段とを有することを特徴とする大域レジスタのセット。
１０．請求項１記載の大域レジスタのセットであって、大域レジスタが多重プロセッサシステムの連続的クロックサイクルに関する要求を逐次制御する能力を有することを特徴とする大域レジスタ。
１１．多重プロセッサシステム用大域レジスタのセットであって、多重プロセッサシステムが多数のプロセッサおよび多数のインタフェースポートを含む複数の要求元を有し、大域レジスタのセットが、多数の大域レジスタファイルであって、各大域レジスタファイルが大域レジスタのセットの唯一のものに対するデータおよびアドレスを記憶および操作するための複数のレジスタ手段を含みアドレスがプロセス用オフセットアドレスおよびマスクアドレスを指定することによってプロセスに大域レジスタを割当てる方法によるベースアドレス、マスクアドレス、オフセットアドレスおよび命令フィールド値を有する多数の大域レジスタファイルと、多数のアクセスパス手段であって、多重プロセッサシステムの要求元からの大域レジスタファイルヘの、および大域レジスタからの、アドレス、コマンドおよびデータを含む要求を転送するための大域レジスタファイルに動作可能に連結されており、大域レジスタヘの要求の優先度を決定するための調停手段と、アドレスおよびコマンドを転送するためのアドレスパイプ手段と、データを転送するためのデータパイプ手段とを含む多数のアクセスパス手段と、多数のスイッチ手段であって、要求に含まれるコマンドおよびアドレスに応答して大域レジスタファイル内の選択された大域レジスタファイルおよびレジスタ手段へのアクセスパス手段からの要求を経路指定するためのアクセスパス手段および大域レジスタファイルとに動作可能に連結される多数のスイッチ手段と、算術論理演算装置手段であって、大域レジスタファイルと関連するレジスタ手段に記憶されているデータに、単一の割込みのない読取り−修正−書込み演算の形式での原子資源配分演算を含む算術論理演算を実行するために各大域レジスタファイルに動作可能に連結された算術論理演算装置手段とから成る大域レジスタのセットであり、大域レジスタのセットが多重プロセッサシステムの連続クロックサイクルに関する多重並列要求を逐次制御する能力を有することを特徴とする多重プロセッサシステム用大域レジスタのセット。
１２．請求項１１記載の大域レジスタのセットであって、多重プロセッサシステムが多数のクラスタとして組織される高度の並列多重プロセッサシステムであり、各クラスタが大域レジスタのセットの唯一のサブセットに動作可能に連結される多数の要求元を含み、また大域レジスタの各サブセットには大域レジスタのサブセットに関連するクラスタ内およびクラスタ外の要求元が共にアクセス可能であることを特徴とする請求項１１記載の大域レジスタのセット。
１３．高度の並列コンピュータ処理システムであって、Ｃが２以上かつ２５６以下の整数の場合に於て、互いに動作可能に連結されるＣ個の多重プロセッサクラスタにおいて、各多重プロセッサクラスタが、データおよび制御情報を記憶し検索するための共有資源手段と、Ｐが２以上かつ２５６以下の整数の場合に於て、データおよび制御情報のコンピュータ処理を実行するためのＰ個のプロセッサ手段と、Ｑが２以上かつ２５６以下の整数の場合に於て共用資源手段と複数の外部データ資源間でデータおよび制御情報を転送するためのＱ個の外部インタフェース手段と、Ｚが１以上かつ１２８以下の整数であり、かつＺに対するＰの比率が２より大または２に等しい場合に於て、共用資源手段と外部インタフェース手段およびプロセッサ手段とを対称的に相互連結するための共用資源手段およびプロセッサ手段と、外部インタフェース手段とに動作可能に連結されるＺ個の調停ノード手段と、遠隔クラスタアダプタ手段であって、多重プロセッサクラスタの調停ノード手段が他のすべての多重プロセッサクラスタの共用資源手段にアクセスすることを可能にし、また他のすべての多重プロセッサクラスタがその多重プロセッサクラスタの共用資源手段にアクセスすることを可能にするために、他のすべての多重プロセッサクラスタの遠隔クラスタアダプタに動作可能に連結された遠隔クラスタアダプタとを有し、共用資源手段が、多重プロセッサクラスタの外部インタフェース手段およびプロセッサ手段が直接アクセス可能であり、かつ遠隔クラスタアダプタ手段を通して他のすべての多重クラスタの外部インタフェース手段およびプロセッサがアクセス可能である唯一の大域レジスタのセットとを含むＣ個の多重プロセッサから成ることを特徴とする高度の並列コンピュータ処理システム。
１４．請求項１３記載の高度の並列コンピュータ処理システムであって、大域レジスタの各セットが、多数の大域レジスタファイルであって、各大域レジスタファイルが、大域レジスタのセットの唯一の大域レジスタ用データおよびアドレスを記憶し、操作するための複数のレジスタ手段を含む複数の大域レジスタファイルと、多数のアクセスパス手段において、プロセッサ手段および外部インタフェース手段から大域レジスタヘのおよび大域レジスタからのデータ、コマンド、およびアドレスからなる要求を転送するために大域データファイルに動作可能に連結される多数のアクセスパス手段と、多数のスイッチ手段であって、要求に含まれるコマンドおよびアドレスに応答して大域レジスタファイル内の選択された大域レジスタファイルおよびレジスタ手段にアクセスパス手段からの要求を経路指定するために、アクセスパス手段と大域レジスタファイルを動作可能に接合される多数のスイッチ手段と、算術論理演算装置手段であって、大域レジスタファイルと関連するレジスタ手段に記憶されるデータに算術論理演算を実行するために各大域レジスタファイルに動作可能に連結される算術論理演算装置とを有することを特徴とする請求項１３記載の高度の並列コンピュータ処理システム。
１５．高度の並列コンピュータ処理システム用多重プロセッサクラスタであって、多重プロセッサクラスタが高度の並列コンピュータ処理システムの他の類似の多重プロセッサクラスタとの連結に適合しており、多重プロセッサクラスタがデータおよび制御情報を記憶し、検索するための共用資源手段と、Ｐが２以上かつ２５６以下の整数の場合に於て、データおよび制御情報のコンピュータ処理を実行するためのＰ個のプロセッサ手段と、Ｑが２以上かつ２５６以下の整数の場合に於て、共用資源手段および複数の外部データ源泉間でデータおよび制御情報を転送するためのＱ個のインタフェース手段と、Ｚが２以上かつ１２８以下の整数であり、またＺに対するＰの比率が２より大または２に等しい場合に於て、共有資源手段と、外部インタフェース手段およびプロセッサ手段を対称的にインタフェースするための共用資源手段と、外部インタフェース手段およびプロセッサ手段とに動作可能に連結されるＺ個の調停ノード手段とから成り、共用資源手段が、多重プロセッサクラスタの外部インタフェース手段およびプロセッサ手段とが直接アクセス可能であり、また他のすべての多重プロセッサクラスタがアクセス可能な唯一の大域レジスタのセットを含むことを特徴とする高度の並列コンピュータ処理システム用多重プロセッサクラスタ。
１６．請求項１５記載の高度の並列コンピュータ処理システム用の多重プロセッサクラスタにおいて、大域レジスタの各セットが、複数の大域レジスタファイルであって、各大域レジスタが大域レジスタの前記セットの唯一の大域レジスタ用のアドレスおよびデータを記憶し、操作するための複数のレジスタ手段を含む多数の大域レジスタファイルと、多数のアクセスパス手段であって、プロセッサ手段および外部インタフェース手段とから、大域レジスタファイルヘのおよび大域レジスタファイルからのデータ、コマンドおよびアドレスより成る要求を転送するために大域レジスタファイルに動作可能に連結された多数のアクセスパス手段と、多数のスイッチ手段であって、要求に含まれるコマンドおよびアドレスに応答して、大域レジスタファイル内の選択された大域レジスタファイルおよびレジスタ手段とに、アクセスパス手段からの要求を経路指定するためにアクセスパス手段および大域レジスタファイルとに動作可能に連結された多数のスイッチ手段と、算術論理演算装置であって、大域レジスタファイルと関連するレジスタ手段に記憶されるデータに対して算術論理演算を実行するために、各大域レジスタファイルに動作可能に連結された算術論理演算装置とを、有することを特徴とする請求項１５記載の高度の並列コンピュータ処理システム用多重プロセッサクラスタ。