JPH09106346A - 並列計算機 - Google Patents

Abstract

(57)【要約】 【解決手段】 命令生成装置３には複数の実命令コード
生成部Ｋ１〜Ｋｎが設けられる。命令コード１は、演算
の内容を指定する動作指定５と、演算対象のデータアド
レスを示すソース１指定６及びソース２指定７と、処理
結果を格納するアドレスを示すデスティネーション指定
８とを含む。１番目の命令実行部へはこの命令コード１
のままの内容で実命令コード３１が供給される。また、
２番目の命令実行部へはソース１指定６とソース２指定
７がオペランドアドレスに対し“１”を加算したものを
生成して別の実命令コードを得る。命令コード生成パラ
メータ２０は、このアドレス変換を制御する。 【効果】 入力する命令コードは命令コード生成パラメ
ータを含む程度の内容でよく、全ての命令実行部へ予め
生成した別々の命令コードを供給する場合に比べ、命令
コードが簡素化できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の命令実行部
を備え、命令コードに従って複数の命令を同時に平行し
て実行する並列計算機に関する。

【０００２】

【従来の技術】演算処理の高速化を図るために、並列計
算機では命令実行部を複数設け、同時に複数の命令コー
ドを供給して並列処理させている。この並列計算機には
ＳＩＭＤ型命令処理装置（Single Instruction Multipl
e Data stream 型命令装置）と、ＭＩＭＤ型命令処理装
置（Multiple Instruction Multiple Data stream 型命
令装置）とが知られている。ＳＩＭＤ型命令処理装置
は、１つの共通する命令コードを全ての命令実行部に供
給し、これらを同時に実行する構成になっている。演算
処理の対象となるデータであるオペランドは各命令実行
部毎に設けられたレジスタに格納されている。そして、
命令コードにはオペランドアドレスが含められ、全ての
命令実行部は、それぞれ個別に設けられたレジスタの同
一のアドレスから別個のオペランドを読み出して命令を
実行する。この方式をこの明細書では同一命令コード方
式と呼ぶことにする。

【０００３】一方、ＭＩＭＤ型命令処理装置は、複数の
命令実行部に対し複数の独立した命令コードを同時に供
給する。これらの命令実行部はオペランドを格納したレ
ジスタファイルを共有する。各命令コードは、それぞれ
別々のオペランドアドレスを表示し、これによって各命
令実行部は個々に独立の命令を実行する。このＭＩＭＤ
型命令処理装置の実行方式を本発明においてはレジスタ
ファイル共有方式と呼ぶことにする。

【０００４】

【発明が解決しようとする課題】ところで、上記のよう
な従来の並列計算機には次のような解決すべき課題があ
った。同一命令コード方式では、複数の命令実行部に対
し１つの命令コードを供給することから命令コードの内
容が単純化され、命令コードを供給する部分の回路が簡
単になるという利点がある。しかしながら、命令コード
が全く同一のオペランドアドレスを含むものであるた
め、レジスタファイルを共有することができない。即
ち、各命令実行部は、それぞれ同一のマッピングを施し
た別々のレジスタを採用する。従って、ある命令実行部
の処理結果を別の命令実行部で使用する場合、データ通
信のための特別な回路等が必要となる。

【０００５】一方、レジスタファイル共有方式は、レジ
スタファイルの共有によって各命令実行部の処理結果を
相互に利用することが容易になる。しかしながら、全て
の命令実行部に対し別々の命令コードを与えるために、
命令コード自身の容量は大きくなり、命令コードを読み
出すための命令メモリや命令コード読み出し部分の回路
規模が大きくなってしまうといった問題があった。

【０００６】

【課題を解決するための手段】本発明は以上の点を解決
するため次の構成を採用する。 〈構成１〉命令実行の対象となるオペランドを格納した
レジスタファイルを共有し、それぞれ並行して所定の命
令を実行する複数の命令実行部と、これらの命令実行部
に対して命令コードを供給する命令生成装置とを備え、
命令コードには、少なくともレジスタファイル中のオペ
ランドアドレスを含み、命令生成装置は、入力した１語
の命令コードと、その命令コード中に含まれる命令コー
ド生成パラメータとにより、入力した命令コード中に含
まれるオペランドアドレスに、各命令実行部固有の変換
処理をして、複数の命令実行部に対して供給するそれぞ
れ別々の命令コードを生成する。

【０００７】〈説明〉命令実行部は、命令コードにより
指定されたレジスタファイルのオペランドアドレスから
オペランドを読み出して、その命令処理結果をレジスタ
ファイルの別のアドレスに格納する。命令実行の対象と
なるオペランドのレジスタファイルへの格納アドレス
が、オペランドアドレスである。実行する命令の内容
は、命令コード中の「動作指定」というオペレータによ
り指定される。複数の命令実行部がレジスタファイルを
共有するから、各命令実行部にはそれぞれ任意の別々の
オペランドアドレスを含む命令コードを供給しなければ
ならない。

【０００８】１語の命令コードは１つの動作指定と１組
のオペランドアドレスとから構成される。各命令実行部
固有の変換処理をするのは、同一のオペランドアドレス
をもとに、命令実行部ごとに異なるオペランドアドレス
を生成するためである。命令コード生成パラメータは、
この変換処理をするかしないかを表示するフラグを供給
する。これにより、複数の命令実行部に命令コードを供
給するための命令コード容量を小さくし、命令コード読
み出しのための回路規模を大きくしないで、レジスタフ
ァイルを共有した並列計算機が実現する。

【０００９】〈構成２〉命令実行の対象となるオペラン
ドを格納したレジスタファイルを共有し、それぞれ並行
して所定の命令を実行する複数の命令実行部と、これら
の命令実行部に対して命令コードを供給する命令生成装
置とを備え、命令コードには、少なくともレジスタファ
イル中のオペランドアドレスを含み、命令生成装置は、
入力した１語の命令コードと、その命令コードとは別に
用意された命令コード生成パラメータとにより、入力し
た命令コード中に含まれるオペランドアドレスに、各命
令実行部固有の変換処理をして、複数の命令実行部に対
して供給するそれぞれ別々の命令コードを生成する。

【００１０】〈説明〉命令コード生成パラメータを、命
令生成装置に入力する命令コード中に含めておけば、そ
の命令コードのみで、上記の命令コード生成制御ができ
る。一方、命令コードとは別に命令コードパラメータを
供給するようにすれば、プログラムを構成する命令コー
ドは従来のままでよいという利点がある。

【００１１】〈構成３〉命令生成装置に順に入力する命
令コード群が、複数の命令実行部のうちの１つで実行さ
れる単一命令コードと２つ以上の複数の命令実行部で実
行される並列命令コードの混在するものである場合に、
命令生成装置は、命令コード生成パラメータにより、単
一命令コードが入力したときは、１つの命令実行部に供
給する命令コード中の動作指定を有効にし、他の命令実
行部に供給する命令コード中の動作指定を無効にするこ
とが好ましい。

【００１２】〈説明〉並列計算機を構成する複数の命令
実行部のうち１つだけに特定の命令を実行させたいとき
は、オペランドアドレスの変換処理は不要である。しか
し複数の命令実行部に同一の命令コードが入力すれば同
一のオペランドアドレスに対するアクセスが競合する。
そこで、１つの命令実行部を除き、その動作指定を無効
として、このアクセス競合を防止した。この構成によ
り、複数の命令実行部のうちの１つで実行される命令コ
ードと２つ以上の複数の命令実行部で実行される命令コ
ードの混在するプログラムを実行できる。

【００１３】〈構成４〉命令コード生成パラメータは、
複数の命令実行部に供給される各命令コード中の、動作
指定がそれぞれ有効か無効かを表示するフラグと、オペ
ランドアドレスを変換処理するか否かを表示するフラグ
とを含むことが好ましい。

【００１４】〈説明〉このような構成にすることによ
り、単一命令コードと並列命令コードとが混在するプロ
グラムを、この命令コード生成パラメータの切り換えに
より処理することができる。

【００１５】〈構成５〉並列命令コードが命令生成装置
に入力したとき、命令コード生成パラメータは、２以上
の命令実行部に供給される各命令コード中の動作指定を
有効とし、その他の命令実行部に供給される各命令コー
ド中の動作指定を無効とする表示を行うフラグを含むこ
とが好ましい。

【００１６】〈説明〉並列命令コードが入力したとき
は、複数の命令実行部のうち２以上の命令実行部に対
し、同一の動作指定を行って処理させる。このとき命令
を実行する命令実行部は全部でなくてもよい。従って、
命令コード生成パラメータにより命令を実行しない命令
実行部への命令コードの動作指定を無効にする。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態を具体
例を用いて説明する。 〈具体例１〉図１は、本発明の並列計算機の主要部ブロ
ック図である。本発明の並列計算機は、図に示すような
構成の命令コード１を命令生成装置３に供給することに
よって複数の実命令コードを生成し、図示しない命令供
給部へ供給することによって並列計算を実行するもので
ある。なお、この図の各部の具体的な構成を説明する前
に、まず先に説明した同一命令コード方式とレジスタフ
ァイル共有方式、即ちＳＩＭＤ型命令処理装置とＭＩＭ
Ｄ型命令処理装置の具体的な構成を予め説明しておく。

【００１８】図２は、同一命令コード方式例を示す具体
的なブロック図である。この並列計算機は、命令メモリ
４０と、命令レジスタ４１と、複数の命令実行部Ｊ１〜
Ｊｎ及びレジスタファイルＲ１〜Ｒｎを備えている。命
令メモリ４０は命令実行部Ｊ１〜Ｊｎで実行される命令
コード列を格納するメモリである。即ち、ここには所定
のプログラムを構成する複数の命令コードが格納されて
いる。命令レジスタ４１は、命令メモリ４０から命令実
行サイクル時間毎に読み出された命令コードを一時的に
格納し、全ての命令実行部Ｊ１〜Ｊｎに同一の命令コー
ドを供給するためのメモリである。各命令実行部Ｊ１〜
Ｊｎは、それぞれ同一のアドレスマッピングを施したレ
ジスタファイルＲ１〜Ｒｎを備えている。そして、これ
らのレジスタファイルＲ１〜Ｒｎには、それぞれ任意の
オペランドが格納されている。従って、命令実行部Ｊ１
〜Ｊｎは同一の命令の供給を受け、自分専用のレジスタ
ファイルＲ１〜Ｒｎよりオペランドを読み出して所定の
処理を実行する。その結果は、それぞれレジスタファイ
ルＲ１〜Ｒｎに格納される。なお、これらのレジスタフ
ァイルＲ１〜Ｒｎは、命令実行部Ｊ１〜Ｊｎと３つのポ
ートにより接続されている。これらのポートは、それぞ
れ独立にオペランドの読み出しを行う２個の読み出しポ
ートと、動作結果を格納するための書込みポートとを備
えている。

【００１９】図３には、レジスタファイル共有方式例ブ
ロック図を示す。この例では、複数の命令実行部Ｊ１〜
Ｊｎに対し、それぞれ１個ずつ命令レジスタＬ１〜Ｌｎ
が接続されている。そして、これらの命令レジスタＬ１
〜Ｌｎに対し命令メモリ４３から同時に別々の命令コー
ドが供給されるように構成されている。各命令実行部Ｊ
１〜Ｊｎは、１つのレジスタファイル５０を共有してい
る。この方式では、命令メモリ４３にはｎ語の命令コー
ドが格納され、これらが同時に命令レジスタＬ１〜Ｌｎ
に供給される。

【００２０】図４には、命令コードフォーマット説明図
を示す。上記のような並列計算機に使用される命令コー
ドは、一般にこの図に示すように動作指定５、ソース１
指定６、ソース２指定７及びデスティネーション指定８
とから構成される。動作指定５は命令実行部における演
算の内容を示す。ソース１指定６とソース２指定７と
は、レジスタファイル５０に格納されたオペランドのオ
ペランドアドレスを示している。また、デスティネーシ
ョン指定８は、レジスタファイル５０の演算結果を格納
すべき結果格納アドレスを示している。なお、このよう
な命令コードの構成は同一命令コード方式もレジスタフ
ァイル共有方式も変わらない。本発明では、レジスタフ
ァイルを共有することの利点を生かすために図３に示す
方式と同様の構成を採用すると共に命令コードの供給部
分を簡素化するべく図１に示すような構成にした。

【００２１】図５に、本発明の並列計算機全体のブロッ
ク図を示す。この図に示すように、本発明の並列計算機
には、命令メモリ４０と、命令レジスタ４１と、命令生
成装置３及び実命令レジスタＰ１〜Ｐｎと、命令実行部
Ｊ１〜Ｊｎと、レジスタファイル５０及びプログラムカ
ウンタ４６とが設けられている。命令メモリ４０は、命
令実行部Ｊ１〜Ｊｎで実行される命令コードを格納して
いる。即ち、これは従来と同様の構成の命令コード群を
格納するプログラム用のメモリである。命令レジスタ４
１はこの命令メモリ４０から１語ずつ命令コードを読み
出すメモリである。命令生成装置３は、図１に示したよ
うな構成とされ、命令レジスタ４１に格納された１語の
命令コードから、この例ではｎ語の命令コードを生成し
出力する装置である。実命令レジスタＰ１〜Ｐｎは、そ
れぞれ命令実行部Ｊ１〜Ｊｎの実行する命令コードを一
時的に保持するためのメモリである。命令実行部Ｊ１〜
Ｊｎやレジスタファイル５０等は従来の装置と変わると
ころはない。プログラムカウンタ４６は命令メモリ４０
からの命令コード読み出しタイミングを制御するカウン
タである。なお、レジスタファイル５０は従来のレジス
タファイル共有方式の場合と同様、複数の命令実行部Ｊ
１〜Ｊｎに対し、それぞれ２つの読み出しポートと１つ
の書込みポートの３つのポートを用意し、全体として２
×ｎ個の読出しポートとｎ個の書込みポートを備えるメ
モリから構成される。

【００２２】図６には、本発明の並列計算機により使用
される命令コードの具体例を図示した。図の（ａ）に示
す命令コードは、図１に示した具体例１による命令コー
ドで、（ｂ）に示した命令コード生成パラメータは、後
で説明する別の具体例により使用されるものを示したも
のである。（ａ）において、この命令コードは、動作指
定５と、ソース１指定６と、ソース２指定７と、デステ
ィネーション指定８とを備えている。これらの命令コー
ドの主要部の構成やその役割等は従来のものと全く同一
である。即ち、動作指定５は命令実行部での動作の内容
を指定するもので、ソース１指定６とソース２指定７は
オペランドアドレスを示し、デスティネーション指定８
は動作結果を格納するためのアドレスを示す。

【００２３】ここで、本発明においては、この命令コー
ドにマスク指定１１、Ｆｉｘ１２，１３，１４が含まれ
ている。そして、これらを総称して命令コード生成パラ
メータ２０と称している。この命令コード生成パラメー
タ２０の作用を図１を参照しながら詳細に説明する。図
１において、命令生成装置３は図に示すように命令実行
部の数ｎと同一の数の実命令コード生成部Ｋ１〜Ｋｎに
より構成されている。そして、これらの実命令コード生
成部Ｋ１〜Ｋｎには、それぞれ定数発生回路２１、セレ
クタ２２、他の定数発生回路２３、加算器２４、セレク
タ２５、他の加算器２６及びセレクタ２７、他の加算器
２８及びセレクタ２９が設けられている。セレクタ２２
には命令コード１の動作指定５が入力し、このセレクタ
２２のもう一方の入力端子には定数発生回路２１の出力
側が接続されている。そして、このセレクタ２２は命令
コード１の中に含まれているマスク指定１１によって制
御される。このマスク指定１１は、実命令コード生成部
Ｋ１〜Ｋｎのそれぞれに対して動作指定５で指定される
演算を実際に行うかどうかを指定するｎビットのフラグ
から構成される。このマスク指定１１のフラグの値が
“０”の場合には、セレクタ２２が動作指定５を選択し
て実命令コード３１として出力する。また、マスク指定
１１のフラグが“１”の時には、演算を実行しない旨の
ＮＯＰ（Non Operation ）の命令が定数発生回路２１に
格納されており、これがセレクタ２２により選択されて
実命令コード３１の動作指定３２となる。

【００２４】即ち、セレクタ２２を用いることによって
該当する命令実行部に対し命令コード１の動作指定５に
示された命令を実行させるか、あるいは何もしないよう
にするかをマスク指定１１によって制御する。従って、
何もしないという内容の動作指定３２を受けた命令実行
部は動作せず、動作指定が有効な実命令コードを受けた
命令実行部のみが動作を実行する。一方、２以上の命令
実行部に対しこの命令コード１に含まれる動作指定５の
動作を同時に実行させる場合には、マスク指定１１がセ
レクタ２２を制御して、複数の命令実行部に対し同一の
動作指定を含む実命令コード３１を供給する。

【００２５】このようにして、いわゆるスカラ計算命令
とベクタ計算命令とが混在するようなプログラムを円滑
に実行することができる。一方、ソース１指定６は命令
生成装置３の加算器２４に入力される。この加算器２４
の他の端子には定数発生回路２３の出力側が接続されて
いる。この定数発生回路２３には命令実行部番号−１の
値が格納されている。これは実命令コード生成部Ｋ１〜
Ｋｎ毎に固有の値になるように設定したもので、必ずし
もこの演算により求めなければならないものではない。
全ての実命令コード生成部Ｋ１〜Ｋｎにセットされた定
数発生回路２３の内容が異なるようにすればよい。

【００２６】ここで、命令コード１のソース１指定６に
は図示したように１ビットのＦｉｘ１２が付加されてい
る。このＦｉｘ１２は、加算器２４の出力とソース１指
定６の出力を受け入れるセレクタ２５の選択を制御する
ようにしている。即ち、例えばＦｉｘ１２の値が“０”
のときには、セレクタ２５が加算器２４の出力を実命令
コード３１のソース１指定３３とする。一方、Ｆｉｘ１
２が“１”のときにはセレクタ２５はソース１指定６の
出力をそのまま実命令コード３１のソース１指定３３と
する。

【００２７】従って、Ｆｉｘ１２は、全ての実命令コー
ド生成部Ｋ１〜Ｋｎに入力しているので、Ｆｉｘ１２の
値が“１”のときには全ての命令実行部に対するソース
１指定３３が同一の内容となる。加算器２４は、定数発
生回路２３の出力とソース１指定６とを加算してセレク
タ２５に向け出力する。従って、加算器２４の出力が選
択されたときは、全ての実命令コード生成部Ｋ１〜Ｋｎ
に対し別々の異なるオペランドアドレスが実命令コード
３１のソース１指定３３として出力されることになる。

【００２８】次に、ソース２指定７を処理する加算器２
６やセレクタ２７についても全く同様である。このセレ
クタ２７の選択は、Ｆｉｘ１３により制御される。デス
ティネーション指定８についても同様で、加算器２８と
セレクタ２９によって選択され、その選択制御はＦｉｘ
１４により実行される。なお、加算器２４，２６，２８
に入力する定数は同一の実命令コード生成部では同一の
値に選定されている。

【００２９】以上のように、例えば実命令コード生成部
の数が全部で８個あり、命令実行部も全部で８個あると
したした場合に、最初の実命令コード生成部Ｋ１の定数
発生回路２３には“０”という値が格納される。従っ
て、例えば命令コード１のソース１指定６が“０”、ソ
ース２指定７が“８”、デスティネーション指定８が
“１６”とすれば、実命令コード３１では全く同様にソ
ース１指定３３は“０”、ソース２指定３４は“８”、
デスティネーション指定３５は“１６”となる。一方、
実命令コード生成部Ｋ８ではソース１指定６に“８−
１”が加算されるから、ソース１指定３３は“７”、ソ
ース２指定３４は“１５”、デスティネーション指定３
５は“２３”となって実命令コード３１が生成される。

【００３０】〈動作〉以上の構成の並列計算機は全体と
して次のように動作する。まず、図５に示すプログラム
カウンタ４６が順に一定のカウント値を出力すると、命
令メモリ４０からはこれに対応するアドレスから命令コ
ードが読み出され、命令レジスタ４１に格納される。一
方、分岐命令が実行された場合にはプログラムカウンタ
４６の値が分岐先命令アドレスに更新され、命令メモリ
４０からは該当するアドレスより命令コードが読み出さ
れる。このような命令の読出し制御等は従来の装置と全
く同様である。

【００３１】ここで、始めにその命令コードが命令実行
部Ｊ１でのみ命令を実行し、他の命令実行部Ｊ２〜Ｊｎ
では処理をしないスカラ計算命令であったとする。この
場合には、図１に示した実命令コード生成部Ｋ１から出
力される実命令コード３１には、命令生成装置３に入力
した命令コード１の動作指定５とソース１指定６、ソー
ス２指定７、デスティネーション指定８がそのままセレ
クタ２２，２５，２７，２９を通じてコピーされる。そ
して、この実命令コード３１が図５に示す命令実行部Ｊ
１に対して出力される。

【００３２】このときのマスク指定１１は実命令コード
生成部Ｋ１に対するフラグが“０”で、その他は“１”
となっている。従って、他の実命令コード生成部Ｋ２〜
Ｋｎから出力される実命令コード３１の動作指定３２
は、全て無効となり、図５に示す命令実行部Ｊ２〜Ｊｎ
はこのとき動作をしない。従って、実命令コード３１の
ソース１指定３３、ソース２指定３４、デスティネーシ
ョン指定３５等は無視される。

【００３３】次に、図５に示す全ての命令実行部Ｊ１〜
Ｊｎにおいて、それぞれ同一の動作指定であって、別々
のオペランドアドレスにおけるオペランドの処理を実行
する場合を説明する。これはベクタ計算命令であって、
図１に示す命令コード１のマスク指定１１は同時に並列
処理を行うべき命令実行部に対し、そのフラグを“０”
にする。また、ソース１指定６、ソース２指定７、デス
ティネーション指定８に付加されたＦｉｘ１２，Ｆｉｘ
１３，Ｆｉｘ１４をいずれも“０”とする。

【００３４】これによって、各実命令コード生成部Ｋ１
〜Ｋｎにおいては、いずれもセレクタ２２が入力した命
令コード１に含まれる動作指定５をそのまま出力して実
命令コード３１の動作指定３２とする。一方、該当する
実命令コード生成部のセレクタ２５，２７，２９は、そ
れぞれ加算器２４，２６，２８の出力を受け入れて実命
令コード３１のソース１指定３３、ソース２指定３４、
デスティネーション指定３５とする。これによって、そ
れぞれ同一のオペレーションアドレスから別個のオペレ
ーションアドレスが生成されて実命令コード３１とな
る。従って、各命令実行部Ｊ１〜Ｊｎは、図５に示す共
有するレジスタファイル５０をアクセスして、それぞれ
別々のオペランドアドレスからオペランドを読み出し、
同一の動作指定に従って一定の命令を実行する。

【００３５】〈具体例２〉上記の具体例１では、命令生
成装置３に入力する命令コード１に命令コード生成パラ
メータ２０が含まれていた。従って、図５に示す命令メ
モリ４０にはそのような構成の命令コードから成るプロ
グラムを格納することになる。よって、本発明を実施す
るためには、本発明の実施に適する命令コードから成る
プログラムを作成しなければならない。ところが、本具
体例２の場合には、図６（ｂ）に示すように、図６
（ａ）に示す命令コード１の命令コード生成パラメータ
２０の部分だけを取り出して、これを別に格納するよう
にする。

【００３６】図７には、この具体例２を実施した装置主
要部のブロック図を示す。図に示す命令生成装置３の部
分は、図１に示す具体例１のものと全く同一である。こ
の具体例２では、この図に示すように、従来の装置に使
用されたものと全く同一の構成の命令コード１０とこれ
とは別に用意した命令コード生成パラメータ２０とを命
令生成装置３に供給する構成としている。即ち、図６
（ｂ）に示すように、この装置にこの具体例２に使用す
る命令コード生成パラメータ２０がマスク指定１１とソ
ース１指定用のＦｉｘ１２と、ソース２指定用のＦｉｘ
１３と、デスティネーション指定用のＦｉｘ１４とから
構成される。

【００３７】この具体例を実施するために、装置の全体
構成は図８に示すようになる。この例では、命令メモリ
４０、命令レジスタ４１の構成は、従来装置のものと全
く同様で、従来装置と全く同様の命令コードが順番に読
み出され、命令生成装置３に供給される。命令生成装置
３以下の構成は、図５に示した構成を全て含んでいる。
そして、本具体例では図５に示した構成の装置に新たに
命令パラメータ表６１と命令パラメータレジスタ６２と
が追加されている。命令パラメータ表６１には命令メモ
リ４０に格納されたプログラムを構成する各命令コード
の１つ１つに対応させる命令コード生成パラメータがそ
の命令コードと同一の順で格納されている。従って、プ
ログラムカウンタ４６の出力するアドレス信号によっ
て、対応する命令コードと命令コード生成パラメータと
が同時に命令レジスタ４１あるいは命令パラメータレジ
スタ６２に読み出される。そして、これらが同時に命令
生成装置３に供給されて図１に示した装置と同様の処理
が実行される。装置のその他の動作はいずれも具体例１
と全く同様である。

【００３８】上記いずれの具体例においても、１語の命
令コードから命令コード生成パラメータを使用すること
によって、複数の命令実行部に対しそれぞれ別々の命令
コードを生成し供給することができる。これによって、
命令コード自体の複雑化を防止し、命令コード容量の増
大や命令コード読出し部分の回路規模の増大を解消でき
る。また、レジスタファイルを共有することにより、デ
ータ通信等のための処理や回路を必要とせず、回路規模
の増大や処理時間の増加を防止できる。更に、データの
一致性を保障するための命令実行部間の処理の待ち合わ
せ等も不要となる。

【００３９】また、具体例２によれば、並列命令実行部
を持たない通常の単一命令実行部を持つ命令処理装置
や、任意の数の命令実行部を持つ命令処理装置で共通に
命令コードを与えることが可能になる利点を有してい
る。

【図面の簡単な説明】

【図１】本発明の並列計算機の主要部ブロック図であ
る。

【図２】同一命令コード方式例ブロック図である。

【図３】レジスタファイル共有方式例ブロック図であ
る。

【図４】命令コードフォーマット説明図である。

【図５】本発明の並列計算機全体のブロック図である。

【図６】（ａ）は具体例１による命令コード、（ｂ）は
具体例２による命令コード生成パラメータである。

【図７】別の具体例の主要部ブロック図である。

【図８】本発明の別の具体例全体のブロック図である。

【符号の説明】

１ 命令コード ３ 命令生成装置 ５ 動作指定 ６ ソース１指定 ７ ソース２指定 ８ デスティネーション指定 １１ マスク指定 １２，１３，１４ Ｆｉｘ ２０ 命令コード生成パラメータ ３１ 実命令コード

Claims (5)

【特許請求の範囲】
1. 【請求項１】 命令実行の対象となるオペランドを格納
   したレジスタファイルを共有し、 それぞれ並行して所定の命令を実行する複数の命令実行
   部と、 これらの命令実行部に対して命令コードを供給する命令
   生成装置とを備え、 前記命令コードには、少なくとも前記レジスタファイル
   中のオペランドアドレスを含み、 前記命令生成装置は、 入力した１語の命令コードと、この命令コード中に含ま
   れる命令コード生成パラメータとにより、入力した命令
   コード中に含まれるオペランドアドレスに、各命令実行
   部固有の変換処理をして、前記複数の命令実行部に対し
   て供給するそれぞれ別々の命令コードを生成することを
   特徴とする並列計算機。
2. 【請求項２】 命令実行の対象となるオペランドを格納
   したレジスタファイルを共有し、 それぞれ並行して所定の命令を実行する複数の命令実行
   部と、 これらの命令実行部に対して命令コードを供給する命令
   生成装置とを備え、 前記命令コードには、少なくとも前記レジスタファイル
   中のオペランドアドレスを含み、 前記命令生成装置は、 入力した１語の命令コードと、この命令コードとは別に
   用意された命令コード生成パラメータとにより、入力し
   た命令コード中に含まれるオペランドアドレスに、各命
   令実行部固有の変換処理をして、前記複数の命令実行部
   に対して供給するそれぞれ別々の命令コードを生成する
   ことを特徴とする並列計算機。
3. 【請求項３】 請求項１または２において、 前記命令生成装置に順に入力する命令コード群が、複数
   の命令実行部のうちの１つで実行される単一命令コード
   と２つ以上の複数の命令実行部で実行される並列命令コ
   ードとが混在する場合に、 前記命令生成装置は、 前記命令コード生成パラメータにより、前記単一命令コ
   ードが入力したときは、１つの命令実行部に供給する命
   令コード中の動作指定を有効にし、他の命令実行部に供
   給する命令コード中の動作指定を無効にすることを特徴
   とする並列計算機。
4. 【請求項４】 請求項３において、 前記命令コード生成パラメータは、 複数の命令実行部に供給される各命令コード中の、動作
   指定がそれぞれ有効か無効かを表示するフラグと、前記
   オペランドアドレスの変換処理をするかしないかを表示
   するフラグとを含むことを特徴とする並列計算機。
5. 【請求項５】 請求項３において、 前記並列命令コードが命令生成装置に入力したとき、前
   記命令コード生成パラメータは、 ２以上の命令実行部に供給される各命令コード中の動作
   指定を有効とし、その他の命令実行部に供給される各命
   令コード中の動作指定を無効とする表示を行うフラグを
   含むことを特徴とする並列計算機。