JPH04123230A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、データ処理装置に関し、特に、命令の並列処
理の技術に関するものである。

［従来の技術］ 従来の並列計算機システムにおいては、主に以下の２つ
の方式を用いて性能向上を図っている。

第１は、１つのプログラム内で並列性を抽出する方式で
あり、具体的には１つのプログラム内の連続する複数命
令を同時に実行することにより、演算速度向上を図る方
法である。

第２は、プログラムを複数個並列に実行することにより
、性能向上を図る方法である。

前者には、スーパースカラプロセッサ、ＶＬＩＷ計算機
といった技術が含まれる。また後者はマルチプロセッサ
と呼ばれるものである。

なお、これらの装置は、高橋義造編「並列処理機構」マ
ルゼン・アドバンスト・テクノロジー（１９８９）や、
富田ヌ治著「並列処理機構成論」昭晃堂（１９８６）で
詳説されている。

特に、前者のスーパースカラプロセッサに関シては、Ｓ
ＩＭＰ計算機がｒ並列処理機構」の第１５７頁から第１
６２頁に、ＶＬＩＷ計算機に関しては、同第１３４頁か
ら第１４２頁に詳説されている。

［発明が解決しようとする課題］ 前記従来技術前者のスーパースカラプロセッサ、ＶＬＩ
Ｗ計算機に関しては、近年のＶＬＳＩ集積化技術の発展
により、ｌチップ内で８命令、１６命令等の多重命令同
時処理可能なスーパースカラプロセッサが実現される可
能性が高いが、しかし実際的には同時に８命令、１６命
令処理可能な並列性の高いプログラムは、はとんど存在
しないため、そのようなハードウェアの性能を十分に活
かし得ることは非常に困難である。

これは、そもそもプログラムの並列性は、プログラムの
処理形態によって、変動するものであり、配列演算等の
極く一部の処理を除いては、高い並列性は期待できない
からである。

そのため、高度な動的スケジューリング機能を内部に有
するプロセッサは、プログラムを正常に動作させるため
に、命令間のデータ依存関係を解析し、実行中の命令を
頻繁に一時停止させたり、あるいは、ＶＬＩＷに用いら
れるような高機能のコンパイラによって、プログラム中
の並列性の低い部分には、何も実行しない空白の命令コ
ードを補充する必要が生し、演算性能向上が望めなくな
ってしまう。

また、前記従来技術後者のマルチプロセッサに関しては
、マルチプロセッサを構成するプロセッサをスーパース
カラプロセッサとした場合、先の問題点とは逆に、プロ
グラムの並列性が高いのにもかかわらず、プロセッサの
側で同時処理できる命令数が少ないことが問題となる。

すなわち、別の観点よりは、処理すべきプログラム数が
充分ある場合は良いが、プログラム数が少ない場合は使
用されないプロセッサが生じ、これを活用することがで
きないことになる。

さらに、前記従来技術前者は、一般に同時処理命令数分
の独立したパイプライン構成になっているが、個々のパ
イプラインが、汎用な処理を実行できるように、汎用な
演算器を各パイプラインに持たせる場合には、演算器の
数もパイプライン数だけ必要になり、ハード量が増加す
るといった問題が生し、他方、ＶＬＩＷのように、各パ
イプラインの処理する機能を限定すれば、パイプライン
の汎用性を失なわせる構成になってしまうという問題が
生じる。

そこで、本発明は、複数のプログラムを高速に効率良く
実行可能なデータ処理装置を提供することを目的とする
。

また、併せて、このデータ処理装置において、ハードウ
ェア量を、さほど増加することなく、パイプラインの汎
用性を保つことを目的とする。

［課題を解決するための手段］ 前記目的を達成するために、本発明は、複数命令を並列
に実行可能なスーパースカラプロセッサとマルチプロセ
ッサの融合を図り、以下のデータ処理装置を提供するも
のである。

すなわち、本発明は、前記目的達成のために、並列実行
可能な複数の命令を、複数のプログラムより並列に抽出
する手段と、抽出した複数の命令を並列に実行する。前
記複数プログラムにより共用される複数の演算器とを有
することを特徴とする第１のデータ処理装置を提供する
。

このデータ処理装置は、観点を変えれば、相互に演算器
を共用する、複数命令を並列に実行可能な複数のスカラ
プロセッサよりなることを特徴とするマルチプロセッサ
システムとしてとらえることができる。

また、本発明は、前記目的達成のために、並列実行可能
である命令数を示すシステム制御命令を含むプログラム
を複数格納するメモリと。

システム制御命令に応じて、並列実行可能である１以上
の命令よりなる命令列を、メモリに格納された複数のプ
ログラムの各プログラムより、並列に取り出す命令列読
み出し手段と、 並列に動作する複数のデコーダと。

前記命令列読み出し手段が並列に取り出した複数の命令
列を構成する、複数の命令を、前記複数のデコーダに分
配する分配手段と、 デコードされた命令を並列に実行する複数種の前記複数
の演算器と、 前記複数のデコーダと複数の演算器とを、各デコーダが
デコードした命令種に応じて、各々接続する演算器接続
手段と、 並列に実行する命令の属する各プログラムに対応じて設
けられた複数のレジスタファイルと、演算器よりの接続
要求に応じ、前記複数の演算器と複数のレジスタファイ
ルとを、各演算器が実行した命令の属するプログラムに
応じて接続するレジスタファイル接続手段と、 を有することを特徴とする第２のデータ処理装置を提供
する。

なお、この第２のデータ処理装置においては、前記演算
器接続手段に代えて、 並列実行する各プログラムに対応じて設けられた、前記
複数のデコーダがデコードした複数の命令の、各プログ
ラム内における命令間の依存関係を解析して命令実行を
制御する複数の動的スケジューリング手段と、 前記複数のデコーダと複数の動的スケジューリング手段
とを、各デコーダがデコードした命令の属するフログラ
ムに応じ各々で接続する動的スケジューリング手段接続
手段と、 前記複数の動的スケジューリング手段と複数の演算器と
を、動的スケジューリング手段がスケジューリングした
命令の命令種に応じて、各々接続する第２の演算器接続
手段と、 を備えるようにしても良い。

また、前記命令列読み出し手段を、並列に実行する複数
のプログラムに対応じて設けられた、対応するプログラ
ムのシステム制御命令に応じて、各プログラムの、前記
並列実行可能である命令よりなる命令列の先頭読み出し
アト１ノスと、並列実行可能な命令数である読み出し命
令数とを、順次、それぞれ発生する、複数の、カラン１
−単位幅可変なプログラムカウンタとしても良い。

また、前記レジスタファイル接続手段は、前記複数のデ
コーダでデコードされた命令に該命令の属するプログラ
ムを識別するプログラム番号を付与する手段と、前記演
算器に備えられた、実行する命令に付与されたプログラ
ム番号を接続要求に付加する手段と、接続要求と付加さ
れたプログラム番号に応じて演算器とレジスタファイル
を接続するスイッチマトリックスとより構成しても良い
。

また、このようにデコードされた命令に該命令の薦する
プログラムを識別するプログラム番号を付与する代わり
に、前記メモリに格納された複数のプログラムは、各シ
ステム制御命令内に、自プログラムが必要とする演算器
数の情報をも含み、かつ、システム制御命令に応じて、
前記各接続手段の接続を統一的に制御する構成制御手段
を備えるようにしても良い。

また、望ましくは、前記分配手段に、複数の命令より抽
出した並列実行可能な複数の命令数が、備えた複数のデ
コーダ数より多い場合に、これをプログラム単位に、優
先制御して複数のデコーダに分配する優先制御手段を備
えるのが良い。

また、さらには、前記複数のデコーダが並列にデコード
した複数の命令を、プログラム単位に、演算器種毎に優
先制御して実行するのが好ましい。

［作用］ 本発明に係るデータ処理装置によれば、複数のプログラ
ムより並列実行可能な複数の命令を抽出し、抽出した複
数の命令を、複数の演算器を複数のプログラムで共用し
て、並列に実行する。

したがい、複数のプログラムを高速に効率良く実行でき
、また、演算器を共用するため、ハードウェア量を、さ
ほど増加することなく、パイプラインの汎用性を保つこ
とができる。

また、本発明に係る第２のデータ処理装置によれば、命
令列読み呂し手段は、メモリに格納された複数のプログ
ラムの各プログラムよりシステム制御命令に応じて並列
実行可能である命令よりなる命令列を、並列に取り出し
、分配手段は、命令列読み出し５手段が並列に取り出し
た複数の命令列を構成する、複数の命令を、前記複数の
デコーダに分配し、演算器接続手段は、複数のデコーダ
と複数の演算器とを、各デコーダがデコードした命金種
に応じて、各々接続し、レジスタファイル接続手段は、
演算器よりの接続要求に応じ、前記複数の演算器と複数
のレジスタファイルとを、各演算器が実行した命令の属
するプログラムに応じて接続する。

これにより、複数のプログラムの独立性を保ちつつ、複
数の演算器をプログラム間で共用し、複数のプログラム
を高速に効率良く実行する。

なお、この第２のデータ処理装置において、前記のよう
に、動的スケジューリング手段を備えた場合、動的スケ
ジューリング手段接続手段は、前記複数のデコーダと複
数の動的スケジューリング手段とを、各デコーダがデコ
ードした命令の属するプログラムに応じ各々接続し、第
２の演算器接続手段は、前記複数の動的スケジューリン
グ手段と複数の演算器とを、動的スケジューリング手段
がスケジューリングした命令の命金種に応じて、各々接
続することにより、動的スケジューリング手段による、
各プログラム内における命令間の依存関係の解析および
命令実行の制御を可能とする。

［実施例］ 本実施例においては、説明の便宜上、４つのプログラム
を同時に実行可能で、トータルで８つの命令同時処理可
能なデータ処理装置を例にとり、説明する。

（第１実施例） 以下、本発明に係るデータ処理装置の第１の実施例につ
いて説明する。

第１図に、本第１実施例に係るデータ処理装置の構成を
示す。

図中、１０１は、４ボート構成マルチポートインストラ
クシヨンキヤツシユメモリ、１０２１〜１０２４は可変
プログラムカウンタｖＰＣで、それぞれプログラム１〜
プログラム４に対応する。

１５は複数プログラム命令列フェッチ制御装置、４５は
プログラム番号供給ユニット、６０１〜６０８はデコー
ダ、６９は命令実行ユニット接続装置、９１１〜９１４
はＬＯＡＤ／５ＴＯＲＥユニットＬ／Ｓ、９２１〜９２
８は整数演算器ＩＡＬＵ、９３１〜９３４は浮動小数点
加算器ＦＡＤＤ、９４１〜９４４は浮動小数点乗算器Ｆ
ＭＵＬ、７５はレジスタファイル接続装置、８１〜８４
は１２ポート構成マルチボートレジスタフアイルで、そ
れぞれプログラム１〜プログラム４に対応する。７０は
４ボート構成マルチポートデータキヤツシユメモリを表
す。

また、１０３１〜１０３４．４１〜４４．５１〜５４は
制御信号線で、それぞれがプログラム１〜プログラム４
に対応する。

４０１〜４０８．６１〜６８．２１１〜２１４゜２２１
〜２２８．２３１〜２３４，２４１〜２４４は制御信号
線、１１〜１４は３６バイト幅信号線で、そ九ぞれがプ
ログラム１〜プログラム４に対応じ、２１〜２８は４バ
イト幅データ信号線、７０１〜７０４，７１１〜７１４
は制御信号線＋４バイト幅データ信号線、７２１〜７２
８゜７３１〜７３４，７４１〜７４４は制御信号線＋４
バイト幅データ信号線３本、８１０１〜８１１２．８２
０１〜８２１２．８３０１〜８３１２．８４０１〜８４
１２は４バイト幅データ信号線を表す。

次に、その動作を説明する。

可変プログラムカウンタ１ｏ２１〜１０２４が、命令列
取り出し信号を１０３１〜１０３４の信号線を通じて１
０１のメモリに送り、マルチポートインストラクション
キャッシュ１０１より、複数個の同時実行可能なプログ
ラム命令と１個のシステム制御命令から成る命令列を、
４プログラム分取り出す。

取り出された４つの命令列は、それぞれ１１〜１４の信
号線を通って、１５の複数プログラム命令列フェッチ制
御装置に入る。

複数プログラム命令列フェッチ制御装置１５は送られて
きた４つの命令列番々より、プログラム実行命令を、そ
れぞれ２１〜２８の信号線により６０１から６０８のデ
コーダに送り、更にシステム制御命令をもとに５１〜５
４の信号線により、可変プログラムカウンタ１０２１〜
１０２４の更新を行い、４１〜４４の信号線により４５
のプログラム番号供給ユニットに、各プログラムの並列
度情報を送る。

プログラム番号供給ユニット４５では送られてきた信号
により、デコーダ６０１〜６０８に渡された各命令に、
それの所属するプログラムを示すプログラム番号を供給
する。

デコーダ６０１〜６０８では、送られてきた命令をデコ
ードし、かつ、その命令を実行するのに必要な命令実行
ユニット番号を求め、命令実行ユニット接続装置に送出
する。命令実行ユニットはデコードした命令種別より求
まる。

デコーダ６０１〜６０８でデコードされた各命令は信号
線６１〜６８を通って、６９の命令実行ユニット接続装
置により、その命令を実行するのに必要な命令実行ユニ
ットと接続される。

デコーダと接続された命令実行ユニットからは、データ
にアクセスするために、そのユニットと７５のレジスタ
ファイル接続装置を結ぶ制御／データ信号線によりレジ
スタファイル接続装置７５に接続要求が発せられる。

レジスタファイル接続装置７５では、制御／データ信号
線より送られる接続要求のプログラム番号、接続要求種
類（ＲＥＡＤ／ＷＲＩＴＥ）により、該当するレジスタ
ファイルのポートにつながる信号線と制御／データ信号
線のデータ信号線を接続する。

たとえば、９２］のＩＡＬＵが命令を実行する場合、７
２１−の信号線により、プログラム番号１、ＲＥ　Ａ　
Ｄ要求の接続要求を発すると、レジスタファイル接続装
置７５はレジスタファイル８１のポート入出力線８１０
１．８１０２と、７２１内の２本のデータＲＥＡＤ！と
を接続する。

また、９１１〜９１４のＬＯＡＤ／５ＴＯＲＥユニット
Ｌ／Ｓでは、制御／データ信号線７０１〜７０４．９１
１〜９１４により７０のマルチボートデータギャッシュ
メモリとレジスタファイル８１〜８４の間のデータのＬ
ＯＡＤ／５ＴＯＲＥを行う。

ここで、第２図に、メモリ１０３内のプログラムの命令
列構成の１例を示す。

図中、１０１１はプログラム１の命令列、１０１２はプ
ログラム２の命令列、１０１．３はプログラム３の命令
列、１０１４はプログラム４の命令列を表す。

各プログラム内の、同時実行可能な命令列は、システム
制御命令と、並列度数個のプログラム実行命令より構成
され、システム制御命令は上位１バイトにそのプログラ
ムの並列度情報を含む。また各命令は４バイトで構成さ
れる。

たとえば、第２図１０１１のプログラム１において、Ｃ
１，１〜１２の１２バイトが１つの命令列を構成し、Ｃ
１ｌは上位１バイトに並列度２を含むシステム制御命令
、１１．１２は同時実行可能なプログラム実行命令を表
す。

次に、第３図に、１０２１　（第１図参照）の可変プロ
グラムカウンタ■ＰＣの構成を示す。

図中、５０１は加算器、５０２はレジスタ、５１は入力
制御信号線、１０３１は出力制御信号線、５０３は制御
信号線を表す。

ＶＰＣ１０２１においては、１５の複数プログラム命令
列フェッチ制御装置から命令列のバイト数が信号線５１
により入力し１、また５０２のレジスタより前回計算し
た命令列の先頭アドレスが５０３の信号線に送られ１両
者が１０３１の出力となり、更に５１の加算機の２人力
値となって、その結果がレジスタ５０２に格納される。

次に、この可変プログラムカウンタによる、メモリ１０
１からのプログラムの命令列取り出しの動作例を説明す
る。

ＶＰＣｉ０２１は、メモリ１０１に対して、第２図にお
ける１０１１のプログラム１の命令列のＩＩの先頭アド
レスと、取り出しデータバイト数として１２バイトを指
定することによって、先頭命令１１から次の命令列の制
御命令Ｃ１２までを取り畠す。

このとき、取り出す命令列の並列度、すなわち、は、取
り出しデータバイト数は、前回取り出した制御命令Ｃ１
ｌより得られる。

次に、１５（第１図参照）の複数プログラム命令列フェ
ッチ制御装置の構成を、第４図に示す。

図中、１５１は入力線と出力線の格子上のスイッチによ
り任意の入力線と出力線が接続可能なスイッチマトリッ
クス網である。

１５２は複数プログラム制御装置、１５３はスイッチ制
御装置である。

１１．１２．１３．１４は、３６バイト幅のデータ入力
線で、スイッチマトリックス網１５１につながり、さら
に各線は、４バイト幅構成のデータ線９本より構成され
る（すなわち、データ入力線１１は、信号線１１１〜１
１９．１２は１２１〜１２９．１３は１３１〜１３９．
１４は１４１〜１４９より構成される）。

２１〜２８は、４バイト幅のデータ出力線で、１５１よ
り出て、それぞれ８台のデコーダ６０１〜６０８につな
がる。

４１〜４４と５１〜５４は、制御信号出力線で１５２よ
り畠で、前者はプログラム番号供給ユニット１０３と１
５３につながり、後者は可変プログラムカウンタ１０２
１〜１０２４につながる。

また、３１〜３４は４バイト幅のデータ信号線、１５４
は制御信号線である。

次に複数プログラム命令列フェッチ制御装置１５の動作
を説明する。

メモリ１０１より取り呂されたプログラム１の命令列の
各命令は、データ入力線１１１．１１２、・・を、プロ
グラム２の命令列の各命令は１２１．１２２、・・・を
、プログラム３の命令列の各命令は１３１．１３２．・
・・を、プログラム４の命令列の各命令は１４１，１４
２、・・・を通ってスイッチマトリックス網１５１に入
る。

１５１では、１５３のスイッチ制御装置により、プログ
ラム１〜プログラム４の順番に、プログラム実行命令が
送られきたデータ入力線を２１〜２８の出力線に、順に
接続する。また、プログラム１〜プログラム４のシステ
ム制御命令が送られてきたデータ入力線を３１〜３４の
出力線にそれぞれ接続する。

１５２の複数プログラム制御装置では、３１〜３４によ
って送られてきた各プログラムのシステム制御命令内の
、プログラムの並列度情報をもとに、４プログラム間で
のスケジューリングを行い、実行可となったプログラム
に対しては、そのプログラムの並列度情報を、４１〜４
４の出力線のうち、そのプログラムに対応する信号線を
使って送出する。

実行停止となったプログラムに対しては、何も送出しな
い。

さらに、実行可となったプログラムに対してはそのプロ
グラムの並列度情報により求めた、可変プログラムカウ
ンタｖＰＣの更新度（命令列フェッチバイト幅）を、５
１〜５４の出力線のうち、そのプログラムに対応する信
号線を使って送出する。

実行停止となったプログラムに対しては、何も出力せず
、その可変プログラムカウンタは動作しないことになる
。

なお、実行停止となったプログラムのシステム制御命令
は、次回のスケジューリングに使われることになる。

１５３のスイッチ制御装置では、４１〜４４によって送
られてきた各プログラムの並列度情報をもとに、制御！
１５４によって１５１を制御する。

第５図は、複数プログラム命令列フェッチ制御装置１５
の構成要素の１つである、１５２の複数プログラム制御
装置の構成を示したものである。

図中、３０１〜３０４は４バイトの入力データのうち、
上位１バイトを取り出すユニット、３０はスケジューリ
ング制御装置、３３１〜３３４はスイッチ、３４１〜３
４４は入力値を４倍して、さらに４を加算する演算器で
ある。

３１〜３４は、４バイト幅データ入力線で、それぞれユ
ニット３０１〜３０４につながる。

４１〜４４．５１〜５４は制御信号出力線であり、４１
〜４４はそれぞれスイッチ３３１〜３３４より出て、３
４１〜３４４の演算器、スイッチ制御装置１５３と、プ
ログラム番号供給ユニットにつながる。５１〜５４はそ
れぞれ演算器３４１〜３４４を出て、１０２１〜１０２
４の可変プログラムカウンタｖＰＣにつながる。

３１１〜３１４，３２１〜３２４は制御信号線である。

次に、複数プログラム制御装置１５２の動作を説明する
。

各プログラムのシステム制御命令が３１〜３４を通って
ユニット３０１〜３０４に入り、そこで並列度情報の上
位１バイトが取り出され、３１１〜３１４に出力され、
それぞれ３３１〜３３４のスイッチと３０のスケジュー
リング制御装置に入る。

３０では３１１〜３１４の入力線によって入ってきた、
４プログラムの並列度情報をもとに、４プログラムのス
ケジューリングを行い、実行可となったプログラムに対
しては３２１〜３２４の制御出力線のうちそのプログラ
ムに対応するものにスイッチＯＮ信号を出力し、実行停
止となったプログラムは、対応する制御出力線に何も出
力しない（ＯＦＦ）。

３３１〜３３４のスイッチでは、装置３０よりそれぞれ
制御信号線３２１〜３２４によって制御され、入力線３
１１〜３１４と出力線４１〜４４を接続する動作をする
。

そして実行可となったプログラムに対応するスイッチは
ＯＮになり、並列度情報が送出されることになる。

実行停止となったプログラムに対応するスイッチはＯＦ
Ｆのままで、並列度情報は出力線に送出されない。

スイッチ３３１〜３３４の出力線４１〜４４は、複数プ
ログラム制御装置１５２から外部への出力線となり、３
４１〜３４２の演算器の入力線となって、その演算器で
並列度を４倍し、かつ４を加算することにより、対応す
る可変プログラムカウンタｖＰＣの更新度（命令列フェ
ッチバイト）を求め、５１〜５４によって出力する。

第６図は装置１５２の構成要素の１つである、３０のス
ケジューリング制御装置の構成を示したものである。

９０１１．９０１２は４人力４８カスイッチマトリック
ス網、９０２１〜９０２３は、演算ユニット、９０はス
イッチ制御装置を表わす。

３１１〜３１４は制御信号入力線で、それぞれユニット
３０１〜３０４を出てスイッチ９０１１につながる。

３２１〜３２４は制御信号出力線でそれぞれスイッチ９
０１２を出てスイッチ３３１〜３３４を制御する。９０
０１．９００２．９０３１〜９０３６．９０４１〜９０
４４は制御信号線である。

第７図は、スイッチ制御装置９０によるスイッチ９０１
１．９０１２の動作を表にしたものである。

９０１１の入力線３１１〜３１４出力線９０３１〜９０
３４．９０１２の出力線３２１〜３２４と入力線９０４
１〜９ｏ４４の接続は、両スイッチ共、１マシンサイク
ル毎にラウントロピンに対称的に接続を切り替える。

これによって、各プログラムの優先順位も、表のように
ラウントロピンに切り替わる。本実施例ではスイッチ切
り替えの１サイクルは、同時に実行されるプログラム数
に相当する４マシンサイクルとなる。

第８図はユニット９０２１の動作を表にしたものである
。

９０４１がＯＮ時には、９０３１．９０３２からの入力
をそれぞれａ、　　ｂとすると出力は、９０３５は入力
の加算結果ａ＋ｂ、９０４２には９０３５の出力が本発
明システムの同時命令処理実行数（本実施例では８）以
下ならばＯＮ、それより大きけ九ばＯＦＦになる。

また、９０４１がＯＦＦの時は９０２１は動作しない。

なお、ユニット９０２２．９０２３の動作も同様に、制
御信号線と２人力に応じて、出力値を決定する。

第９図はユニット３０内部のユニット９０２１〜９０２
３による動作をフローチャートで表したものである。

図示するように、パラメータの初期値を設定した後、ス
イッチ制御装［９０により、９０４１をＯＮにして、ユ
ニット９０２１を動作させる。

ユニット９０２１では、２人力値を加算し、その値を９
０３５に出力し、さらにその値が８より大きかったら終
了、８より小さければ９０４２をＯＮにして、ユニット
９０２２を動作させる。以後同様の動作をユニット９０
２３まで行なわせる。

このように、各ユニットの入力をラウントロピンに切り
替え、２人力値の加算値が８より小さい場合に、順次、
次のユニットを動作させることにより、ラウントロピン
にプログラムの優先度付けを行う。

以上の動作により、スケリューリング制御装置３０には
、３１１〜３１４を通って各プログラムの並列度が入力
され、スイッチ９０１１により、３１１〜３１４と９０
３１〜９０３４の接続を行い、プログラムの優先度付け
が行なわれ、優先度の高いプログラムの順に、各プログ
ラムの並列度の和が、同時命令処理実行数である８を越
えない範囲で、９０４１〜９０４４の制御線をＯＮにす
る。

そして、スイッチ９０１２により、９０４１〜９０４４
と３２１〜３２４の接続を行い、３２１〜３２４からス
イッチ接続制御信号（○Ｎ１０ＦＦ）が送出されること
になる。

第１０図は、複数プログラム命令フェッチ制御装置１５
の構成要素の１つである１５３のスイッチ制御装置（第
４図参照）の、制御信号線１５４によるスイッチマトリ
ックス網１５１を制御する動作をフローチャートで表わ
したものである。

スイッチマトリックス網１５１の入力線１１〜１４によ
って送られてくる各プログラムの命令列は、同時実行可
能な、すなわち並列炭分のプログラム実行命令と、シス
テム制御命令より構成されているので、１１〜１４それ
ぞれの３６バイト幅入力線を構成する９本の４バイト幅
入力線のうち、先頭より（並列度数＋１）本に命令列が
流れることになる。

スイッチ制御装Ｗ１５３は、プログラム１より順番に処
理を行うが、まず、プログラムｌについては、入力線４
１より送られてくる。プログラムの並列度をもとに、１
１を構成する１１１〜１１９の最初の並列度数分の入力
線を、それぞれ１５１の出力ｌｌＡ２１〜２８の頭から
順番に接続する。そして（並列度数＋１）番目の入力線
には、システム制御装置が流れているので、これは１５
１の出力線３１と接続する。

プログラム２、プログラム３、プログラム４、に対して
も同様に処理し、順番に、それぞれ入力線４２．４３．
４４より送られてくる各プログラムの並列度をもとに、
−プログラム実行命令の流れる入力線を、２１から２８
の出力線で、まだ未接続のもののうち、先頭から順に接
続し、システム制御命令の流れる入力線を、プログラム
２に対しては１５１の出力線３２に、プログラム３に対
しては３３に、プログラム４に対しては３４にそれぞれ
接続する。

次に、複数プログラム命令フェッチ制御装置１５の動作
を処理の具体例をもって示す。

第２図においてメモリ１０１よりプログラム１の命令列
として１１、工２、Ｃ１２が、プログラム２の命令列と
してＪｌ、Ｊ２、Ｃ２２が、プログラム３の命令列とし
てに１、Ｋ２、Ｃ３２が、プログラム４の命令列として
ＬＬ、Ｌ２．Ｃ４２が、取り出されたとすると、第４図
において、各プログラムの命令列はそれぞれ１１１〜１
１３゜１２１〜１２３、１３１〜１３３，１４１〜１４
３を通って１５１のスイッチマトリックス網に入る。

１５３のスイッチ制御装置は、前回命令列を取り出した
ときの各プログラムのシステム制御命令Ｃ１１、Ｃ２１
、Ｃ３１、Ｃ４１によって、４１〜４４より入力した各
プログラムの並列度情報２．２．２．２をもとに、１５
１内で１１１は２１゜１１２は２２，１１３は３１，１
２１は２３゜１２２は２４．１２３は３２．１３１は２
５゜１３２は２６，１３３は３３，１４１は２７゜１４
２は２８．１４３は３４に接続する。

３１〜３４に接続されて１５２の複数プログラム制御装
置に送られた。各プログラムのシステム制御装置Ｃ１２
、Ｃ２２、Ｃ３２、Ｃ４２は第５図において、ユニット
３０１から３０４で各プログ−ラムの並列度情報２．２
．１．８を取り出す。

取り出された並列度情報はそれぞれ３１１〜３１４によ
ってスイッチ３３１〜３３４と３０のスケジューリング
制御装置に送ら九る６スケジユーリング制御装置３０で
は、第７図のマシンサイクルで２番目の、プログラム優
先順位が、４．１．２．３の順であったとすると、第５
図の３０の出力線３２１〜３２４のうち３２４のみＯＫ
倍信号発し、スイッチ３３４、演算器３４４、プログラ
ムカウンタ１０２４のみ動作し、メモリ１０１よりプロ
グラム４の命令列Ｌ３、Ｌ４、Ｌ５、Ｌ６、Ｌ７．　Ｌ
８、Ｌ９、ＬＩＯ１Ｃ４３のみを取り出す。

取り出された命令列は１４１〜１４９を通って１５１の
スイッチマトリックス網に入る。

１５３のスイッチ制御装置は、４１〜４４のうち４４の
みより入力されるプログラム４の並列度情報８をもとに
、１５１内で１４１は２１．１４２は２２．１４３は２
３，１４４は２４゜１４５は２５，１４６は２６．１４
７は２７．１４８は２８．１４９は３４に接続する。

・・以下、同様の動作が行なわれる。

第１１図は４５のプログラム番号供給ユニット（第１図
参照）の動作をフローチャートで表したものである。

入力線４１より送られて来るプログラム１の並列度分だ
け、プログラム番号供給ユニットの出力線４０１〜４０
８に対し、頭から順に、プログラム番号ｒｌＪ　を出力
する。同様に、入力線４２より得られるプログラム２の
並列度分だけ、出力線４０１〜４０８の未使用分に頭か
ら順にプログラム番号「２」を出力し、同様の動作をプ
ログラム３、プログラム４に対しても行う。

第１２図は、６９の命令実行ユニット接続装置（第１図
参照）の構成を示したものである。

図中、６９１はスイッチマトリックス網、６９２はスイ
ッチ制御装置、６１〜６８はそれぞれデコーダ６０１〜
６０８でデコードされた命令と、プログラム番号と、命
令実行ユニット番号が送られてくる入力線で、前の２つ
はそれぞれ６１２〜６８２の信号線によりスイッチマト
リックス網６９１につながり、後の１つはそ九ぞれ６１
１〜６８１の信号線によりスイッチ制御装置６９２につ
ながる。

出力線２１１〜２１４はそれぞれＬＯＡＤ／５ＴＯＲＥ
ユニット９１１〜９１４と、２２１〜２２８はそれぞれ
ＩＡＬＵ９２１〜９２８と、２３１〜２３４はそれぞれ
ＦＡＤＤ９３１〜９３４と、２４１〜２４４はそれぞれ ＦＭＵＬ９４１〜９４４とつながる。

６９３は、スイッチ制御袋Ｍ６９２がスイッチマトリッ
クス網６９１を制御するための制御信号線である。

次に、命令実行ユニット接続装置６９の動作を説明する
。

第１３図はスイッチ制御装置６９２の、制御信号線６９
３によるスイッチマトリックス網６９１を制御する動作
をフローチャートで表わしたものである。

６１１〜６８１により、デコードされた各命令を実行す
るのに必要な命令実行ユニット番号が、スイッチ制御装
置６９２に送られる。

６９２では、６１１より順番に、それより得られる命令
実行ユニット番号をもとに、その番号が１　　（Ｌ／Ｓ
）なら出力線２１１〜２１４に対し、２　（ＩＡＬＵ）
なら２２１〜２２８に対し、３（ＦＡＤＤ）なら２３１
〜２３４に対し、４（ＦＭＵＬ）なら２４１〜２４４に
対し、６１２〜６８２を頭から順々に接続する。

第１４図は、７５のレジスタファイル接続装置（第１図
参照）の構成図を示したものである。

図中、７５１はスイッチマトリックス網、７５２はスイ
ッチ制御装置を表す。

７１１〜７１４は各Ｌ／Ｓがら７５への入出力線で、そ
のうち７１１１〜７１４１は各Ｌ／Ｓよリプログラム番
号、接続要求を７５２へ送り、７１１２〜７１４２は４
バイト幅入出力線で７５１とつながる。同様に７２１〜
７４４は各演算実行ユニットＩＡＬＵ、ＦＡＤＤ、ＦＭ
ＵＬから７５への入出力線で、そのうち、７２１１〜７
４４１は各演算実行ユニットよりプログラム番号、接続
要求を７５２へ送り、７２１ａ〜７４４ａ、７２１ｂ　
〜７４４ｂ、４バイト幅出力線、７２１ｃ〜７４４ｃは
４バイト幅入力線で７５１とつながる。

８１０１〜８１１２．８２０１〜８２１２゜８３０１〜
８３１２．８４０１〜８４１２はそれぞれプログラム１
、プログラム２、プログラム３、プログラム４に対応す
るマルチポートレジスタファイル８１．８２．８３．８
４の各ポートと接続する入出力線である。

７５３は、７５２が７５１を制御するための制御信号線
である。

次にレジスタファイル接続装置７５の動作を説明する。

第１５図は７５２の、制御信号線７５３によるスイッチ
マトリックス網７５１を制御する動作をフローチャート
で表わしたものである。図中Ｕ（１）　、Ｕ　（２）、
Ｕ　（３）、Ｕ　（４）はそれぞれＬ／Ｓ、ＩＡＬＵ、
ＦＡＤＤ、ＦＭＵＬの個数を表す。

７１１１〜７４４１により、命令実行ユニットからプロ
グラム番号、接続要求が、スイッチ制御装置７５２に送
られる。

７５２では、７１１１より順番に、もしそれが要求を発
していたならば、それより得られるプログラム番号、接
続要求をもとに、プログラム番号が１なら入出力線８１
０１〜８１１２に対し、２なら８２０１〜８２１２に対
し、３なら８３０１〜８３１２に対し、４なら８４０１
〜８４１２に対し、先頭から順々に、接続要求による必
要な本数だけ接続する。

ここで言う必要な本数とは、Ｌ／Ｓに関してはＲＥＡＤ
／ＷＲＩＴＥの要求に対して１本、その他の命令実行ユ
ニットに対しては２本、ＷＲＩＴＥ要求に対しては１本
となる。

なお、本第１実施例においては、ＶＬＩＷ計算機を基本
とし、レジスタ競合は全てコンパイラによって調査、解
消され、実行時にレジスタ競合をチエツクしないものと
して説明した。

しかし、実行時にレジスタ競合を調べるスーパースカラ
プロセッサを基本とすることも可能であり、この場合、
次に述べる第２実施例で示すように同時実行可能なプロ
グラム数分のスケジューラ（本実施例では４）を設け、
各スケジューラが。

各プログラムについて、プログラム供給ユニット４５か
ら供給されるプログラム番号に基づいて。

デコーダ６０１〜６０８がデコードした命令間のスケジ
ューリングを行うようにすれば良い。

（以下余白） （第２実施例） 以下本発明に係るデータ処理装置の第２の実施例につい
て説明する。

第１６図に、本実施例に係るデータ処理装置の全体構成
を示す。

図中、２１０１は、４ポート構成マルチボートインスト
ラクシヨンキヤツシユメモリ、２１０２１〜２１０２４
は可変プログラムカウンタｖＰｃで、それぞれ個別のプ
ログラムの命令を読み出すために使用される。２６０１
〜２６０８は命令デコーダ。

２０４１〜２０４４はスーパースカラプロセッサの動的
スケジューラを表す。２９１１〜２９１４はＬＯＡＤ／
５ＴＯＲＥ：Ｌニー　ット（Ｌ／Ｓ）、２９２１〜２９
２８は整数演算器（ＩＡＬＵ）、２９３１〜２９３４は
浮動小数点加算器（ＦＡＤＤ）、２９４１〜２９４４は
浮動小数点乗算器（ＦＭＵＬ）、２０８１〜２０８４は
２４ポート構成（１６人力、８出力）マルチポートレジ
スタファイルで、それぞれ個別のプログラムのデータを
一時的に保持する。

２０７０は４ポート構成マルチポー１〜データキヤツシ
ユメモリを表す。

２０１５〜２ｏ１８はスイッチ回路で、スイッチ２０１
５はメモリ２１０１と命令デコーダ２６０１〜２６０８
とを接続し、スイッチ２０１６は命令デコーダ２６０１
〜２６０８と動的スケジューラ２０４］−〜２０４４と
を接続し、スイッチ２０１７は動的スケジューラ２０４
１〜２０４４と各種ＡＬＵ２９１１〜２９１４゜２９２
１〜２９２８、２９３１〜２９３４．２９４１〜２９４
４とを接続し、スイッチ１８は各種ＡＬＵ２９１１〜２
９４４とレジスタファイル２０８１〜２０８４とを接続
する。

２０５０は該システム構成を変更する、構成制御ユニッ
トを表す。

また、２１０３１〜２１０３４．２５１１〜２５１４は
制御信号線で、それぞれが個別のプログラムに対応する
。

２０６１〜２０６８はデコードされた命令を伝える信号
線、４１１１〜４１１８と４１２１〜４１２８　、　４
２　］　１　〜４２１８　　と　　４２２１　〜４２２
８　、　　４３１１　〜　４３１８　　と　　４３２１
　〜４３２８　、　　４４１１　〜　４４１８　　と　
　４４２１　〜４４２８も同様の信号線で、それぞれが
個別のプログラムに対応する。２０５２〜２０５５は制
御信号線である。

２０１１〜２０１４は３２バイト幅信号線で、それぞ九
が個別のプログラムに対応する。

２０２１〜２０２８は４バイト幅データ信号線、２７０
１〜２７０４．２７１１〜２７１４は制御信号線＋４バ
イト幅データ信号線、２７２１〜２７２８、２７３１〜
２７３４．２７４１〜２７４４は制御信号線＋４バイト
幅データ信号線×３本（入力２、出力１）、８１０１〜
８１２４．８２０１〜８２２４、８３０１〜８３２４．
８４０］〜８４２４は制御信号線＋４バイト幅データ信
号線を表す。

次に、本第２実施例に係るデータ処理装置の標準的な動
作を説明する。

Ｖ　Ｐ　Ｃ２１０２１〜２１０２４が、命令取り出し信
号を信号線２］０３１〜２１．０３４を通じてメモリ２
１０１に送り、メモリ２１０１からそれぞれ１個以上の
命令を、４プログラム分取り出す。

取り出された命令は、それぞれ信号線２０１１＝２０１
４を介して、スイッチ２０１５に送られる。

スイッチ２０１５では信号線２０１１〜２０１４と２０
２１〜２０２８との回路接続を行い、メモリ２１０１よ
り取り呂された命令を命令デコーダ２６０１〜２６０８
に送る。

命令デコーダ２６０１〜２６０８では、送られてきた命
令を解釈する。

デコードされた各命令は、信号！２０６１〜２０６８を
介して、スイッチ２０１６に送られる。

スイッチ２０１６では信号線２０６１〜２０６８と４１
１１〜４１１８．４２１１〜４２１８．４３１１〜４３
１８．４４１１〜４４１８との回路接続を行い、命令デ
コーダ２６０１〜２６０８より取り出されたデコード済
み命令を、各プログラムに対応する動的スケジューラ２
０４１〜２０４４に送る。

動的スケジューラ２０４１〜２０４４では、それぞれ送
られてきたデコード済み命令のデータ依存関係等をチエ
ツクし、レジスタ競合を起こさない範囲で複数個の命令
を同時に実行させる。

具体的には、レジスタ競合を起こす命令の実行を遅延さ
せる。動的スケジューラ２０４１〜２０４４で同時実行
可能もしくは遅延実行可能と判断された各プログラムの
命令は、それぞれのプログラムに対応するレジスタファ
イル２０８１〜２０８４を用いて命令を実行する。

この時、演算装置として、スイッチ２０１７．２０１８
によって各プログラムに割り当てられたＡＬＵ２９１１
〜２９１４．２９２１〜２９２８．２９３１〜２９３４
．２９４１〜２９４４を使用する。

なお、本第２実施例においては、実行時にレジスタ競合
を調べるスーパースカラプロセッサを仮定しているが、
実行時にレジスタ競合をチエツクしないＶＬＩＷ計算機
を基本として考えることもできる。この場合は、動的ス
ケジューラ４１〜４４は必要とならない。レジスタ競合
は全てコンパイラによって調査、解消されることになる
。

以下、本データ処理装置の構成変更動作について説明す
る。

第１７図は、メモリ１０１内のプログラムの命令列構成
の１例を示したものである。

２１０１１はプログラム１の実行命令、２１０１２はプ
ログラム２の実行命令、２１０１３はプログラム３の実
行命令、２１０１４はプログラム４の実行命令を表わす
。

各命令は４バイトで構成される。

図中、Ｉｌｌ、１１２・・・はプログラム命令をＣ１ｌ
、Ｃ４１はシステム制御命令を表す。

本第２実施例において、システム制御命令は、そのプロ
グラムの並列度情報と共に必要なＡＬＵ種別および、そ
の数を含む。

図中、命令列２１０１１はシステム制御命令Ｃ１ｌによ
り並列度２が指定され、Ｉｌｌと１１２、Ｉ２１とＩ２
２．Ｉ３１とＩ３２、・・・は同時実行可能な命令列を
意味する。

命令列２１０１２はシステム制御命令を持たない命令列
の例である。

命令列２１０１３はシステム制御命令Ｃ３１により並列
度４が指定され、Ｋ２１〜に２４は同時実行可能な命令
列を意味する。

命令列２１０１４はシステム制御命令Ｃ４１により並列
度８が指定され、Ｌｌｌ〜Ｌ１８は同時実行可能な命令
列を意味する。

なおユーザプログラム内でシステム制御命令を使用する
場合は、プログラムの構成が変更される毎にシステム制
御命令を挿入する方法や、あるいは読み出される命令列
中に毎回システム制御命令を挿入する方法等を用いるこ
とができる第１８図は、Ｖ　Ｐ　Ｃ２１０２１の構成図
である。なおＶ　Ｐ　Ｃ２１０２２〜２１０２４も同様
の構成をとる。

図中、２５００は２ビツトシフタ、２５０１は加算器、
２５０２．２５０３はレジスタを表す。

構成変更時には、構成制御ユニット２０５０から信号線
２５１１を介して送られてくる実行命令数の値をシフタ
２５００により２ビツトシフトして（４倍して）、レジ
スタ２５０３に記憶されている命令読み出しバイト数を
書き換える。

また、レジスタ２５０２には前回計算した命令読み出し
先頭アドレスが格納されており、この両レジスタの出力
がＶ　Ｐ　Ｃ２１０２１の出力となり、信号１ｓ２１０
３１を介してメモリ２１ｏ１に送られる６即ちＶ　Ｐ　
Ｃ２１０２１は、命令の読み出し先頭アドレスと読み出
し命令数とを出力するプログラムカウンタである。

さらに、両レジスタの出力は、加算器２５０１の２人力
値となり、その演算結果が次回命令読み呂し先頭アドレ
スとしてレジスタ２５０２に格納される。

第１９図に、構成制御ユニット２０５０の構成を示す。

２５５１〜２５５４は、システム制御命令から並列度と
必要ＡＬＵ数を取り出すユニット、５６３１〜５６３４
は各プログラムの並列度情報を格納するレジスタ、５６
４１〜５６４４は各プログラムの必要ＡＬＵ数情報を格
納するレジスタ、２５７１は、各プログラムから同時に
読み出す命令数を制御する複数プログラム制御ユニット
、２５７２は、各プログラムに必要なＡＬＵを割り当て
るＡＬＵ割り当て制御ユニットである６ ２５８１．２５８２．２５８３はスイッチ制御ユニット
で、それぞれスイッチ２ｏ１５、スイッチ２０１６、ス
イッチ２０１７．２０１８１７１切り替え制御を行う。

２０５９は、実行中の４つのプログラム間で優先順位を
決定し、該優先順位に従ってプログラムの実行順序を制
御するプログラム間スケジューリングユニットである。

次に、構成制御ユニット２０５０の動作を説明する。

動的スケジューラ２０４１〜２ｏ４４の何れかにおいて
、システム制御命令が検出されると、対応する信号ｌＩ
２５４１〜３５４４によって、ユニット２５５１〜２５
５４に伝えられる。命令中に含まれる並列度と必栗ＡＬ
Ｕ数はユニット２５３１〜２５３４において取り出され
、取り出された並列度は、信号線５６１１〜５６１４に
より、必要Ａ　Ｌ　Ｕ数は、信号線５６２１〜５６２４
により、対応するレジスタ５６３１〜５６３４．５６４
１〜５６４４に格納される。

複数プログラム制御ユニット２５７１、ＡＬＵ割り猫で
制御ユニット２５７２は、プログラム間スケジューリン
グユニット２０５９によって制御される。

複数プログラム制御ユニット２５７１は、レジスタ５６
３１〜５６３４に格納されている各プログラムの並列度
をもとに、各プログラムの読み出し命令数を決定し、そ
の読み出し命令数を制御線２５１１〜２５１４により出
力し、Ｖ　Ｐ　Ｃ２１０２１〜２１０２４、スイッチ制
御ユニット２５８１．２５８２に伝える。

ＡＬＵ割り当て制御ユニット２５７２は、レジスタ５６
４１〜５６４４に格納さ九ている各プログラムの必要Ａ
、　Ｌ　Ｕ数をもとに、各プログラムのＡＬＵ使用数情
報を決定し、スイッチ制御ユニット２５８３に伝える。

複数プログラム制御ユニット２５７１は、実行される各
プログラムの読み出し命令数、すなわち各プログラムに
対して割り当てら九る命令デコーダ数を求めるユニット
である。

すなわち、複数プログラム制御ユニット２５７１は、プ
ログラム間スケジューリングユニット２０５９によって
示される優先順位の高いプログラムから順番に、プログ
ラムの並列度を調べる。その総和が命令デコーダ数（本
実施例ではｎ＝８）を越えない範囲で、各プログラムに
おいて取り出すべき命令数を決定し、該命令数を信号線
２５１１〜２５１４に出力する。命令デコーダを割り当
てることの出来ないプログラムは、実行が一時的に凍結
される。実行が凍結されたプログラムは、その後、優先
順位が高くなれば、凍結が解除される。

第２０図は、複数プログラム制御ユニット２５７１の動
作を表すフローチャートである。

実行すべきプログラムが、ＶＬＩＷ計算機を基本とした
システム用のコンパイラで変換されたものならば（図中
、コンパイルモード○Ｎ）、プログラムの優先度の高い
順に指定された並列炭分だけ、プログラムに対して命令
デコーダを割り当てる。

またスーパースカラを基本としたシステム用のプログラ
ムに対しては、基本的にはＶＬＩＷと同様であるが、余
った命令デコーダも優先度の高い順に割り当てる。

ＡＬＵ割り当て制御ユニット２５７２は、実行される各
プログラムに対して、必要なＡＬＵを割り当てる。複数
プログラム制御ユニット２５７１と同様、プログラム間
スケジューリングユニット２０５９によって示される優
先順位の高いプログラムから順番に、各種ＡＬＵの必要
個数を調べる。

その総和が各種ＡＬＵ総数を越えない範囲で、各プログ
ラムに対して割り当てるＡＬＵ数を決定し、その情報を
信号線２５４０に出力する。

必要なＡＬＵを割り当てることの出来ないプログラムは
、実行が凍結される。実行が凍結されたプログラムは、
その後、必要なＡＬＵが使用可能となれば、凍結が解除
される。

第２１図は、ＡＬＵ割り当て制御ユニット２５７２の動
作を表すフローチャートである。

実行すべきプログラムが、ＶＬＩＷ計算機を基本とした
システム用のコンパイラで変換されたものならば（図中
、コンパイルモードＯＮ）、プログラムの優先度の高い
順に、指定さｔたＡＬＵ数分だけＡＬＵを割り当てる。

またスーパースカラを基本としたシステム用のプログラ
ムに対しては、最低各種ＡＬＵを１つずつ与え、余った
ＡＬＵを優先度の高い順に１つずつ割り当てる。

スイッチ制御ユニット２５８１は、制御線２０５２を介
して、スイッチ２０１５を切り替え、各プログラムにお
いて取り呂された命令を命令デコーダ２６０１〜２６０
８に伝える。

スイッチ制御ユニット２５８２は、制御線２０５３を介
して、スイッチ２０１６を切り替え、命令デコーダ２６
０１〜２６０８でデコードされた命令を、対応するプロ
グラムの動的スケジューラ２０４１〜２０４４に伝える
。

スイッチ制御ユニット２５８３は、制御線２０５５を介
して、スイッチ２０１７．２０１８を切り替え、各種Ａ
ＬＵ２９１１〜２９１４．２９２１〜２９２８、２９３
１〜２９３４．２９４１〜２９４４を、対応するプログ
ラムの動的スケジューラ２０４１〜２０４４、レジスタ
ファイル２０８１〜２０８４と接続する。

第２２図は、スイッチ２０１７の構成図である。

１７０１〜１７０４はＡＬＵ選択スイッチ、１７５はＡ
ＬＵ接続スイッチを表す。

図中、４１２１〜４１２８．４２２１〜４２２８、４３
２１〜４３２８、４４２１〜４４２８は、動的スケジュ
ーラからの入力線、２０５５は構成制御ユニット２０５
０からの入力線、１７１０１〜１７１２０．１７２０１
〜１７２２０．１７３０１〜１７３２０．１７４０１〜
１７４２０は、各ＡＬＵ選択スイッチとＡＬＵ接続スイ
ッチを結ぶ信号線で、２２１１〜２２１４．２２２１〜
２２２８．２２３１〜２２３４．２２４１〜２２４４は
、各種ＡＬＵ２９１１〜２９１４．２９２１〜２９２８
．２９３１〜２９３４．２９４１〜２９４４に接続され
る出力線である。

各Ａ　Ｌ　Ｕ選択スイッチ１７０１〜ｌ７０４からの出
力線の本数はＡＬＵ総数に等しく、信号線１７１０１〜
１７１２０．１７２０１〜１７２２０．１７３０１〜１
７３２０．１７４０１〜１７４２０は、それぞれＡＬＵ
２９１１〜２９４４と一対一に対応する６ ＡＬＵ接続スイッチ２１７５は、構成制御ユニット２０
５０からの制御線２０５５を介して、切り替え制御が行
われる。

各ＡＬｔＪ選択スイッチ１７０１〜１７０４と、各種Ａ
ＬＵ２９１１〜２９１４．２９２１〜２９２８．２９３
１〜２９３４．２９４１〜２９４４の中から必要なＡＬ
Ｕを接続することにより、動的スケジューラ２０４１〜
２０４４と命令を実行するために必要なＡＬＵとの接続
が行われる。

第２３図は、スイッチ２０１８の構成図である。

１８０１〜１８０４はボート選択スイッチ、２１８５は
ＡＬＵ接続スイッチを表す。

２７１１〜２７１４．　２７．２１〜２７２８．２７３
１〜２７３４．２７４１〜２７４４は、各種ＡＬＵ２９
１１〜２９１４．２９２１〜２９２８、　２９３１〜２
９３４、　２９４１〜２９４４とＡＬＵ接続スイッチ２
１８５を結ぶ信号線、２０５５は構成制御ユニット２０
５０からの入力線、１８　］、０１〜１８１２０．１８
２０１〜１８２２０．１８３０１〜１８３２０．１８４
０１〜１８４２０は、ＡＬＵ接続スイッチ２１８５とボ
ート選択スイッチ１８０１〜１８０４を結ぶ信号線、８
１０１〜８１２４．８２０１〜８２２４．８３０１〜８
３２４．８４０１〜８４２４は、各レジスタファイル２
０８１〜２０８４のボートに接続するデータ線である。

各ボート選択スイッチ１８０１〜１８０４とＡＬＵ接続
スイッチ２１８５とを結ぶ信号線の本数はＡＬＵ総数に
等しく、信号線１８１０１〜１８１２０．１８２０１〜
１８２２０．１８３０１〜１８３２０．１８４０１〜１
８４２０は、それぞれＡ、ＬＵ２９１１〜２９４４と一
対一に対応する。

ＡＬＵ接続スイッチ２１８５も、スイッチ２０１７内の
ＡＬＵ接続スイッチ２１７５と同様。

構成制御ユニット２０５０からの制御線２０５５を介し
て切り替え制御が行われる。そして、各レジスタファイ
ルボート選択スイッチと、各種ＡＬＵ２９１１〜２９１
４．２９２１〜２９２８．２９３１〜２９３４．２９４
１〜２９４４の中から必要なＡＬＵを接続することによ
り、レジスタファイル２０８１〜２０８４と命令を実行
するために必要なＡＬＵとの接続が行われる。

以上のように、本第２実施例においては、ＡＬＵ２９１
ｉ〜２９１４．２９２１〜２９２８．２９３１〜２９３
４．２９４１〜９４４を、各プログラムに固定してデコ
ーダに接続する。

しかし、前記第１実施例と同様に、ＡＬＵをプログラム
に固定せず、各プログラムの命令実行時に必要なＡＬＵ
を判断して接続する方式も考えられる。

以下、この場合について説明する。

この場合、動的スケジューラ２０４１〜２０４４は命令
出力時に、各命令に対してどのプログラムに所属するか
を示すプログラム番号と。

どの種類のＡＬＵを使用するかを示すＡＬＵ番号を付加
する。

なお、この方式の場合、前記第１実施例と同様、システ
ム制御命令において必要ＡＬＵ数を示す：イールドは必
要ない。

さらに、構成制御ユニット２０５０内におい１もＡＬＵ
割り当て制御ユニット３５７２、スイッチ制御ユニット
２５８３が不要となる。

また、スイッチ２０１７．２０１８内に、ＡＬＵ選択−
Ｌ　ニー　ッｈ　１７０１〜１７０４、］−８０１〜１
８０４　（７）　ｆ’わりに、スイッチ制御ユニット２
１７６．２１８６を導入し、スイッチ２０１７ａ、２０
１８ａとする。

第２４図に、スイッチ２０１７ａの構成を示す。

図中、２１７５はＡＬＵ接続スイッチ、２１７６はスイ
ッチ制御ユニットである。

４１２１〜４１２８、４２２１〜４２２８．４３２１〜
４３２８．４４２１〜４４２８は、それぞれ動的スケジ
ューラ２０４１〜２０４４からの入力線である。

各人力線には、デコード済み命令、プログラム番号、Ａ
ＬＵ番号が流れる。

デコード済み命令とプログラム番号の２つは４１２１２
〜４１２８２．４２２１２〜４２２８２．４３２１２〜
４３２８２．４４２１２〜４４２８２の信号線によりＡ
ＬＵ接続スイッチ２１７５に入力され、ＡＬＵ番号は４
１２１１〜４１２８１゜４２２１１〜４２２８１．４３
２１１〜４３２８１．４４２１１〜４４２８１の信号線
により、スイッチ制御ユニット２１７６に入力される。

出力線２２１１〜２２１４．２２２１〜２２２８、２２
３１〜２２３４、２２４１〜２２４４は、それぞれＡＬ
Ｕ２９１１〜２９１４．２９２１〜２９２８、２９３１
〜２９３４．２９４１〜２９４４と接続される。

２１７７は、スイッチ制御ユニット２１７６がＡＬＵ接
続スイッチ２１７５を制御するための制御信号線である
。

次に、このスイッチ２０１７の動作を説明する。

第２５図は、ＡＬＵ接続スイッチ１７５の動作を表すフ
ローチャートである。信号線４１２１１〜４４２８１に
より、スイッチ制御ユニット２１７６に対して、各命令
を実行するのに必要なＡＬＵ番号が与えられる。

スイッチ制御ユニット２１７６では、信号線４１２１１
〜４４２８１によって示されるＡＬｔＪ番号が１（Ｌ／
Ｓ）ならば出力線２２１１〜２２１４に対し、２　（Ｉ
ＡＬＵ）ならば２２２１〜２２２８に対し、３　（ＦＡ
ＤＤ）ならば２２３１〜２２３４に対し、４　（ＦＭＵ
Ｌ）ならば２２４１〜２２４４に対し、信号４！４１２
１２〜４４２８２を接続する。

第２６図は、スイッチ２０１８ａの構成図を示したもの
である。２１８５はＡＬＵ接続スイッチ、２１８６はス
イッチ制御ユニットを表す。

２７１１〜２７１４は各Ｌ／Ｓからスイッチ２０１８へ
の入出力線であり、そのうち７１１１〜７１４１は各Ｌ
／Ｓよりプログラム番号、接続要求をスイッチ制御ユニ
ット２１８６へ送る信号線で、７１１２〜７１４２は制
御信号線＋４バイト幅入出力線である。同様に２７２１
〜２７４４はＩＡＬＵ、ＦＡＤＤ、ＦＭＵＬがらスイッ
チ２０１８ａへの入出力線であり、そのうち、　７２１
１〜７４４１は各ＡＬＵよりプログラム番号、接続要求
をスイッチ制御ユニット２１８６へ送る信号線で、２７
２１ａ　　−２７４４ａ、　　２７２１ｂ　〜２７４４
ｂは制御信号線＋４バイト幅出力線、２７２１ｃ〜２７
４４ｃは制＃信号線＋４バイト襠入力線である。８１０
１〜８１２４．８２０１〜８２２４．８３ｏ１〜８３２
４．８４０１〜８４２４はそれぞ九マルチポートレジス
タファイ／ｌ／　２０８１．２０８２．２０８３．２０
８４（７）各ボートと接続される入出力線である。

２１８７は、スイッチ制御ユニット２１８６がＡＬＵ接
続スイッチ２１８５を制御するための制御信号線である
。

次にスイッチ２０１８ａの動作を説明する。

第２７図は、ＡＬＵ接続スイッチ２１８５の動作を表す
フローチャートである。

信号線７１１１〜７４４１によって、スイッチ制御ユニ
ット２１８６に対して、各ＡＬＵからプログラム番号、
接続要求が伝えられる。

スイッチ制御ユニット２１８６では、信号線７１１１〜
７４４１から得られるプログラム番号。

接続要求をもとに、プログラム番号が１ならば入出力線
８１０１〜８１２４に対し、２ならば入出力ｕＡ８２０
１〜８２２４に対し、３ならば入出力線８３０１〜８３
２４に対し、４ならば入出力線８４０１〜８４２４に対
し、接続要求によって示される本数分だけの信号線を接
続する。

なお、ここで言う示す信号線の本数とは、前記第１実施
例と同様、Ｌ／Ｓに関してはＲＥＡＤ／ＷＲＩＴＥの要
求に対して１本、その他の命令実行ユニットに対しては
、ＲＥＡＤ要求に対しては２本、ＷＲＩＴＥ要求に対し
ては１本である。

以上のように本発明の第１、第２実施例によれば、デー
タ処理装置内に、処理するプログラムの並列性に応じて
、逐次構造を変化させる、マルチプロセッサ構成を実現
し、該データ処理装置内で、同時に処理できる命令数を
複数のプログラムで補償することにより、データ処理装
置の稼動率を向上させることにより、ハードウェアの性
能を十分に活かすことが可能となる。

すなわち、スーパースカラプロセッサ、もしくはＶ　Ｌ
、Ｉ　Ｗ計算機上において、処理するプログラムの並列
性に応じて、動的に構造を変化させるマルチプロセッサ
構成を実現し、同時に処理できる命令数を複数のプログ
ラムで増やすことにより、データ処理装置内の並列処理
機構の稼動率を向上させることができる。

また、コンパイラも、ハードウェア上の定まった並列度
に無理に合致させる必要がなく、個々のプログラムが有
する並列度に応じた、複数命令処理オブジェクトファイ
ルを作れば良く、コンパイラの負担を減少させることが
できる。

さらに、種々のＡＬＵ資源を共有することにより、資源
の節約、および、高速専用演算器導入による処理の高速
化を図ることができる。

また、スーパースカラを基本としたシステム構成におい
ては、プロセッサ内の同時処理可能な命令数が増減した
場合でも、同じアーキテクチャを維持している限り、ソ
フトウェアの互換性は保持できる。

（以下余白） 〔発明の効果〕 以上のように、本発明によれば、複数のプログラムより
、同時処理可能な命令を取りだし、同時に実行するため
、複数のプログラムを高速に効率良く実行することがで
きる。

また、このデータ処理装置において、複数プログラムの
実行に、演算器を共用することにより、ハードウェア量
を、さほど増加することなく、パイプラインの汎用性を
保つことができる。

【図面の簡単な説明】

第１図は本発明の第１実施例に係るデータ処理装置の全
体構成を示すブロック図、第２図はプログラムの命令列
の構成を示す説明図、第３図は可変プログラムカウンタ
の構成を示すブロック図、第４図は複数プログラム命令
列フェッチ制御装置の構成を示すブロック図、第５図は
複数プログラム制御装置の構成を示すブロック図、第６
図はスケジューリング制御装置の構成を示すブロック図
、第７図はスイッチの動作およびプログラムの優先順位
を示す説明図、第８図はスケジューリング制御装置内の
ユニットの動作を示す説明図、第９図はスケジューリン
グ制御装置内のユニットの動作アルゴリズムを示すフロ
ーチャート、第１０図はスイッチ制御装置のスイッチマ
トリックス網制御アルゴリズムを示すフローチャート、
第１１図はプログラム番号供給ユニットの動作アルゴリ
ズムを示すフローチャート、第１２図は命令実行ユニッ
ト接続装置の構成を示すブロック図、第１３図はスイッ
チ制御装置のスイッチマトリックス網制御アルゴリズム
を示すのフローチャート、第１４図はレジスタファイル
接続装置の構成を示すブロック図、第１５図はスイッチ
制御装置のスイッチマトリックス網制御アルゴリズムを
示すのフローチャート、第１６図は本発明の第２実施例
に係るデータ処理装置の全体構成を示すブロック図、第
１７図はプログラム命令の構成を示す説明図、第１８図
は可変プログラムカウンタの構成を示す説明図、第１９
図は構成制御ユニットの構成を示すブロック図、第２０
図は複数プログラム制御ユニットの動作アルゴリズムを
示すフローチャート、第２１図はＡＬＵ割り当て制御ユ
ニットの動作；ルゴリズムを示すフローチャート、第２
２図は負的スケジューラとＡ　Ｌ　Ｕを接続するスイッ
チの構成を示すブロック図、第２３図はＡＬＵとマルチ
ポートレジスタファイルを接続するスイッチの有酸を示
すブロック図、第２４図は動的スケジューラとＡＬＵを
接続するスイッチの他の構成を示１ブロック図、第２５
図は他の構成における動的２ケシユーラとＡＬＵを接続
するスイッチの動作アルゴリズムを示すフローチャート
、第２６図（ｊＡＬＵとマルチポートレジスタファイル
を接続するスイッチの他の構成を示すブロック図、第２
７図は他の構成におけるＡＬＵとマルチポートレジスタ
ファイルを接続するスイッチの動作アルゴリズムを示す
フローチャートである。 １５・・・複数プログラム命令列フェッチ制御装置。 ３０・・スケジューリング制御装置、４５　・プログラ
ム番号供給ユニット、６９・・・命令実行ユニット接続
装置、７０・マルチポートデータキャッシュメモリ、７
５・　レジスタファイル接続装置、８１〜８４・・・マ
ルチポートレジスタファイル、１０］・・マルチポート
インストラクションキャッシュメモ　　リ　　、　　　
１５１　、　　６９１　、　　７５１．　　　９０１１
　．９ｏ１２・・スイッチマトリックス網、１５２・・
・複数プログラム制御装置、１５３．６９２．７５２２
．９０・・・スイッチ制御装置、６０１〜６０８・・命
令デコーダ、１０２１〜１０２４・・可変プログラムカ
ウンタ、１７０１〜１７０４〜ＡＬＵ選択スイッチ、１
８０１〜１８ｏ４・・ポート選択スイッチ、２０１５〜
２０１８・・・スイッチ回路、２０４１〜２０４４・・
動的スケジューラ、２０５０・・・構成制御ユニット、
２０５９・・・プログラム間スケジューリングユニット
、２０７０・・・マルチポートデータキャッシュメモリ
、２０８１〜２０８４・・・マルチポートレジスタファ
イル、２１０１・・マルチポートインストラクションキ
ャッシュメモリ、２１７５．２１８５・・・ＡＬＵ接続
スイッチ、２１８６・・スイッチ制御ユニット、２５７
１・・・複数プログラム制御ユニット、２５７２・・・
ＡＬＵ割す当て制御ユニット、２５８１．２５８２．２
５８３．２１７６．２６０１〜２６０８−・命令デコー
ダ、２９１１〜２９１４．２９２１〜２９２８．２９３
１〜２３３４．２９４１〜２９４４・・・演算器、　２
１０２１〜２１０２４・・・可変プログラムカウンタ。 出願人　株式会社　日　立　製　作　所代理人　弁理士
　　富　１）和子 第 図 第１２図 第１３図 第１４図 第 図 ハ

Claims (1)

1. 【特許請求の範囲】 １、並列実行可能な複数の命令を、複数のプログラムよ
   り抽出する手段と、抽出した複数の命令を並列に実行す
   る、前記複数プログラムにより共用される複数の演算器
   とを有することを特徴とするデータ処理装置。 ２、並列実行可能である命令数を示すシステム制御命令
   を含むプログラムを複数格納するメモリと、 システム制御命令に応じて、並列実行可能である１以上
   の命令よりなる命令列を、メモリに格納された複数のプ
   ログラムの各プログラムより、並列に取り出す命令列読
   み出し手段と、並列に動作する複数のデコーダと、 前記命令列読み出し手段が並列に取り出した複数の命令
   列を構成する、複数の命令を、前記複数のデコーダに分
   配する分配手段と、 デコードされた命令を並列に実行する複数種の複数の演
   算器と、 前記複数のデコーダと複数の演算器とを、各デコーダが
   デコードした命令種に応じて、各々接続する演算器接続
   手段と、 並列に実行する命令の属する各プログラムに対応して設
   けられた複数のレジスタファイルと、演算器よりの接続
   要求に応じ、前記複数の演算器と複数のレジスタファイ
   ルとを、各演算器が実行した命令の属するプログラムに
   応じて接続するレジスタファイル接続手段と、 を有することを特徴とするデータ処理装置。 ３、請求項２記載のデータ処理装置であって、前記演算
   器接続手段に代えて、 並列実行する各プログラムに対応して設けられた、前記
   複数のデコーダがデコードした複数の命令の、各プログ
   ラム内における命令間の依存関係を解析して命令実行を
   制御する複数の動的スケジューリング手段と、 前記複数のデコーダと複数の動的スケジューリング手段
   とを、各デコーダがデコードした命令の属するプログラ
   ムに応じ各々て接続する動的スケジューリング手段接続
   手段と、 前記複数の動的スケジューリング手段と複数の演算器と
   を、動的スケジューリング手段がスケジューリングした
   命令の命令種に応じて、各々接続する第２の演算器接続
   手段と、 を有することを特徴とするデータ処理装置。 ４、請求項２または３記載のデータ処理装置であって、 前記命令列読み出し手段は、並列に実行する複数のプロ
   グラムに対応して設けられた、対応するプログラムのシ
   ステム制御命令に応じて、各プログラムの、前記並列実
   行可能である命令よりなる命令列の先頭読み出しアドレ
   スと、並列実行可能な命令数である読み出し命令数とを
   、順次、それぞれ発生する、複数の、カウント単位幅可
   変なプログラムカウンタであることを特徴とするデータ
   処理装置。 ５、請求項２、３または４記載のデータ処理装置であっ
   て、 前記レジスタファイル接続手段は、前記複数のデコーダ
   でデコードされた命令に該命令の属するプログラムを識
   別するプログラム番号を付与する手段と、前記演算器に
   備えられた、実行する命令に付与されたプログラム番号
   を接続要求に付加する手段と、接続要求と付加されたプ
   ログラム番号に応じて、演算器とレジスタファイルを接
   続するスイッチマトリックスとより構成されることを特
   徴とするデータ処理装置。 ６、請求項２、３または４記載のデータ処理装置であっ
   て、 前記メモリに格納された複数のプログラムは、各システ
   ム制御命令内に、自プログラムが必要とする演算器数の
   情報をも含み、 かつ、システム制御命令に応じて、前記各接続手段の接
   続を統一的に制御する構成制御手段を備えたことを特徴
   とするデータ処理装置。 ７、請求項２、３、４、５または６記載のデータ処理装
   置であって、 前記分配手段に、複数の命令より抽出した並列実行可能
   な複数の命令数が、備えた複数のデコーダ数より多い場
   合に、これをプログラム単位に、優先制御して複数のデ
   コーダに分配する優先制御手段を備えたことを特徴とす
   るデータ処理装置。 ８、請求項２、３、４、５、６または７記載のデータ処
   理装置であって、 前記複数のデコーダが並列にデコードした複数の命令を
   、プログラム単位に、演算器種毎に優先制御して実行す
   ることを特徴とするデータ処理装置。 ９、相互に演算器を共用する、複数命令を並列に実行可
   能な複数のプロセッサよりなることを特徴とするマルチ
   プロセッサシステム。 １０、並列実行可能な複数の命令を複数のプログラムよ
   り抽出し、複数の演算器を前記複数のプログラムにより
   共用して、抽出した複数の命令を並列に実行することを
   特徴とする複数プログラムの並列実行方法。