JPH0429095B2 - - Google Patents

Description

【発明の詳細な説明】 発明の分野 この発明は大型、高性能、汎用デイジタルデー
タ処理システムの同期式中央処理装置の分野にあ
る。特に、この発明は機械語が中央処理装置間に
伝送され、必要なとき機械語を整列することがで
きる通信センターとして分配器が役に立つ中央処
理装置の中央実行パイプラインユニツトのための
分配器に関する。

先行技術の説明 データ処理システムの１要素を構成する複数の
中央処理装置（CPU）の性能を向上させるため
に、多くの変更および改良がこれらのCPUに施
されてきた。

このような変更の１つには、オペランドおよび
命令をフエツチするのに必要な時間を最小にする
ためにCPUに設置されたキヤツシユ装置の使用
がある。さらに、CPUの性能を向上させるため
に、CPUは同期化される。すなわち、１つのク
ロツクがCPUの動作の各ステツプまたはステー
ジを制御する複数のクロツクパルスを発生させる
ようにする。

同期化は、各命令が次々にステツプの同じシー
ケンスを行ないつつ、各命令を実行するプロセス
を多数のシーケンシヤルステツプに分割すること
によつて、命令の並列実行、命令の重復実行、あ
るいは命令のパイプライン実行を可能とする。

各々がCPUの命令レパートリーのサブセツト
を実行することができるいくつかの実行装置を有
し、実行装置が互いに実質的に独立している
CPUにおいて、CPUの中央実行パイプライン装
置は、連続ステツプで、オペランドあるいはター
ゲツトワードすなわち各命令のオペランドの取出
しを含み、各々は各命令が進行する１クロツク期
間を終了する必要がある命令の実行を初期化する
ことが望ましい。それで、中央実行パイプライン
の最後のステツプの終りに、命令およびそのオペ
ランドすなわちターゲツトワードは使用可能であ
り実行の用意ができているかあるいは命令は適当
な実行装置によつて実行されるかである。

各命令が中央実行パイプライン装置を通過し終
つたとき複数の実行装置のうちの１つによつて、
命令のターゲツトワードを使用可能にし、実行の
準備をするように、ソースが何であろうとも、１
以上あるターゲツトワードは出来るかぎり迅速に
実行装置に転送される必要がある。

命令は整列されるべきターゲツトワードにデー
タを必要とするので、ターゲツトワードの整列は
それがアドレス指定される実行装置によつてそれ
を受信する前になされるべきである。

さらに、このようなCPUは、出来るかぎり迅
速にCPUの性能を最大にするように、実行装置
に加えてCPUのユニツト間および中央パイプラ
イン実行装置そのもの内に情報を伝送する手段が
必要である。

発明の要約 この発明は命令取出し装置、コレクタ装置、キ
ヤツシユ装置および複数の実行装置を有す同期式
CPUの中央実行パイプライン装置のための分配
器を提供する。

実行装置の１つである中央実行装置はいわゆる
基本的オペレーシヨンを実行し、その基本的オペ
レーシヨンの多くは単一のクロツク期間で実行さ
れ得るものであり、そのオペレーシヨンの結果
は、他の装置が所定の機能を実行できるように、
他の装置によつてしばしば必要とされるものであ
る。

分配器は中央実行パイプライン装置および２進
演算実行装置のＡ／Ｑレジスタの内容のコピーが
蓄積される一対のＡ／Ｑレジスタを含み、その２
つの実行装置は好ましい実施例においてそれの内
容を変更する動作を実行する。

さらに、分配器はターゲツトワードすなわち命
令ワードの実効アドレスが蓄積される実効アドレ
スレジスタを含む。

Ａ／Ｑレジスタに蓄積された信号は二者択一選
択Ａ／Ｑスイツチに供給され、その選択Ａ／Ｑス
イツチは２つのＡ／Ｑレジスタのうちの１つのレ
ジスタの内容をその出力として出す。２つのＡ／
Ｑレジスタの選択は制御信号によつてイネーブル
されるのがＡ／Ｑスイツチのどの位置であるかに
よつて決定される。

さらにまた、分配器は２つの機械語位置、１つ
のは奇数位置、もう１つは偶数位置に２つの機械
語を蓄積するためのデータレジスタを含む。

好ましい実施例では、各機械語は36ビツトであ
つて、６ビツトキヤラクタあるいは９ビツトキヤ
ラクタかのどちらかに分割することができる。

分配器の整列機能はキヤラクタ整列スイツチお
よびデータレジスタに蓄積される機械語が加えら
れるワード整列スイツチによつて実行される。そ
のスイツチのどの位置がイネーブルされているか
に応じて、キヤラクタ整列スイツチはその出力ワ
ードに４つの９ビツトキヤラクタを整えるかある
いはデータレジスタに偶数番号のワードの６つの
６ビツトキヤラクタのうちの１つを整える。

ワード整列スイツチはその出力として、スイツ
チのどの位置がイネーブルされているかによつ
て、レジスタに蓄積される奇数ワードかあるいは
偶数ワードのどちらかである機械語、すなわち、
18ビツトよりなる実効アドレスが、スイツチのど
の位置がイネーブルされるかによつて、その出力
ワードの上半分かあるいは下半分かのどちらかで
ある機械語を出す。

キヤラクタおよびワード整列スイツチの出力、
コレクタ装置の出力およびＡ／Ｑスイツチの出
力、等のソースはデータインスイツチに供給され
る。そのデータインスイツチは、どの位置がイネ
ーブルされているかに従つて、ソースの１つから
導かれる一対の機械語を選択する。もし、選択さ
れたソースが単一のワードを提供するならば、デ
ータインスイツチの出力の第２番目、すなわち奇
数ワードはすべて論理“０”である。

データインスイツチの出力は中央実行装置およ
び命令取出し装置に伝送される。さらに、データ
インスイツチの出力はデータレジスタスイツチへ
の入力でもある。データレジスタスイツチの第２
の入力はキヤツシユ装置からの一対の機械語であ
る。

データレジスタスイツチは１対の四者択一スイ
ツチであり、その各スイツチ対は１機械語巾であ
り、スイツチのどの位置がイネーブルされている
かによつて、データレジスタの１つのワード位置
かあるいは両方のワード位置に蓄積するため、加
えられる４つの機械語の１つをスイツチに加える
ことができる。データレジスタに蓄積された機械
語はCPUの実行装置および中央実行パイプライ
ン装置のページイング論理に伝送されるとともに
キヤラクタおよびワード整列スイツチに伝送され
る。

発明の目的 したがつて、この発明の目的はCPUの実行装
置に命令のターゲツトワードを伝送するために
CPUの中央実行パイプライン装置のための分配
装置を提供することにある。

この発明の他の目的はCPUの装置間に伝送さ
れる機械語のための通信センタであるCPUの中
央実行パイプライン装置のための分配器を提供す
ることにある。

この発明のさらに他の目的は、その実行装置に
よつて実行されるべき命令によつて必要ならば、
実行装置に機械語を伝送する前に機械語を整列す
るCPUの中央実行パイプライン装置のための分
配器を提供することにある。

この発明の説明（実施例の説明） 図面を説明すると、分配器１０の主なレジスタ
は中央処理装置の実行装置のためのデータ入力レ
ジスタとして機能するデータレジスタ（RD）１
２である。中央処理装置はその装置の１つとして
分配器１０が構成要素である中央実行パイプライ
ン装置（CEPU）を含む。好ましい実施例では、
CPUの実行装置は中央実行装置（CEU）、10進キ
ヤラクタ装置（DECCU）、仮想メモリ、セキユ
リテイおよびマルテイクス装置（VMSM）であ
る。

データレジスタ１２への主な入力はCPUのキ
ヤツシユ装置から生じ、データレジスタスイツチ
１４に加えられる、すなわちデータレジスタスイ
ツチ１４への入力である２つの機械語よりなる。

好ましい実施例では、機械語、すなわちワード
は、36の排列されたビツトであり、４つの９ビツ
トキヤラクタあるいは６つの６ビツトキヤラクタ
に分割することができる。

半ワードは18の排列されたビツトである。

好ましい実施例では、データレジスタスイツチ
１４は２つの並んだ４つの選択スイツチのうちの
１つであり、そのスイツチの各セツトは１ワード
巾である。データレジスタ１２は２ワード巾であ
るので、それは２つの機械語を表わす２進信号を
蓄積することができる。データレジスタ１２は偶
数ワード位置１６および奇数ワード位置１８とし
て識別される２つの機械語位置を有する。

データレジスタ１２への入力の他のソースは
CPUのコレクタ装置および、スイツチのどの位
置がイネーブルされるかによつて、BINAUA／
Ｑレジスタ２２に蓄積される２ワード又は中央
Ａ／Ｑレジスタ２４に蓄積される２ワードを表わ
す信号を伝送するＡ／Ｑスイツチ２０、すなわち
２つのうちの１つを選択する２ワード巾スイツチ
の出力である。

データレジスタ１２に蓄積するための信号の２
つの他のソースはキヤラクタ整列スイツチ２６お
よびワード直接整列スイツチ２８の出力である。

データレジスタ１２に蓄積される信号はデータ
バス３０によつてワード直接整列スイツチ２８に
伝送されるかあるいはスイツチ２８に加えられ
る。

好ましい実施例では、データレジスタ１２に蓄
積される偶数番号ワードの信号だけがキヤラクタ
整列スイツチ２６に加えられる。キヤラクタ整列
スイツチ２６は、好ましい実施例では、10のうち
１つを選択する１ワード巾のスイツチで、ワード
直接整列スイツチ２８は４つのうちの１つを選択
する１ワード巾のスイツチである。

ワード直接整列スイツチ２８に加えられる入力
信号の第２のセツトは実効アドレスレジスタ
REA３２に蓄積される信号である。

この実効アドレスはCPUのCEPUのアドレス
形成論理によつて展開され、実効アドレスが
CEPUのＡサイクルの終りで形成され使用可能で
ある命令のターゲツトワードの実効アドレスであ
る。

好ましい実施例では、この有実アドレスは、18
ビツト２進数、すなわち半ワードで、直接演算す
なわち命令のオペランドを形成するためワード直
接整列スイツチ２８によつて使用される。

その各々が１つの機械語であるキヤラクタ整列
スイツチ２６、ワード直接整列スイツチ２８から
の出力および２ワードであるＡ／Ｑスイツチ２０
とコレクタからの出力はデータインスイツチ３
４、すなわち５つのうちの１つを選択する２ワー
ド巾のスイツチへの入力信号のソースである。

２ワードであるデータインスイツチ３４の出力
は入力信号のその第２のセツトとしてデータレジ
スタスイツチ１２に加えられる。次に、データレ
ジスタスイツチ１４への２つの信号ソースはキヤ
ツシユ装置とスイツチ３４の出力である。さら
に、データインスイツチ３４の出力はCPUの命
令取出し装置および中央実行装置に加えられるか
あるいはデータバス３６を介して伝送される。

データレジスタ１２に蓄積された信号、すなわ
ち２つの機械語は、データバス３８を介して、中
央処理装置の４つの実行装置、すなわち、中央実
行装置（CEU）、２進演算装置（BINAU）、10進
キヤラクタ装置（DECCU）および仮想メモリ、
セキユリテイおよびマルチイツクス装置
（VMSM）に加えられるかあるいは伝送される。

さらに、レジスタ１２はそのページング論理の
ようなCEPUの他の構成要素にバス３８を介して
伝送されるデータのソースである。

前記に説明したように、データレジスタ１２へ
の入力信号、すなわち機械語の主なソースはキヤ
ツシユ装置である。命令のターゲツトワードがキ
ヤツシユにあるときはいつでも、すなわちキヤツ
シユヒツトがあるときはいつでも、アドレス指定
されたワードは１度に２ワードキヤツシユ装置か
ら伝送される。もし、単一のワードが命令を実行
するであろう指定される実行装置によつて要求さ
れるすべてであるならば、適当な制御信号はキヤ
ツシユ装置から受信される２つのターゲツトワー
ドのうちの唯一つのワードの信号をその偶数位置
１６あるいは奇数位置１８のどちらかに蓄積する
ためにデータレジスタ１２に加えるようにスイツ
チ１４の正しいスイツチ位置をイネーブルする。

通常、単一のワードが単一の精密演算のために
要求されるすべであると、例えば、そのワードは
偶数位置および奇数位置の両方に蓄積される。

もし、キヤツシユミスが生じるならば、すなわ
ちターゲツトワードがキヤツシユ装置にないなら
ば、アドレス指定されたワードはCPUがサブシ
ステムであるコンピユータシステムのランダムア
クセスメモリから得られ、コレクタ装置によつて
CPUのキヤツシユ装置に伝送される。

このような環境の下で、中央処理装置の動作へ
の割込みを最小にするために、キヤツシユ装置に
書込まれるアドレス指定されたワードを含む８つ
のこのようなワードブロツクのうちのアドレス指
定されたワードはコレクタ装置からの信号をデー
タインスイツチ３４の出力として生じさせるデー
タインスイツチ３４の１つのスイツチ位置をイネ
ーブルすることによつてデータレジスタ１２に蓄
積するため分配器１０にコレクタによつて伝送さ
れる。

さらに、スイツチ３４の出力はデータバス３６
に加えられるので、それは命令取出し装置および
中央実行装置に使用可能である。

したがつて、命令取出し装置および中央実行装
置はデータバス３６から機械語を受信することが
できる。もし、ターゲツトワードがパイプライ
ン、すなわち、CEPUの動作における中断を防止
するのに命令取出し装置によつて必要とされる命
令であるならば、これはキヤツシユミスによつて
引き起こされるいくつかの遅延を最小にすること
において重要である。同様に、キヤツシユミスに
よつて引き起こされる遅延は、もしターゲツトワ
ードが中央実行装置によつて必要とされるオペラ
ンドであるならば、最小にされる。それで、それ
は動作を終了することができる。

分配器１０の他の機能は実行装置の動作性能に
おいてＡ／Ｑレジスタの動作を実行、すなわちレ
ジスタを使用する実行装置のＡ／Ｑレジスタの現
在のコピーを保持することである。

BINAUA／Ｑレジスタ２２は情報がコレクタ
装置からレジスタ２２に伝送されるBINAU実行
装置のＡ／Ｑレジスタの内容の最新のコピーを蓄
積する。

中央Ａ／Ｑレジスタ２４は、中央実行装置のＡ
あるいはＱレジスタのどちらかの内容が変更され
た１サイクル後CEUから直接に更新される。

実効アドレスレジスタREA３２はCEPUのア
ドレス形成論理によつて展開されるような実効ア
ドレスを表わす信号を蓄積する。

すべての直接演算において、実効アドレスは上
半分、すなわち機械語の高位ビツト位置あるいは
下半分、すなわちこのようなワードの低位ビツト
位置のどちらかを占有する実効アドレスを有する
命令のオペランドの一部を形成する。

要求される直接オペランドを形成するために、
ワード直接整列スイツチ２８の２つの位置のうち
の１方あるいは他方は適当な制御信号によつてイ
ネーブルされる。それで、出力ワードはその上半
分あるいは下半分のどちらかにおいてREA３２
からの実効アドレスを有する。

スイツチのどの位置が適当な制御信号によつて
イネーブルされるかによつて、ワード直接整列ス
イツチ２８はその出力としてレジスタRD１２に
蓄積される偶数あるいは奇数ワードすなわち直接
オペランドを出す。

スイツチ３４および１４の適当な位置をイネー
ブルすることによつて選択されると、スイツチ２
８からの出力はデータレジスタRD１２の偶数あ
るいは奇数位置のどちらかに蓄積される。

スイツチのどの位置がイネーブルされるかによ
つて、キヤラクタ整列スイツチ２６は機械語の４
つの９ビツトキヤラクタのうちの１つあるいは機
械語の６つの６ビツトキヤラクタの１つを選択
し、スイツチ２６の出力ワードに選択されたキヤ
ラクタを正しく排列する。

キヤラクタ整列スイツチ２６の出力のすべての
高位ビツト位置は論理“０”にされる。

キヤラクタ整列スイツチ２６の出力は偶数ワー
ド位置１６および奇数ワード位置１８に蓄積する
ためデータインスイツチ３４を通つてデータレジ
スタスイツチ１４に加えられる。

中央実行装置以外の実行装置のためのキヤツシ
ユ装置からの命令のターゲツトワードはデータレ
ジスタスイツチ１４を通る。

スイツチ１４の通過中、これらのワードはスイ
ツチ１４に加えられる整列制御信号に応答して整
列される。スイツチ１４から、ターゲツトワード
はデータレジスタ１２に蓄積される。次に、デー
タレジスタ１２に蓄積されるターゲツトワードは
CEPUのＥ／Ｔサイクル中バス３８を介して指定
された実行装置に伝送される。さらに、キヤツシ
ユミスにおけるコレクタからのターゲツトワード
はバス３６を介して命令取出し装置および中央実
行装置に伝送される。

これらの環境の下で、直接伝送をするための理
由は命令取出し装置および中央実行装置はCEPU
の最大の機能を達成するさいの最も重大な装置で
あることである。

さらに、分配器１０は中央実行装置に直接オペ
ランドを伝送することができるし、２ワード演算
の場合、中央実行装置に偶数あるいは奇数ワード
を伝送し、連続するクロツク期間のさい、２つの
ターゲツトワードのうちのもう１方を伝送するこ
とができる。

分配器はまた１キヤラクタを修正するかあるい
は１キヤラクタに作用するこれらの命令のために
ターゲツトワードのキヤラクタを整列する。

これらの環境において、演算されるべきキヤラ
クタがデータレジスタ１２の偶数ワード位置に置
かれるワードでデータレジスタ１２に正しいター
ゲツトワードを書込むことが必要である。

次に、このワードはキヤラクタ整列スイツチ２
６に伝送され、スイツチのどの位置がイネーブル
されるかによつて、スイツチ２６は、６つの６ビ
ツトキヤラクタのうちの１つあるいは４つの９ビ
ツトキヤラクタのうちの１つのどちらかの所望の
キヤラクタを選択する。そのキヤラクタはスイツ
チ２６の出力ワードに正しく排列される。

前記から、この発明の分配器はCPUの機能を
最大にする複数の実行装置を有するCPUの装置
間に情報を高速に通信することができる中央通信
リンクを提供することは明らかである。

いくつかの変更がそれの範囲を逸脱しないで前
記の発明でされることは明らかである。

【図面の簡単な説明】

図面はこの発明の分配器の概略的回路図であ
る。 １０……分配器、１２……データレジスタ、２
０……Ａ／Ｑスイツチ、２２……BINAU−AQ
レジスタ、２４……中央Ａ／Ｑレジスタ、２６…
…キヤラクタ整列スイツチ、２８……ワード直接
整列スイツチ、３０……データバス、３２……実
効アドレスレジスタ、３４……データインスイツ
チ。

Claims (1)

1. 【特許請求の範囲】 １ 命令がプログラム順序に従つて得られ、また
   各々が異なるカテゴリーの命令を実行する複数の
   異なつた種類の命令実行ユニツト（CEU，
   BINAU，DECCU，VMSM）を有し、それらの
   全部の命令実行ユニツトは同時並行にかつ相互に
   非同期的に命令を実行するよう制御される型の処
   理装置に用いられる分配器１０であつて：複数の
   オペランド源の１つからあるオペランドを選択す
   るためのスイツチユニツト１４，３４と； 前記命令実行ユニツトへ転送するためのオペラ
   ンドを保持するレジスタ１２と； 前記レジスタへオペランドを転送するために前
   記スイツチユニツトに結合された第１回路と； オペランドの部分の順序を変更するための整列
   回路２６，２８と； 前記レジスタの内容の少なくとも一部を転送す
   るために前記レジスタを前記整列回路へ結合する
   第２回路３０と；および オペランド部分を転送するために前記整列回路
   を前記スイツチユニツトへ結合する第３回路と を備えたことを特徴とする分配器。 ２ 前記整列回路が、オペランドの複数の文字の
   一つを選択するための要素２６を有することを特
   徴とする特許請求の範囲第１項記載の分配器。