JP2511589B2 - マルチプロセッサ通信インタフェ―スとその方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般的にはプロセッサ
通信の分野に関し、特に同時のマルチプロセッサ通信を
提供するマルチプロセッサ通信インタフェースに関す
る。

【０００２】

【従来の技術】コンピュータシステムは、その中に内蔵
したプロセッサにより演算および論理機能を実行する。
プロセッサはそのようなコンピュータシステムの意思決
定者即ちブレインとして作用する。プロセッサは、コン
ピュータシステムにより供給された指令やデータによ
り、さらにはプロセッサ自体に含まれたマイクロコード
により制御される。マイクロコードは、プロセッサにお
けるハードワイヤードの回路として実行された指令の組
である。プロセッサは、コンピュータシステムにその状
態、即ち、それが使用中であるか、データを待機してい
るか等を通信する必要がある。その状態とは、各フラグ
ビットが論理１あるいは０でよい複数のフラグビットで
よい。プロセッサの状態は記憶のためにレジスタに書き
込むことができる。レジスタは、典型的には各フラグビ
ットに対してフリップフロップのような１つの記憶要素
を含む。コンピュータシステムは、プロセッサの状態が
何であるか調べるためにレジスタの中味を検査しうる。

【０００３】極めて一般的には、コンピュータシステム
は、システムのスループットを増大させるために種々の
機能を実行したり、あるいは処理機能を共用するべく１
つ以上のプロセッサを使用している。プロセッサの中の
１つが、マスタプロセッサで、他のプロセッサが、スレ
ーブプロセッサであって、マスタプロセッサがスレーブ
プロセッサを制御することがよくある。代替的に、プロ
セッサは均等に扱われ、そのためいずれか一つのプロセ
ッサが制御するということがないこともありうる。構成
とは無関係に、プロセッサ間の通信は、通常ハンドシェ
ーキングあるいは通信プロトコルとして知られている所
定のシーケンスに追従してプロセッサの衝突を排除する
ことを要求する。衝突は、例えば、もし２つ以上のプロ
セッサが、同じデータを修正しようとしたり、あるいは
システム状態フラグビットを変更しようとする場合に発
生する。

【０００４】マルチプロセッサ通信インタフェース設計
は、共用のメモリと、マイクロコードにより制御されて
いるレジスタの組とから構成しうる。レジスタにはそれ
ぞれアドレスが割り当てられ、そのため各プロセッサ
は、アドレスされたレジスタを読み取ったり、書き込ん
だりできる。マイクロコードプロトコルは、所定のシー
ケンスの間レジスタの読取りおよび書込みを制御するこ
とによって、一方のプロセッサが、アドレス指定された
レジスタにおいてビットをセットし、他方のプロセッサ
が、アドレス指定されたレジスタにおいてビットをリセ
ットしうる。このタイプのインタフェースは、レジスタ
がまずマイクロコードの制御の下でアドレス指定される
ことを要し、双方のプロセッサがレジスタにおいてビッ
トを同時に修正できないようにしている。そのようなイ
ンタフェースの一例が、１９８８年９月発行ＩＢＭ Ｔ
ｅｃｈｍｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅ
ｔｉｎ，Ｖｏｌ．３１，Ｎｏ．４のマルチプロセッサ通
信インタフェース（Ｍｕｌｔｉ−Ｐｒｏｃｅｓｓｏｒ
Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ Ｉｎｔｅｒｆａｃｅ）
に記載されている。

【０００５】第１のプロセッサが単純なブール論理機能
を実行し、第２のプロセッサが複雑な算術計算を実行す
るマルチプロセッサ構成がパビシック他（Ｐａｖｉｃｉ
ｃｅｔ ａｌ．）の米国特許第４，２１５，３９９号に
記載されている。このシステムにおいては、プロセッサ
は、第１のプロセッサが第１のフラグビットレジスタを
セットし、第２のプロセッサに対して、必要な複雑な算
術演算が待機されていることを知らせるような２つのフ
ラグビットレジスタにより通信する。第２のフラグビッ
トレジスタは、第２のプロセッサによりリセットされ、
第１のプロセッサに対して要求された演算の完了した旨
の信号を出す。第１のプロセッサは、必然的に第１のフ
ラグビットレジスタに書込む前に第２のフラグビットレ
ジスタの状態を検査する必要がある。この通信が完了す
るには少なくとも２回のクロックサイクルを要する。

【０００６】プロセッサ間多重通信を提供する別のシス
テムがコックス他（Ｃｏｘ，ｅｔａｌ．）の米国特許第
４，４０２，０４６号に記載されている。ここでは、シ
ステムワイド（ｓｙｓｔｅｍ−ｗｉｄｅ）通信に対して
全てのプロセッサに共通のグローベルな通信セグメント
が提供されている。通信セグメントは、数個のプロセッ
サの機能を制御するために一つのプロセッサによりセッ
トされ、別のプロセッサにより検査される制御フラグを
含むフィールドを有している。ここでも、種々のプロセ
ッサは、種々の時に制御フラグを読取りかつ書込みを行
い、かつコンピュータシステムの性能を遅らせる特定の
ハンドシェーキングプロトコルが追従することを要す
る。

【０００７】このように、必要なものは、まず所定のプ
ロトコルによりフラグビットレジスタの存在する中味を
アドレス指定しかつ検査する必要なく、いずれかの、あ
るいは全てのプロセッサがフラグビットレジスタの状態
を同時に変更しうるマルチプロセッサ通信インタフェー
スである。

【０００８】

【発明が解決しようとする課題】従って、本発明の目的
は、改良したマルチプロセッサ通信インタフェースを提
供することである。

【０００９】本発明の別の目的は、プロセッサ間での同
時通信を可能とするマルチプロセッサ通信インタフェー
スを提供することである。

【００１０】本発明はさらに別の目的は、システムの状
態を更新するためにプロセッサが所定のプロトコルを追
従することを要しないマルチプロセッサ通信インタフェ
ースを提供することである。

【００１１】

【課題を解決するための手段】本発明のこれらおよびそ
の他の目的は、初期状態を記憶するための第１の評価回
路を有するマルチプロセッサ通信インタフェースにより
達成される。第１の評価回路は、第１の更新状態を受け
取るために第１のプロセッサに結合され、該第１の評価
回路は、初期状態と第１の更新状態とから第１の変更指
示を発生する。第２の評価回路も、初期状態を記憶し、
第１の評価回路に、かつさらに第２の更新状態を受け取
るための第２のプロセッサに結合されている。第２の評
価回路は、初期状態と第２の更新状態とから第２の変更
指示を発生する。第１の評価回路は、第２の変更指示を
受け取り、かつ新しい第１の状態を発生する。第２の評
価回路は、第１の変更指示を受け取り、新しい第２の状
態を発生する。第２の新しい状態は第１の新しい状態と
等しい。

【００１２】本発明の前述およびその他の目的、特徴お
よび利点は添付図面に示す本発明の好適実施例について
の以下の特定の説明から明らかとなる。

【００１３】

【実施例】図１を参照すれば、本発明のブロック線図が
示されている。マルチプロセッサ通信インタフェース１
によりプロセッサ４０と更新したシステムの状態を同時
に通信可能のプロセッサ１０が示されている。本発明に
よれば、２つ以上のプロセッサが同時に通信しうるが、
判りやすくするために２つのプロセッサのみ示してい
る。プロセッサ１０は、Ｎラインを有するバス１１によ
り評価ロジック２０に接続されている。プロセッサ１０
は、第１のシステムの状態がシステムの状態を示す複数
のフラグビットを有している評価ロジック２０から第１
のシステムの状態を読み取ることができる。プロセッサ
１０はまた、第１のシステムの更新状態を評価ロジック
２０に提供することにより該評価ロジック２０を更新す
ることができる。プロセッサ４０は、Ｎラインを有する
バス４１により評価ロジック３０に接続されている。同
様に、プロセッサ４０は、第２システムの状態がシステ
ムの状態を示す複数のフラグビットを有している評価ロ
ジック３０から第２のシステムの状態を読み取ることが
できる。プロセッサ４０はまた、第２のシステムの更新
状態を評価ロジック３０に提供することにより該評価ロ
ジック３０を更新することができる。評価ロジック２０
に記憶された第１のシステムの状態は、マルチプロセッ
サ通信インタフェース１が定常状態にあるとき、評価ロ
ジック３０に記憶された第２のシステムの状態と等し
い。

【００１４】マルチプロセッサ通信インタフェース１に
関して４種類の動作モードが存在しうる。第１のモード
は、プロセッサ１０と４０により何ら状態の更新がなさ
れないモードであって、第１のシステムの状態と第２の
システムの状態とが等しく、変化しない定常状態が存在
する。プロセッサ１０は第２のモードにおいて第１のシ
ステムの更新状態をプロセッサ４０が利用しうるように
し、プロセッサ４０は第３のモードにおいて第２のシス
テムの更新状態をプロセッサ１０が利用しうるようにす
る。双方のプロセッサ１０と４０とはそれぞれの更新状
態を第４のモードにおいて同時に通信する。第１のモー
ドの動作は状態の変更を何ら必要としないので、第２と
第４のモードの動作のみ以下に説明する。第３のモード
の動作は第２のモードの動作と類似であるが、方向が反
対であることが理解される。

【００１５】第２のモードにおいて、プロセッサ１０は
その現在の状態をプロセッサ４０が利用しうるようにす
る必要があるとき、プロセッサ１０は、第１のシステム
の更新状態をバス１１上で評価ロジック２０に送る。評
価ロジック２０は、第１のシステムの更新状態を第１の
システムの状態と比較して、複数のフラグビットのいず
れが変更されたかを決定し、プロセッサ１０の変更指示
を発生させる。評価ロジック２０は、それぞれＮライン
を有するバス２５とバス３５とにより評価ロジック３０
に接続されている。プロセッサ１０の変更指示は、バス
２５で評価ロジック３０により受け取られる。第１のシ
ステムの更新状態は評価ロジック３０には送られず、プ
ロセッサ１０の変更指示のみが送られる。実際に、評価
ロジック３０のみが、いずれのフラグビットをプロセッ
サ１０が変更しているか（即ち新しくセットされたフラ
グビットあるいはリセットされたフラグビット）を知ら
される。同時に、評価ロジック３０からのプロセッサ４
０の変更指示がバス３５により評価ロジック２０に送ら
れる。しかしながら、第２のモードにおいては、プロセ
ッサ４０からの状態は変っておらず、プロセッサ４０の
変更指示は何ら変化を示さない。例えば、プロセッサ１
０により変更された各フラグビットは、プロセッサ１０
の変更指示におけるそのフラグビットの対応位置におい
てバイナリ「１」によって表示しうる。この例において
は、プロセッサ４０の変更指示は全てバイナリ「０」で
ある。

【００１６】評価ロジック３０は、プロセッサ４０の変
更指示を、評価ロジック２０から受け取ったプロセッサ
１０の変更指示と組み合わせ、その組合わせを第２のシ
ステムの状態と比較して、第２のシステムの新しい状態
を発生させ記憶する。同様に、評価ロジック２０は、プ
ロセッサ１０の変更指示をプロセッサ４０の変更指示と
組み合わせ、その組合せを第１のシステムの状態と比較
し、第１のシステムの新しい状態を発生させ記憶する。
評価ロジック２０に記憶された第１のシステムの新しい
状態は、評価ロジック３０に記憶された第２のシステム
の新しい状態と等しく、双方のプロセッサ１０，４０が
利用しうる現在のフラグビット状態を表示する。

【００１７】第４のモードの動作は、双方のプロセッサ
１０と４０とが、各プロセッサ１０と４０とが最後に通
信した先のフラグビットとは異なるフラグビットの変更
を通信すること以外は第２のモードの動作と類似であ
る。プロセッサ１０とプロセッサ４０とは、それぞれ第
１のシステムの更新状態と第２のシステムの更新状態と
を評価ロジック２０と３０とに送る。プロセッサ１０の
変更指示とプロセッサ４０の変更指示とは、それぞれ評
価ロジック２０と３０とで発生し、各プロセッサ１０と
４０とからの修正されたフラグビットを表わす。プロセ
ッサ１０と４０との変更指示は、それぞれバス２５と３
５とにより評価ロジック２０と３０とのそれぞれに通信
される。プロセッサ１０の変更指示は、評価ロジック３
０においてプロセッサ４０の変更指示と組み合わされ、
プロセッサ４０の変更指示は、評価ロジック２０におい
てプロセッサ１０の変更指示と組み合わされる。評価ロ
ジック２０において発生する組合せは、評価ロジック３
０において発生する組合せと等しい。各評価ロジック２
０，３０はその対応する組合せを第１のシステムの状態
および第２のシステムの状態とそれぞれ比較し第１のシ
ステムの新しい状態と第２のシステムの新しい状態とを
それぞれ発生させる。第１のシステムの状態と第２のシ
ステムの状態とは等しいので第１のシステムの新しい状
態と第２のシステムの新しい状態とは等しい。

【００１８】本発明の回路図を図２に示し、それについ
て本発明の動作の詳細説明を以下に行う。図１と同様の
構造は、ダッシュ符号を付して図２において示す。評価
ロジック２０’はプロセッサ１０’の状態を記憶するた
めのレジスタ２４を有し、該レジスタ２４は、出力側Ｑ
が排他的論理和ゲート２１の第１の入力側と排他的論理
和ゲート２３の第１の入力側とに接続されている。プロ
セッサ１０’の出力側は排他的論理和ゲート２１の第２
の入力側に接続され、そのため第１のシステムの状態は
プロセッサ１０’からの第１のシステムの更新状態と比
較でき、プロセッサ１０’の変更指示が排他的論理和ゲ
ート２１により発生する。排他的論理和ゲート２１の出
力側は、評価ロジック３０’とＯＲゲート２２の第１の
入力側とに接続されている。

【００１９】ＯＲゲート２２の第２の入力側は、評価ロ
ジック３０’に接続され、プロセッサ４０’の変更指示
を受け取る。ＯＲゲート２２は、プロセッサ１０’の変
更指示をプロセッサ４０’の変更指示と組み合わせ、第
１の組合せ変更指示を発生させる。ＯＲゲート２２の出
力側は、排他的論理和ゲート２３の第２の入力側に接続
され、該論理和ゲート２３において第１の組合せ変更指
示が第１のシステムの状態と比較され、第１のシステム
の新しい状態を発生させる。最後に、排他的論理和ゲー
ト２３の出力側は、レジスタ２４のＤ入力側に接続さ
れ、第１のシステムの状態の代りに第１のシステムの新
しい状態を記憶する。

【００２０】評価ロジック３０’は、評価ロジック２
０’と類似であって、３１，３２，３３および３４の番
号を付したデバイスはそれぞれ２１，２２，２３および
２４の番号を付したデバイスと等しい。評価ロジック３
０’は、同様にさらに評価ロジック２０’に接続されて
いる。それらの例外は、排他的論理和ゲート３１の第１
の入力側がプロセッサ４０’に接続されており、ＯＲゲ
ート３２の第１の入力側がプロセッサ１０’の変更指示
を受け取るように評価ロジック２０’に接続されている
ことである。図２を１ビットのみについて示し、かつ説
明してきたが、ゲート当りのレジスタと入力との数は、
データバスのサイズあるいはフラグビットの数によって
変わりうることが認められる。さらに、システム拡大の
ためにそれぞれ追加の評価ロジックを備えた付加的なプ
ロセッサを追加してもよい。

【００２１】以下の例により第２のモードの動作がよく
理解できる。第１のシステムの状態は、１６進数の（以
下「Ｈｅｘ」と記す）０４、即ちＨｅｘ ０４（８ビッ
トワードと想定して）であると想定する。第１のシステ
ムの状態は、パワーアップにおける初期化の結果、ある
いはプロセッサ１０’と４０による先の通信の結果であ
りうる。次に、第２のシステムの状態が変わらず、従っ
てその出力がＨｅｘ０４に等しいものと想定する。プロ
セッサ１０’は、第１のシステムの更新状態をプロセッ
サ４０’が利用しうるようにする必要があり、Ｈｅｘ
８Ｃがその出力側に現われる。第１のシステムの状態と
第１のシステムの更新状態とは、排他的論理和ゲート２
１により排他的論理和がとられ、Ｈｅｘ ８８の結果を
もたらせて変更されたフラグビットはどれかを決定す
る。同じ排他的論理和をとるステップが、フラグビット
がプロセッサ４０’により何ら変更されていないため、
排他的論理和ゲート３１により提供され、Ｈｅｘ ００
の結果をもたらす。

【００２２】排他的論理和ゲート３１からのＨｅｘ ０
０は、排他的論理和ゲート２１からのＨｅｘ ８８と組
み合わされ、プロセッサ１０’と４０’とにより変更さ
れたフラグビットの組み合わされた結果を発生する。プ
ロセッサ１０’のみがフラグビットを変更したので、組
み合わされた結果はＨｅｘ ８８と等しく、それは排他
的論理和ゲート２１から出力された結果と等しい。同様
に、ＯＲゲート３２は、プロセッサ１０’と４０’とに
より変更されたそれぞれのフラグビットを組み合わせ、
それは排他的論理和ゲート２１からのＨｅｘ ８８と排
他的論理和ゲート３１からのＨｅｘ ００との組合せで
ある。その結果は、再びＨｅｘ ８８となり、双方の評
価ロジック２０’と３０’とが、同じ組合せ変更フラグ
ビットの結果を発生させる。排他的論理和ゲート２３と
３３とは同時に、組合わされた変更フラグビット表示
を、第１のシステムの状態並びに第２のシステムの状態
とそれぞれ比較する。双方のレジスタ２４，３４はＨｅ
ｘ ０４を含んでいるので、各々の比較の結果はＨｅｘ
８Ｃである。Ｈｅｘ ８Ｃは、第１のシステム及び第
２のシステムの新しい状態であり、かつ双方のレジスタ
２４，３４に記憶される。同様の動作が、第３のモード
において行われ、そこではプロセッサ４０’のみが更新
状態を提供する。Ｈｅｘ ８Ｃは双方のプロセッサ１
０’，４０’が利用しうる現在のシステムの状態を示
す。

【００２３】第４のモードの動作は第１のシステムの更
新状態と第２のシステムの更新状態とを同時に提供す
る。それぞれのレジスタ２４および３４に記憶された第
１のシステムの状態と第２のシステムの状態とは双方共
にＨｅｘ ４４と想定される。第１のシステムの更新状
態はＨｅｘ Ｃ４で一方第２のシステムの更新状態はＨ
ｅｘ ４０である。この例において、プロセッサ１０’
は１つのフラグビット（ビット７）を変更し、プロセッ
サ４０’は１つのフラグビット（ビット２）を変更し
た。排他的論理和ゲート２１は、第１のシステムの更新
状態Ｈｅｘ Ｃ４を第１のシステムの状態Ｈｅｘ ４４
と比較して、プロセッサ１０’の変更指示を発生する。
この変更指示は、（変更すべき唯一のフラグビットとし
てフラグビット７を表示している）Ｈｅｘ ８０に等し
い単一のフラグビット変更である。

【００２４】同様に、排他的論理和ゲート３１は、第２
のシステムの新しい状態Ｈｅｘ ４０を第２のシステム
の状態Ｈｅｘ ４４と比較して、（変更すべき唯一のフ
ラグビットとしてフラグビット２を表示している）Ｈｅ
ｘ ０４に等しいプロセッサ４０’の変更指示を発生す
る。

【００２５】プロセッサ４０’の変更指示は、ＯＲゲー
ト２２および同時にＯＲゲート３２におけるプロセッサ
１０’の変更指示と組み合わされる。ＯＲゲート２２と
３３の各々は、同時にプロセッサ１０’の変更指示とプ
ロセッサ４０’の変更指示とを組み合わせ、それはＨｅ
ｘ ８０とＨｅｘ ０４の論理和をとり、その結果はＨ
ｅｘ ８４である。Ｈｅｘ ８４はプロセッサ１０’お
よび４０’により変更された全てのフラグビット（プロ
セッサ１０’変更ビット７をバイナリ１へ、かつプロセ
ッサ４０’の変更されたフラグビット２をバイナリ０へ
の変更）を表わす。

【００２６】次の動作は、組み合わされた第１のシステ
ムの状態Ｈｅｘ ８４と第１のシステムの状態Ｈｅｘ
４４との排他的論理和ゲート２３による比較と、同時に
組み合わされた第２のシステムの状態Ｈｅｘ ８４と第
２のシステムの状態Ｈｅｘ４４との排他的論理和ゲート
３３による比較である。これらの比較の結果は、Ｈｅｘ
Ｃ０である第１のシステムの更新状態と、これもＨｅ
ｘ Ｃ０に等しい第２のシステムの更新状態との発生で
ある。次いで、第１のシステムの更新状態と第２のシス
テムの更新状態とはそれぞれレジスタ２４，３４に記憶
できそれぞれ第１のシステムの状態と第２のシステムの
状態とを入れ替える。Ｈｅｘ Ｃ０は、プロセッサ１
０’と４０’との同時通信によるフラグビットの正しい
状態を示す。このことは変更された個々のフラグビット
を検査すれば明らかに判る。 例えば、Ｈｅｘ Ｃ０
は、ビット２がプロセッサ４０’の新しい状態に応じて
バイナリ「０」にリセットすべきであることを示し、フ
ラグビット６と７の双方は、プロセッサ１０’あるいは
４０’のいずれもフラグビット６をリセットしておらず
プロセッサ１０’がフラグビット７をセットしたことを
示すバイナリ１にセットされる。

【００２７】この例から、双方のプロセッサ１０’と４
０’とは厄介なプロトコルに追従する必要なく、マイク
ロコードが状態を検査する必要なく、そして追加のレジ
スタを必要とすることなく同時にフラグビットの状態の
変化を相互に利用しうるように通信できる。

【００２８】本発明の動作方法を図３にフローチャート
で示し、ステップ５２はフラグビットの初期化即ち定常
状態の値を示す。ステップ５２は関連のレジスタに各プ
ロセッサが利用しうる初期の状態を記憶することを含
む。ステップ５４と５６とにおいて、各プロセッサは、
それぞれのフラグビットをセットあるいはリセットする
ことによりその更新状態を提供し、次いで各プロセッサ
の出力側で新しい状態を利用可能にする。さらに、ステ
ップ５４と５６とにおいて、各プロセッサはその更新状
態を同時に、あるいは順次に提供し、全てのプロセッサ
よりは少ないプロセッサは更新状態を提供し、一方残り
のプロセッサは更新状態を提供しない。ステップ５８
は、各プロセッサに対して変更指示が発生するように以
前のシステムの状態に対して各プロセッサによりいずれ
のフラグビットが新しくセットされたかあるいはリセッ
トされたかを決定する。各プロセッサに対する変更指示
は、ステップ６２において１つおきのプロセッサの変更
指示と組み合わされ、全てのプロセッサからフラグビッ
トの組み合わされた変更（組合せた変更指示）を決定す
る。この組合された変更指示は、次いでフラグビットの
初期値即ち定常状態値と比較され、システムの新しい状
態を決定する。次いで、この新しい状態は、ステップ６
６で示すようにプロセッサにより別の通信によりさらに
更新されるまで各プロセッサのレジスタに記憶すること
ができる。

【００２９】さて図４を参照すれば、マルチＣＰＵと共
用デバイス構成とが示されている。参照番号７０，７
２，７４および７６で示された複数のＣＰＵシステム
は、複数のチャンネル８２，８４，８６および８８を介
して一対の制御システム７８と８０とに適当に交さして
接続されている。各制御システム７８と８０とは２つの
記憶クラスタを含む。

【００３０】制御システム７８は２つの記憶クラスタ９
０，９２を含み、制御システム８０は２つの記憶クラス
タ９４，９６を含む。例えば記憶クラスタ９０は多重通
路記憶指示装置９８を含み、該指示装置の方は２つの記
憶通路１００，１０２を含む。また、各記憶クラスタ９
０は、共用制御アレイ（ＳＣＡ）１０４を含み、かつキ
ャッシュメモリシステム１０６を含みうる。記憶クラス
タ９２は、多重通路記憶指示装置１０８と２つの記憶通
路１１０と１１２、並びにそれ自身の共用制御アレイ
（ＳＣＡ）１１４とを含む。記憶クラスタ９２は持久記
憶装置１１６を含む。制御システム７８の記憶通路１０
０と１０２とは、２つのデバイスサブシステム１２０と
１２２とに分割された複数のデバイスに接続されてい
る。デバイスレベル選択のエンハンスしたモードのデー
タ転送を用いることにより、同じ４つの通路ストリング
内で４つの記憶通路の全てにわたって同時データ転送が
可能とされる。各デバイスサブシステム１２０と１２２
とは、記憶クラスタ９０の各記憶通路１００，１０２と
通信し、かつ記憶クラスタ９６の記憶通路と通信する。

【００３１】２つのデバイスサブシステム１２６と１２
８とは、記憶クラスタ９２の記憶通路１１０および１１
２並びに記憶クラスタ９４の記憶通路とに接続されてい
る。デバイスサブシステム１２０と１２２の組とデバイ
スサブシステム１２６と１２８との組の双方は、制御シ
ステム７８と８０とにそれぞれ制御されて、タンデムに
動作する。

【００３２】制御システムの各々の各記憶クラスタは独
立の要素として動作する。各記憶クラスタは、個別のパ
ワーおよびサービス領域並びに諸デバイスに対する個別
の通路を提供する。一方の記憶クラスタに対するパワー
が喪失しても、処理は他方の記憶クラスタを介して継続
しているのでデータへのアクセスを阻止しない。制御シ
ステムに接続されている全てのデバイスは、双方の制御
システム、並びに制御システムの各々の内部における一
方の記憶クラスタとに交さして接続されている。デバイ
スサブシステム１２０と１２２とにおける諸デバイスは
全体的に直接アクセス記憶デバイス（ＤＡＳＤ）のディ
スクデバイスである。しかし、それらのデバイスはテー
プあるいは光学的デバイスでもよい。各記憶クラスタは
その独自の支援設備を有している。各記憶クラスタは、
制御装置の特徴、サブシステムの動作モード、サブシス
テムの識別子、サブシステム構成、各チャンネルの制御
ユニットアドレス、チャンネルのタイプ、各記憶クラス
タに接続されたチャンネルの速度、およびデバイスブロ
ックにおける論理システムに装着しうるアドレス指定可
能なデバイスの数とを記憶する非持久製品データ記憶モ
ジュールを含む。

【００３３】デバイスレベルの選択のエンハンスした動
作モードによって、２つの多重通路記憶指示装置がデバ
イスサブシステムにおいてデータにアクセスできるよう
にする。各々の多重通路記憶指示装置は、図４に示すよ
うに２つの記憶通路を有している。デバイスレベル選択
のエンハンスした動作モードは、２つの制御システムか
ら同じ２つのデバイスサブシステムへの４つの独立し、
かつ同時のデータ転送の通路を提供する。入力／出力動
作は、４つの通路のいずれか１つに動的に再接続でき
る。このように、ＣＰＵからデバイスまで４つの完全な
独立通路がある。例えば各記憶クラスタ９０はチャンネ
ル８２を多重通路記憶指示装置９８に接続するチャンネ
ル接続機構を含む。記憶指示装置９８は２つの記憶通路
１００および１０２に接続されている。記憶クラスタ９
０は共用の制御アレイ１０４を含む。キャッシュ１０６
と持久記憶装置１１６とは、記憶クラスタ９０と記憶ク
ラスタ９２の双方の記憶通路により共用されるが、記憶
クラスタからは物理的かつ論理的に分離されている。各
記憶クラスタは独立した要素である。各々のクラスタ
は、個別のパワーおよびサービス領域と、デバイスサブ
システムへの２つの個別の通路とを提供する。キャッシ
ュと持久記憶装置とは、一方の制御システムの双方の記
憶クラスタによりアクセスされる。記憶指示装置は、チ
ャンネルの指令を解釈し、記憶通路、キャッシュ、持久
記憶装置およびデバイスサブシステムの装着したデバイ
スとを制御する。各記憶通路はデバイスサブシステムの
全てのデバイスに個別に接続されている。チャンネルと
接続した動作の間、記憶通路は特定のチャンネルに結合
されている。多重通路記憶指示装置は、単一のチャンネ
ルアドレスを介して、諸デバイスへの多重通路アクセス
を提供する。１つの記憶指示装置アドレスを介して、多
重通路記憶指示装置は、データ転送動作のために、記憶
クラスタにおけるいずれかの記憶通路を選択する。共用
された制御アレイは記憶通路と諸デバイスとについての
状態情報を含む。

【００３４】各組のデバイスサブシステム、例えばサブ
システム１２０および１２２は双方の制御システム７８
と８０とに接続されている。各々のサブシステムは、各
記憶指示装置、例えば記憶指示装置９８の各記憶通路、
例えば記憶通路１００および１０２へのラインを有して
いる。このように、例えばデバイスシステム１２０およ
び１２２は、ＣＰＵへの４つの通路、即ち制御システム
７８への記憶クラスタ９０への２つの通路と、制御シス
テム８０の記憶クラスタ９６への２つの通路とを有す
る。このように、ポールシーケンスにおいて、いずれか
のデバイスサブシステム１２０あるいは１２２における
デバイスからの割込み要求は、全ての４つの記憶通路に
より検出される。記憶通路のいずれも割込みを満足させ
ることができる。

【００３５】キャッシュ１０６は、制御システム７８に
接続された全ての記憶通路が共用する高密度の電子記憶
装置である。頻繁に使用されるデータは、チャンネル速
度においてキャッシュ１０６とチャンネル８２へ、また
そこから転送することができる。キャッシュ１０６とチ
ャンネル８２の中の１つのチャンネルとの間のアクセス
時間は、何ら遅れがないためデバイスサブシステムの諸
デバイスとそのチャンネル間のものよりはるかに速い。
キャッシュ１０６は、記憶クラスタ９０および９２から
の分離したパワー領域にあって、何らかの理由で他方の
記憶クラスタがオフラインであるときいずれかの記憶ク
ラスタを介してキャッシュ処理を可能とする。

【００３６】持久記憶装置１１６はランダムアクセス電
子記憶装置を提供する。バッテリバックアップシステム
は持久記憶装置１１６への電力を保持する。持久記憶装
置は、デバイスサブシステム１２０および１２２のデバ
イスまで転送させる必要のあるデータを保持する。情報
がデバイスまで伝送できる前に制御システム７８へのパ
ワーが喪失されるとすれば、データはパワーが回復され
るまで持久記憶装置１１６に保持され、パワーが回復さ
れるとデータは諸デバイスへデステージされる。

【００３７】共用制御アレイ１０４と１１４とは、制御
システム７８と、デバイスサブシステムの装着されたデ
バイスとの状態についての情報を含む電子記憶装置であ
る。同一の情報が各記憶クラスタの共用制御アレイに保
持されている。図４に示すように対とすることにより、
共用制御アレイの情報は対とされた２つの記憶クラスタ
へ複写される。例えば、記憶クラスタ９０の共用制御ア
レイ１０４は記憶クラスタ９６における共用制御アレイ
１２４に対とされる。

【００３８】マルチプロセッサ通信インタフェース１’
は記憶クラスタ９０，９２，９４および９６の各々に介
在する。詳しくは、マルチプロセッサ通信インタフェー
ス１’は、各々の多重通路記憶指示装置、例えば多重通
路記憶指示装置９８および１０８に介在している。さら
に、図２に示すようにプロセッサ１０’および４０’は
記憶クラスタ９０，９２，９４および９６の各々に介在
している。各プロセッサ１０’はチャンネルと記憶クラ
スタの間のデータの状態をモニタし、一方プロセッサ４
０’は記憶クラスタと対応するデバイスのサブシステム
との間のデータの状態をモニタする。

【００３９】各プロセッサ１０’はチャンネルと記憶ク
ラスタとの間のデータ転送の状態を更新することがで
き、一方各プロセッサ４０’は各記憶クラスタとデバイ
スのサブシステムとの間のデータ転送の状態を更新する
ことができる。各プロセッサは、他のプロセッサがその
状態の更新を終了するのを待機する必要なくその状態を
更新することができるので、プロセッサは典型的には通
信プロトコルに付随した遅れを伴うことなく通信するこ
とができる。

【００４０】本発明を特定の実施例に関して特に説明し
てきたが、当該技術分野の専門家には本発明の精神、範
囲および教示から逸脱することなく細部において種々の
その他の変更を行いうることが理解される。例えば、本
発明を８フラグビットを用いたものを説明してきたが、
より多くのフラグビットを通信しうることが認められ
る。さらに、本発明は２つのプロセッサのみを用いたも
のを説明したが、評価ロジック２０’および３０’の数
を増すことによりさらにプロセッサを追加することがで
きる。

【００４１】

【発明の効果】以上のように本発明によれば、マルチプ
ロセッサシステムにおいてシステムの状態を更新するた
めにプロセッサが所定のプロトコルを追従することを要
さない、マルチプロセッサ通信インタフェースを提供す
ることが可能となる。

【図面の簡単な説明】

【図１】マルチプロセッサの通信インタフェースを示す
ブロック線図。

【図２】本発明の好適実施例の概略線図。

【図３】本発明の動作の方法を示すフローチャート。

【図４】マルチプロセッサ通信インタフェースを有する
データ処理システムのブロック線図。

Claims (21)

(57)【特許請求の範囲】
1. 【請求項１】 システムの状態に対する同時更新とアク
   セスを、第１と第２のプロセッサに提供すると共に、前
   記第１と第２のプロセッサが利用しうる現在の状態を指
   示するために第１と第２の状態を個別に記憶する通信イ
   ンタフェースであって、前記状態における変更を指示す
   るために、前記第１と第２のプロセッサが第１と第２の
   更新を個別に提供し、前記通信インタフェースは第１と
   第２の更新を反映する第１と第２の新しい状態を記憶す
   る通信インタフェースにおいて、 第１の評価手段および第２の評価手段を備え、 前記第１の評価手段は、第１の状態を記憶し、前記第１
   のプロセッサに結合されて第１の更新を受け取り、第１
   の状態と第１の更新とから第１の変更指示を発生し、さ
   らに第２の変更指示を受け取るように前記第２の評価手
   段に結合され、第１の変更指示を第２の変更指示と組み
   合わせて第１の新しい状態を発生するものであり、 前記第２の評価手段は、第２の状態を記憶し、前記第２
   のプロセッサに結合され、前記第１の評価手段が前記第
   １の更新を受け取ると同時に第２の更新を受け取り、第
   ２の状態と第２の更新とから第２の変更指示を発生し、
   さらに第１の評価手段に結合されて前記第１の変更指示
   を受け取り、前記第１の変更指示を前記第２の変更指示
   と組み合わせて第２の新しい状態を発生するものであ
   る、ことを特徴とする通信インタフェース。
2. 【請求項２】 第１の状態が第２の状態と等しい請求項
   １に記載の通信インタフェース。
3. 【請求項３】 前記第１の評価手段は、 第１の排他的論理和ゲート、第１のＯＲゲート、第２の
   排他的論理和ゲートおよび第１のラッチ手段を備え、 前記第１の排他的論理和ゲートは、第１の状態を受け取
   るように前記第１のラッチ手段に結合された第１の入力
   と、第１の更新を受け取るように前記第１のプロセッサ
   に結合された第２の入力と、第１の変更指示を提供する
   出力と、 を有するものであり、 前記第１のＯＲゲートは、前記第１の排他的論理和ゲー
   トの出力に結合された第１の入力と、第２の変更指示を
   受け取るように前記第２の評価手段に結合された第２入
   力と、出力と、 を有するものであり、 前記第２の排他的論理和ゲートは、前記第１のＯＲゲー
   トの出力に結合された第１の入力と、第１の状態を受け
   取るように前記第１のラッチ手段に結合された第２の入
   力と、第１の新しい状態を提供する出力と、 を有するものであり、 前記第１のラッチ手段は、第１の状態を記憶し、前記第
   ２の排他的論理和ゲートに結合されて第１の新しい状態
   を受け取りかつ記憶するものである、 ことを特徴とする請求項１に記載の通信インタフェー
   ス。
4. 【請求項４】 前記第２の評価手段は、 第３の排他的論理和ゲート、第２のＯＲゲート、第４の
   排他的論理和ゲートおよび第２のラッチ手段を備え、 前記第３の排他的論理和ゲートは、第２の状態を受け取
   るように前記第２のラッチ手段に結合された第１の入力
   と、第２の更新を受け取るように前記第２のプロセッサ
   に結合された第２の入力と、第２の変更指示を提供する
   出力と、 を有するものであり、 前記第２のＯＲゲートは、第２の変更指示を受け取るよ
   うに前記第３の排他的論理和ゲートに結合された第１の
   入力と、第１の変更指示を受け取るように前記第１の評
   価手段に結合された第２の入力と、出力と、 を有するものであり、 前記第４の排他的論理和ゲートは、前記第２のＯＲゲー
   トの出力に結合された第１の入力と、第２の状態を受け
   取るように前記第２のラッチ手段に結合された第２の入
   力と、第２の新しい状態を提供する出力と、 を有するものであり、 前記第２のラッチ手段は、第２の状態を記憶し、前記第
   ４の排他的論理和ゲートに結合されて第２の新しい状態
   を受け取りかつ記憶するものである、 ことを特徴とする請求項３に記載の通信インタフェー
   ス。
5. 【請求項５】 第１の新しい状態が第１の状態に置き代
   る請求項４に記載の通信インタフェース。
6. 【請求項６】 フラグビット状態が複数のフラグを含
   み、第１と第２のプロセッサに、前記フラグビット状態
   を同時に提供するフラグビット通信インタフェースにお
   いて、 第１の論理手段、第２の論理手段、第１の記憶手段おび
   第２の記憶手段を備え、 前記第１の論理手段は、前記第１のプロセッサに結合さ
   れて第１のプロセッサの更新を受け取り、前記第１の記
   憶手段に結合されて第１の記憶された状態を受け取り、
   そこから第１の新しい状態を発生するものであり、 前記第２の論理手段は、前記第１の論理手段に結合さ
   れ、前記第２のプロセッサに結合されて前記第１の論理
   手段が前記第１のプロセッサの更新を受け取ると同時に
   第２のプロセッサの更新を受け取り、前記第２の記憶手
   段に結合されて第２の記憶された状態を受け取り、そこ
   から第２の新しい状態を発生するものであり、 前記第１の記憶手段は、第１の記憶された状態を記憶
   し、前記第１の論理手段に結合されて第１の新しい状態
   を受け取りかつ記憶するものであり、 前記第２の記憶手段は、第２の記憶された状態を記憶
   し、前記第２の論理手段に結合され、前記第１の記憶手
   段が前記第１の新しい状態を受け取りかつ記憶すると同
   時に第２の新しい状態を受け取りかつ記憶するものであ
   る、 ことを特徴とするフラグビット通信インタフェース。
7. 【請求項７】 前記第１の論理手段が第１のプロセッサ
   の変更指示を発生する請求項６に記載のフラグビット通
   信インタフェース。
8. 【請求項８】 前記第２の論理手段が第２のプロセッサ
   の変更指示を発生する請求項７に記載のフラグビット通
   信インタフェース。
9. 【請求項９】 前記第１の論理手段が第２のプロセッサ
   の変更指示を受け取り、前記第２の論理手段が第１のプ
   ロセッサの変更指示を受け取る請求項８に記載のフラグ
   ビット通信インタフェース。
10. 【請求項１０】 前記第１の記憶手段が第１のプロセッ
    サの新しい状態を記憶する請求項９に記載のフラグビッ
    ト通信インタフェース。
11. 【請求項１１】 前記第２の記憶手段が第２のプロセッ
    サの新しい状態を記憶する請求項１０に記載のフラグビ
    ット通信インタフェース。
12. 【請求項１２】 第１と第２のプロセッサが通信インタ
    フェースに結合され、該通信インタフェースは第１と第
    ２のレジスタを有し、前記通信インタフェースを介して
    少なくとも第１と第２のプロセッサが利用しうるシステ
    ムの状態情報を更新する方法であって、前記少なくとも
    第１と第２のプロセッサが同時に複数のシステムフラグ
    ビットを変えることができるようにした前記方法におい
    て、 複数のフラグビットからなる第１の状態と第２の状態と
    をそれぞれ前記第１と第２のレジスタとに記憶するステ
    ップと、 前記第１のプロセッサから前記通信インタフェースに第
    １のプロセッサの更新を提供するステップと、 前記第２のプロセッサから前記通信インタフェースに第
    ２のプロセッサの更新を提供するステップと、 第１の状態と第１のプロセッサの更新との間でいずれの
    フラグビットが相違しているかを決定し、そこから第１
    の変更指示を発生するステップと、 第２の状態と第２のプロセッサの更新との間でいずれの
    フラグビットが相違しているかを決定し、そこから第２
    の変更指示を発生するステップと、 第１と第２の変更指示を組み合わせるステップと、 前記組み合わせるステップと第１の状態とから第１の新
    しい状態を決定するステップと、 第１の状態が第１の新しい状態によって置き代えられる
    ように第１の新しい状態を前記第１のレジスタに記憶す
    るステップと、 を有する少なくとも第１と第２のプロセッサが利用しう
    るシステムの状態情報を更新する方法。
13. 【請求項１３】 第１のプロセッサの状態が第２のプロ
    セッサの状態と等しい請求項１２に記載の方法。
14. 【請求項１４】 第１のプロセッサの更新が第２のプロ
    セッサの更新と等しくなる請求項１３に記載の方法。
15. 【請求項１５】 第１のプロセッサの更新が第１のプロ
    セッサの状態と等しくなる請求項１４に記載の方法。
16. 【請求項１６】 第１のプロセッサの更新が第２のプロ
    セッサの更新と等しくないようにされる請求項１３に記
    載の方法。
17. 【請求項１７】 前記組合わせるステップと第２の状態
    とから第２の新しい状態を決定するステップと、 前記第１レジスタに前記新しい状態を記憶すると同時に
    第２の新しい状態を前記第２のレジスタに記憶すること
    により第２の状態が第２の新しい状態に置き代わるステ
    ップと、 をさらに含む請求項１６に記載の方法。
18. 【請求項１８】 第１の新しい状態が第２の新しい状態
    と等しくなる請求項１７に記載の方法。
19. 【請求項１９】 少なくとも１つのＣＰＵと少なくとも
    １つのデバイスサブシステムとの間でデータを転送し、
    少なくとも１つのＣＰＵと制御システムとが少なくとも
    １つのチャンネルに結合され、チャンネル側の状態とデ
    バイスサブシステム側の状態とを同時に更新する制御シ
    ステムにおいて、 記憶クラスタと、 前記記憶クラスタにおける多重通路記憶指示装置と、 前記少なくとも１つのチャンネルの状態をモニタする、
    前記記憶クラスタにおける第１のプロセッサと、 前記少なくとも１つのデバイスサブシステムの状態をモ
    ニタする、前記記憶クラスタにおける第２のプロセッサ
    と、 フラグビット状態が複数のフラグビットを含み、前記第
    １と第２のプロセッサに同時にフラグビット状態を提供
    する、前記多重通路記憶指示装置におけるフラグビット
    状態通信インタフェース回路とを備え、 前記フラグビット状態通信インタフェース回路はさら
    に、 第１の論理手段、第２の論理手段、第１の記憶手段およ
    び第２の記憶手段を備え、 前記第１の論理手段は、前記第１のプロセッサに結合さ
    れ、前記少なくとも１つのチャンネルの状態を指示する
    第１のプロセッサの更新を受け取り、前記第１の記憶手
    段に結合されて第１の記憶された状態を受け取り、そこ
    から第１の新しい状態を発生するものであり、 前記第２の論理手段は、前記第１の論理手段に結合され
    るとともに、前記第２のプロセツサに結合され、前記第
    １の論理手段が前記第１のプロセツサの更新を受け取る
    と同時に第２のプロセッサの更新を受け取り、かつ前記
    少なくとも１つのデバイスサブシステムの状態を指示
    し、前記第２の記憶手段に結合されて第２の記憶された
    状態を受け取り、そこから第２の新しい状態を発生する
    ものであり、 前記第１の記憶手段は、第１の記憶された状態を記憶
    し、前記第１の論理手段に結合されて第１の新しい状態
    を受け取りかつ記憶するものであり、 前記第２の記憶手段は、第２の記憶された状態を記憶
    し、前記第２の論理手段に結合され、前記第１の記憶手
    段が前記第１の新しい状態を受け取りかつ記憶すると同
    時に第２の新しい状態を受け取りかつ記憶するものであ
    る、 ことを特徴とする制御システム。
20. 【請求項２０】 前記第１の論理手段が第１のプロセッ
    サの変更指示を発生し、前記第２の論理手段が第２のプ
    ロセッサの変更指示を発生する請求項１９に記載の制御
    システム。
21. 【請求項２１】 前記第１の論理手段が第２のプロセッ
    サの変更指示を受け取り、前記第２の論理手段が第１の
    プロセッサの変更指示を受け取る請求項２０に記載の制
    御システム。