JPH05508497A - 非順次源アクセスのための方法およびその装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 非順次資源アクセスのための方法およびその装置技　術　分　野 本発明は、コンピュータおよび電子論理システムのための記憶システムおよび記 憶管理に関する。さらに詳しく言えば、本発明は、要求が発行された順序に対し て順序通りでなく応答が返され得る、共用資源、特にメインメモリに対して要求 を発行することができる非順次記憶アクセスのための方法およびその装置に関す る。

先　行　技　術 共用ハードウェア資源、特にメインメモリにアクセスするための複数リクエスタ システムにおける従来の方法および装置は、そのシステムによるデータまたは命 令に対する上書きまたは不正確なアクセスを防止するために、その共用資源に対 する要求が相互に時間順序的なまたは整列された関係を維持することを必要とし ている。実際、共用資源に対する乱順アクセスの可能性は、通常、データおよび ／または命令への不正確なアクセスとみなされ、従来技術では記憶アクセスハザ ードと呼ばれている。

従来技術において、多重プロセッサシステムにおける共用資源へのアクセスを制 御するために使用される一つの技法は、その共用資源への要求を大域的決定アル ゴリズムによって取り扱う中央制御機構を維持することである。その多重プロセ ッサシステムが物理的に小さいシステムで少数のりクエスタおよび少数の共用資 源しか有していない場合、この方法は有効である。多数のりクエスタおよび多数 の共用資源を備えたもっと大規模な多重プロセッサシステムでは、大域的決定ア ルゴリズムを用いた中央ｍａｙ方式は、扱いにくくなり、その決定時間がその多 重プロセッサの全処理性能に影響を及ぼし始める。

別の従来技術の技法は、以前の決定がクリアされている場合にのみ所定の決定が なされるように、各種決定を時間タグによりインタロックすることである。この 方式に伴う問題は、それらの時間タグを更新するシステム内を信号が伝わるため の過渡時間が妨げとなり、やはり、全システム性能が不利に影響を受けるという ことである。

本質的に、資源ロックアウトおよび共用資源アクセスの問題は、従来技術のスー パコンピュータでは、各資源をその多重プロセッサシステム全体で順次的にスケ ジュールする中央＃ｉ１機構を利用することによって管理されている。この方式 は、システム性能を犠牲にして、記憶アクセスハザードの問題を効果的に回避す る。

多重プロセッサシステムでの共用資源にアクセスするための新規な方法およびシ ステムを設計する際に、考慮すべき４つの問題が存在する。第１の問題は、その 共用資源のスルーブツトをいかにして最大にするかである。

第２の問題は、そのプロセッサと共用資源との間のバンド幅をいかにして最大に するかである。第３の問題は、プロセッサと共用資源との間のアクセス時間をい かにして最小にするかである。最後の問題は、資源要求について予測可能な結果 が得られるように、いかにしてアクセスハザードを回避するかである。コンピュ ータ処理システムがこれらの問題の全部に対する最適な解決を得られない場合、 そのシステムの性能は事実上限定される。

例えば、メインメモリに対して３つの要求を行ったプロセッサの問題を考慮する 。各要求は、結果として３つの個別の論理機構によって処理されることになるメ インメモリの異なる区分に向けられるものとする。従来技術では、これらの要求 のそれぞれは連続している必要があり、以降の要求は、先行する要求が完了する まで開始することができない。この３つの要求の例では、順次アクセスのその要 求条件は、事実上、そのメインメモリに関係する論理の２７３がアイドル状態と なる結果をもたらす。この制限は、バイブライン化動作として行われるように作 業の安定した流れを処理要素および共用資源に付与することによってその処理要 素および共用資源を継続的にビジー状態に保つことをその目的とする、高性能シ ステムにおいて特に大きな打撃となる。

しばしばスーパコンピュータと称される、そうした高性能コンピュータ処理シス テムの処理速度および柔軟性を向上させる努力において、本発明に対し先に提出 された特許出願である、’Ｃ１ｕｓｔｅｒ　Ａｒｃｈｉｔｅｃｔｕｒｅ　ｆｏｒ 　ａ　Ｈｉｇｈｌｙ　Ｐａｒａｌｌｅｌ　５ｃａｌａｒ／Ｖｅｃｔｏｒ　Ｍｕｌ ｔｉｐｒ。

ｃｅｓｓｏｒ　Ｓｙｓｔｅｍ“と題する、ＰＣＴ出願番号ＰＣＴ／ＵＳ９０１０ ７６６５は、複数のプロセッサおよび外部インタフェースが、メインメモリ、大 域レジスタまたは割り込み機構といった共用資源の共通な集合に対して複数かつ 同時の要求を行うことができる、スーパコンピュータ用アーキテクチャを提供し ている。各資源をその多重プロセッサシステム全体で順次的にスケジュールする ために中央制御機構を利用するこの従来技術の技法は、この形式の高度並列多重 プロセッサ用クラスタアーキテクチャにとっては許容できない。従って、全部の 共用資源にわたる全部のりクエスタに対して等しくかつ民主的なアクセスを保証 し、各共用資源が独立した速度でしかもアクセスハザードを回避するように同時 的にデータを処理できるようにすることによって、多重プロセッサシステムにお ける性能を向上させるために、記憶アクセスのための新規な方法および装置が必 要とされ本発明は、複数リクエスタシステムにおける共用資源への非順次アクセ スのための方法および装置を提供する。

これを実現するために、本発明は、データをその宛先で効果的に再順序づけるた めに各種のタグを使用する。最も単純な形態では、このタグは、方向情報に関す る別のタグを位置づけるためのバッファ内の場所へ、または、そのタグに関係す る応答を発するためのバッファまたはプロセッサ（レジスタ）内の場所へ、スイ ッチング論理を方向づける。例えば、メモリからデータをロードするには、その リクエスタが、要求信号、アドレスおよび要求タグを付与することが必要になる 。要求信号は、そのアドレスおよび要求タグの妥当性を検査する。アドレスは、 その要求されたデータのメモリ内の記憶場所を指定する。要求タグは、データが そのプロセッサへ返された時にそのデータを入れるための場所を指定する。

本発明に従った非順次共用資源アクセス用装置は、同じくその多重プロセッサシ ステムの共用資源にアクセスすることができる複数のプロセッサおよび複数の入 出力インタフェースを有する多重プロセッサシステムにおいて使用される。好適 な実施例における共用資源は、メインメモリ、大域レジスタおよび割り込み機構 を含む。１クラスタの密結合プロセッサ内での非順次アクセスのために、本発明 は、そのプロセッサからの複数の資源要求を生成するための要求生成資源と、そ の要求生成資源に動作可能に接続されており、それらの資源要求が生成された時 間順序で資源要求を受信し、その資源要求を共用資源へ経路指定するためのスイ ッチング手段と、その要求された資源が使用可能になるとその資源要求にサービ スする共用資源手段とを含む。各資源要求は、要求された共用資源のアドレス、 および、その資源要求が返されるべきリクエスタ内の記憶場所を指定する要求タ グを含む。

スイッチング手段に関係するスイッチング論理は、その資源要求に関係づけられ た要求タグを格納するためのタグ待ち行列と、そのタグ待ち行列からの個々の要 求タグを資源応答に関係づけるための論理手段と、その資源応答および個々の要 求タグをプロセッサへ返すための手段とを含む。共用資源に関係するスイッチン グ論理は、共用資源との間で要求を経路指定するためのスイッチング手段と、要 求を正しく経路指定するための制御論理と、複数の決定要求を取り扱うための論 理と、要求されている最終データエンティティを格納または検索するための論理 とを含む。

他の実施例において、本発明はまた、プロセッサの密結合クラスタの外部にある 共用資源に対する非順次アクセスも可能にする。この実施例では、クラスタタグ と称する新しいタグを生成するために要求タグに付加的な経路指定情報を付属さ せるために、遠隔クラスタアダプタが論理手段に備わる。このクラスタタグは、 目標クラスタの遠隔クラスタアダプタに渡され、そこで、その要求から取り外さ れ、タグバッファに格納される。目標クラスタの内部で使用されるために新しい 要求タグが生成される。その応答が目標クラスタの遠隔クラスタアダプタに返さ れると、返された要求タグは、タグバッファ内でそれに関係する対応したクラス タタグを位置づけるために使用される。その応答およびクラスタタグはその後、 要求側クラスタに返される。要求側クラスタの遠隔クラスタアダプタで、そのク ラスタタグは、付加的な戻り経路指定情報および要求タグの各部に分解される。

付加的な戻り経路指定部は、その応答および要求タグ部を要求側スイッチング手 段に返すために使用される。

このシステムの特殊な帰結は、制御が局所的に取り扱われ、共用資源に対するア クセスに関する決定が迅速に、かつ、その資源の十分な利用度を保証するために 必要な時間にのみ行われるということである。極めて高いシステムバンド幅と結 合された可能な最高のシステムスルーブツトを維持することによって、本発明は 、リクエスタが最小限のアクセス時間で処理するデータを安定して供給されるこ とを保証し、それにより、システムバンド幅およびスルーブツトパラメータの所 定の集合について多重プロセッサシステムの全性能を向上させる。

本発明の目的は、要求が発行された時間順序に対してその応答が乱順で返され得 る、共用資源に要求を発行することができる非順次記憶アクセスのための方法お よび装置を供することである。

本発明の第２の目的は、共用資源システムの各構成要素が同時並行的に、かつ、 潜在的に異なる速度で動作できることを保証することによって、インタリーブト 共用資源システムにおける性能を向上させることができる、記憶アクセスのため の方法および装置を供することである。

本発明の第３の目的は、その多重プロセッサシステムが多数のりクエスタおよび 多数の共用資源によって機器構成されている場合に、高バンド幅、高スルーブツ トおよび低待ち時間を付与する、多重プロセッサシステム用記憶アクセスシステ ムのための方法および装置を供することである。

本発明の上述その他の目的は、図面、好適な実施例の詳細な説明および添付され た請求の範囲によって明白となるであろう。

図面の説明 図１ａ、ｌｂ、ｌｃおよび１ｄは、傘来技術および本発明のバイブライン化要求 ／応答記憶アクセス技法の説明図である。

図２は、本発明の好適な実施例の単一の多重プロセッサクラスタのブロック図で ある。

図３８および３ｂは、本発明の好適な実施例の４クラスタ実施例のブロック図で ある。

図４は、好適な実施例のアービトレーションノード手段を示した単一の多重プロ セッサクラスタのブロック図である。

図５ａおよび５ｂは、本発明の好適な実施例における人出力インタフェースの詳 細ブロック図である。

図６ａおよび６ｂは、プロセッサ内の入出力インタフェースに関係するボートの 詳細ブロック図である。

図７ａ、７ｂ、７ｃ、７ｄおよび７ｅは、本発明の各種要求タグの説明図である 。

図８は、外部インタフェースボートのブロック図である。

図９は、要求タグとコマンドブロックワードとの間の対応を示す。

図１Ｏは、本発明の好適な実施例におけるＮＲＣＡ手段の詳細ブロック図である 。

図１１ｇおよび１１ｂは、本発明の好適な実施例におけるＭＲＣＡ手段の詳細ブ ロック図である。

好適な実施例の説明 まず、図１ａ〜１ｄによって、従来技術と比較して、本発明のバイブライン化乱 順アクセス機構について説明する。これらの図は、メモリ／共用資源アーキテク チャの各レベルでの要求／応答動作に適用可能である。多重りクエスタシステム において一般にアクセスされる共用資源はメモリであることが理解されるはずな ので、本発明の好適な実施例もメモリへのアクセスに関して説明スることになる が、本発明は、そのアクセスはいずれの形式の共用ハードウェア資源に対して行 われるものと想定している。この意味で、共用ハードウェア資源には、メモリ、 大域レジスタ、割り込み機構の他、ボート、経路、機能単位、レジスタ、待ち行 列、バンクなどを含む。

図１８は、作来技術のシステムにおいて、一連の要求および応答の流れがどのよ うに取り扱われるがを示している。乱順アクセスまたはストリーム化の機能がま ったくないので、連続した要求はそれぞれ、その次の要求が開始できるまで、そ の関係する応答が完了するのを待たなければならない。図１ｂについて言えば、 一部の従来技術のベクトルプロセッサは、各応答が返されるのを待つ必要がなく 、ベクトルレジスタのロードまたは書き込みを行う連続した要求を発する能力を 支援している。図１ｂに示すそうした限られたバイブライン化技法は、メインメ モリにアクセスするベクトルプロセッサに適用されているが、他のシステム資源 には適用されていない。

対照的に、図１ｃは、全部の要求およびそれらの関係する応答が時間順序になっ ているが、応答１は要求ｎが発行される前に返され得る、インタリーブされた系 列の要求および応答を示している。図１ｄでは、本発明の乱順アクセス機構の全 能力が、要求およびその関係する応答が時間順序に対するいかなる特殊な関係も 伴わずに生起していることによって例示されている。この図に示された記憶アク セスシステムでは、応答２は、応答１より前に返され得る。図１ｄに図示された バイブライン技法は、従来技術においては適用されていない。

好適な実施例を説明する上で、以下では、多重プロセッサシステムの好適な実施 例の説明から始め、次に、各種リクエスタおよびそれらの関係するボートの説明 に始まって、その多重プロセッサシステムの共用資源へ話を進め、非順次アクセ スのための方法および装置について説明する。

〔多重プロセッサシステム〕

図２によって、本発明とともに用いられる多重プロセッサシステムの好適な実施 例の単一の多重プロセッサクラスタのアーキテクチャについて説明する。高度並 列スカシ／多重プロセッサシステム用ステム用のこの好ましいクラスタアーキテ クチャは、共用資源の大規模な集合１２（メインメモリ１４、大域レジスタ１６ 、割り込み機構１８など）を共用する複数の高速プロセッサ１０を支援すること ができる。プロセッサ１０は、ベクトルおよびスカラ両方の並列処理が可能で、 アービトレーションノード手段２０を介して共用資源１２に接続されている。ま た、アービトレーションノード手段２０を介して、複数の外部インタフェースポ ート２２および入出力コンセントレータ（ＩＯＣ）２４が接続されており、それ らはさらに様々な外部データ送信装置２６と接続されている。これらの外部デー タ送信装置２６は、高速チャネル３０によって入出力コンセントレータ２４に連 結された二次記憶システム（ＳＭＳ）２８を含むことができる。

外部データ送信装置２６はまた、１つ以上の標準チャネル３４によって入出力コ ンセントレータ２４に連結された他の各種周辺装置およびインタフェース３２を 含むことができる。これらの周辺装置およびインタフェース３２は、ディスク記 憶装置、テープ記憶装置、プリンタ、外部プロセッサおよび通信ネットワークを 含むことができる。プロセッサ１０、共用資源１２、アービトレーションノード ２０および外部インタフェースポート２２は、一体として、本発明の好適な実施 例に従った高度並列多重プロセッサシステム用の単一の多重プロセッサクラスタ ４０を構成する。

多重プロセッサクラスタ４０の好適な実施例は、プロセッサ１０、共用資源１２ 、アービトレーションノード２０および外部インタフェースポート２２を１つ以 上のクラスタ４０に物理的に編成することによって、現在の共用記憶スーパコン ピュータの直接接続インタフェースの問題を克服する。図３ａおよび３ｂに示す 好適な実施例ではＪ４０ａ、４０ｂ、４０ｃおよび４０ｄの４つのクラスタが存 在する。これらのクラスタ４０ａ、４０ｂ。

４０ｃおよび４０ｄのそれぞれは、そのクラスタに関係づけられた自己自身のプ ロセッサ１０”＋　１０　ｂ。

１０ｃおよび１０ｄ、共用資源１２ａ、１２ｂ、１２ｃおよび１２ｄ１および、 外部インタフェースポート２２　ａ、　２２　ｂ、　２２　ｃおよび２２ｄの集 合を物理的に有する。クラスタ４０　ａ、　４０　ｂ、　４０　ｃおよび４０ｄ は、各アービトレーションノード手段２０ａ、２０ｂ。

２０ｃおよび２０ｄの論理部分である遠隔クラスタアダプタ４２によって相互接 続されている。クラスタ４０ａ。

４０ｂ、４０ｃおよび４０ｄは物理的に分離されているが、これらのクラスタの 論理的編成および遠隔クラスタアダプタ４２による物理的相互接続は、クラスタ ４０ａ。

４０ｂ、４０Ｃおよび４０ｄの全部にわたる共用資源１２ｇ、１２ｂ、１２ｃお よび１２ｄの全部に対する所望の対称的アクセスを可能にする。

次に図４によって、単一のクラスタ４０のアービトレーションノード手段２０の 好適な実施例について説明する。概念的なレベルでは、アービトレーションノー ド手段２０は、プロセッサ１０および外部インタフェースポート２２を、同一の クラスタ４０内の共用資源１２へ、および、遠隔クラスタアダプタ４２を通じて 他のクラスタ４０内の共用資源１２へ、対称的に相互接続させる、複数のクロス バ−スイッチを含む。通常、フルクロスバ−スイッチは、各リクエスタが各資源 に接続することを可能にするはずである。本発明では、アービトレーションノー ド手段２０は、資源より多数のりクエスタが存在する状況において、フルクロス バ−スイッチと同様の結果を得ることを可能にする。好適な実施例では、アービ トレーションノード手段２０は、１６個のアービトレーションノード４４および 遠隔クラスタアダプタ手段４２を含む。遠隔クラスタアダプタ手段４２は、ノー ド遠隔クラスタアダプタ（Ｎ　ＲＣＡ）手段４６およびメモリ遠隔クラスタアダ プタ（ＭＲＣＡ）手段４８に分割される。

ＮＲＣＡ手段４６は、アービトレーションノード４４が他の全部の多重プロセッ サクラスタ４０の遠隔クラスタアダプタ手段４２にアクセスできるようにする。

同様に、ＭＲＣＡ手段４８は、他の全部の多重プロセッサクラスタ４０の遠隔ク ラスタアダプタ手段４２からのそのクラスタ４０の共用資源１２に対するアクセ スを制御する。

この実施例では、その１６個のアービトレーションノード４４は、３２個のプロ セッサ１０および３２個の外部インタフェースポート２２をメインメモリ１４、 大域レジスタ１６および割り込み機構１８ならびにＮＲＣＡ手段４６と相互接続 させている。各アービトレーションノード４４は、８本の双方向並列経路５０に よってメインメモリ１４と接続されている。単一の並列双方向経路５２は、各ア ービトレーションノード４４をＮＲＣＡ手段４６に接続させている。好適な実施 例では、各アービトレーションノード４４からの同じ経路５２も、アービトレー ションノード４４を大域レジスタ１６および割り込み機構１８に接続させるため に使用されているが、この相互接続を実施するために個別の経路が使用できるこ とは理解されるであろう。

各アービトレーションノード４４と同様に、ＭＲＣＡ手段４８は、８本の双方向 並列経路５４によってメインメモリ１４と接続されている。同様に、単一の並列 双方向経路５６は、ＭＲＣＡ手段４８を大域レジスタ１６および割り込み機構１ ８に接続させている。好適な実施例では、合計６本の並列双方向経路５８が、ク ラスタ４０を相互接続するために使用されている。例えば、クラスタ４０ｇは、 各クラスタ４０ｂ、４０ｃおよび４０ｄと接続する２本の経路５８を有する。こ のようにして、ＭＲＣＡ手段４８は、他のクラスタ４０が、そのクラスタ４０の 共用資源１２への直接アクセスを行えるようにする。

図５８および５ｂに示すように、メモリポート３１０のそれぞれ、ＮＲＣＡボー ト３１２、および、プロセッサポート３１４．３１．５，３１６および３１７の それぞれのためのアービトレーションネットワーク３０３および３０６は、アー ビトレーションノード４４を含む。また、アービトレーションノード４４には、 入力ボート待ち行列３０１、クロスバー３０２および３０７、タグ待ち行列３０ ４およびデータ待ち行列３０５が含まれる。

本願で詳細に説明するように、アービトレーションネットワーク３０３および３ ０６は、最旧の参照が最初に処理されるようにするために、先着順サービス複数 リクエスタトグル方式を使用している。同一経過時間の複数の旧参照の場合、公 平アルゴリズムが、そのアービトレーションネットワーク３０３または３０６に よってそれぞれ制御されるポート３１０および３１２ならびに３１５゜３１６お よび３１７への等しいアクセスを保証する。

他のスーパコンピュータでは、メモリのリターンは、要求が送出された順序と同 順で戻る。従って、データが戻る際にそのデータをどこに入れるかに関してはま ったく曖昧さはないので、そのプロセッサのメモリリターン論理は単純である。

しかし、メモリのリターンを順序通りに制限することは、その順序づけの制約に より共用資源がいずれかの順序の破約を明白に知るまで待たされることになるの で、性能を犠牲にすることも意味し、それゆえ、並行活動の量を低減させること になる。早期の戻りは、その記憶システムの不均質な待ち時間のために、以前に 要求されたリターンよりも短い待ち時間を伴って戻るようなリターンである。リ ターンが、要求が送出された順序と同順で戻るように制限されていない場合、そ れを保証するために、その記憶サブシステムはソート機構を付与しなければなら ない。これは、データを要求する複数のポートお誹びそのデータを返す複数の記 憶部が存在する場合、相当の負担になる。

本発明では、メモリのデータリターンは、その要求の順序に対して乱順て戻るこ とができる。要求が待ち行列に蓄積した時は常に、その応答は、要求がその待ち 行列に最初に入れられた相対時間に関して乱順て返され得るというのが、その多 重プロセッサ全体の待ち行列およびアービトレーションネットワークの特徴であ る。これは、早期の要求のデータが後期の要求のデータよりも後に戻ることがあ るということを意味する。しかしながら、プロセッサにおける順序づけの制限の ために、早期に着信したデータを使用することが可能ではない場合もある。

例えば、算術演算に伴うデータは、再現可能な結果が望まれる際には、元のプロ グラムで指定された同じ順序で使用されなければならない。従って、本発明では 、メモリリターンデータは、それがすでに実際に使用できるかどうかにかかわら ず、その最終宛先（ベクトルレジスタ、スカシレジスタ、Ｌレジスタ、命令キャ ッシュバッファまたは人出力バッファ）に入れられる。そのデータが使用できる かどうかは、以前に発行された要求の応答状態にもとづく。

本発明は、全部のシステム資源が、図１ｂ〜１ｄに示したようなバイブライン技 法の全部を用いてアクセスされ得る、共用資源アクセスのための方法および装置 を供することである。これを実現するために、本発明は、要求および応答を記録 し、そのデータをその宛先で事実上再び順序づけるために、タグおよび待ち行列 を使用する。

最も単純な形態では、タグは、方向情報用の別のタグを位置づけるためのそのバ ッファ内の場所、または、そのタグに関係する応答を入れるためのバッファまた はプロセッサ（レジスタ）内の場所を、その論理に知らせる。

例えば、メモリからデータを要求するには、そのリクエスタが要求信号、アドレ スおよび要求タグを付与することをめる。要求信号は、そのアドレスおよび要求 タグの妥当性を検査する。アドレスは、メインメモリにおける応答データの位置 を指定する。要求タグは、データがプロセッサに返される際にそのデータを入れ る場所を指定する。その好適な実施例の説明を、共用資源にアクセスするための 複数のポートを有するシステムにおいて各プロセッサを備えた多重プロセッサシ ステムの文脈で行ってきたが、本発明が、各プロセッサがメモリにアクセスする ための単一のポートしか持たない、または、メモリにアクセスするための複数の ポートを有する単一プロセッサシステムに対しても等しく適用可能であることは 明らかであろう。

〔プロセッサ〕

以下の節では、好適な実施例のプロセッサ１０が、スカシ、ベクトルおよび命令 要求をどのようにして管理するかを詳細に説明する。４つのベクトルロードポー ト、１つのスカシロードボートおよび１つの命令ロードポートが存在する。各ポ ートは、乱順応答を発行するための異なる機構を有する。

図６ａおよび６ｂについて説明すれば、ベクトルロードポート７２４，７２６， ７２８および７３０は、要求信号、アドレス、および、そのデータがベクトルレ ジスタ７１８に向けられている記憶アクセス用要求タグを付与する。４つのベク トルロードポートが存在し、各ロードポートは、いずれかの所定の時間に２つの 未決のベクトルロードを支援する。ベクトルロードポートは、特定のベクトルレ ジスタ７１８へのメモリリターンのための可変サイズ要求を行う。各要求群は、 １〜６４個の個別の要求から構成することができる。各ポートへのそれら２つの 可能な未決ベクトルロードのうち、一度に一方だけが要求を発行することができ る。しかし、メモリリターンの非順次性のために、第２のロードに関するリター ンの全部が第１のロードのリターンのいずれかより前に着信するということも想 定できる。ベクトルロードポート制御機構７３２は、データが正しいレジスタに 入れられ、そのレジスタの全部の既発行データが使用されるまではそのデータが 使用されないように保証しなければならない。

図７ａに示す通り、ベクトルポートからの各メモリリターンおよびアドレスに伴 う要求タグは、そのメモリリターンの宛先を指示するのに十分な大きさである。

すなわち、２つの可能なベクトルレジスタのうちのいずれにそのデータを入れる か、および、そのベクトルレジスタのどの記憶場所を使用するかである。要求が 発行されると、ベクトルロードポート制御機構は、正しいタグがその要求および アドレスに続くように保証する。そのベクトルタグの第１の構成要素は、宛先レ ジスタ識別子ビットである。好適な実施例では、そのタグの一部として宛先レジ スタ番号を送信する代わりに、プロセッサは単に、２つのレジスタのうちの一方 を指示する単一のピットを送信する。その特定のレジスタ番号は、命令発行時に 確立され、ロード命令がポートに発行されるごとに異なることができる。タグに は単一の宛先レジスタ識別子しか含まれていないので、いずれかの所定の時間に は２つのロードだけが未決となり得る。一つのポート内でのタグ衝突（同一宛先 レジスタビットの再使用）は、そのタグピットを再使用する前に、各レジスタの 全部の応答が返るのを待つことによって防止される。さらに、各ポートからの連 続したロードは、常に、異なる宛先レジスタタグピットを使用する。各ベクトル レジスタについて（しかし異なるベクトルロードポートにおいて）複数のローフ トルレジスタロードが完了するのを待つことによって避けられる。

ベクトルタグの第２の部分は、ベクトルレジスタの要素番号である。これは単に 、所定のレジスタのいずれのワードがその記憶データによって更新されるはずか を指定する。

ベクトルレジスタの第３の、そして最後の部分は、そのプロセッサ１０に関する ロード要求を事実上破棄する、「取り消し」標識である。しかし、記憶システム にとって、取り消された要求は、ごくわずかな例外を伴って、取り消されていな い要求とまったく同様に扱われる。この例外とは、取り消されたクラスタ外要求 は性能上の理由でクラスタ内に転送されるということである。要求が発行された 後にその要求を取り消すことができるこの能力は、要求を取り扱うプロセッサ１ ０およびアービトレーションノード４４の部分とアドレスを取り扱うプロセッサ １０およびアービトレーションノード４４の部分との間の、時間が決定的である 何らかのハンドシェーキングを削除するので、効果的な記憶待ち時間の低減をも たらす。この実施例では、取り消しビットは、アドレスの妥当性検査および要求 アービトレーションがオーバラップでき、プロセッサ１０およびアービトレーシ ョンノード４４内で並行して実施されるようにする。すなわち、例えば、アービ トレーションノード４４は記憶要求のアービトレーションを進め、同時に、プロ セッサ１０内のそのアドレス制御論理はその記憶要求のアドレスが有効な要求で あるかどうか、つまり正しいアドレス範囲内にあるかどうかを判定する。プロセ ッサ１０がそのアドレスが範囲外であると判定した場合、取り消しビットが設定 され、その要求はクラスタ内アドレスへ向けられる。

ある種の動作では、この取り消し機能は、ループにおいてデータのボトムローデ ィングを可能にすることで有益である。このソフトウェア技法では、記憶待ち時 間の作用は、そのアドレスが有効であるかどうかがわかる前にデータをプリフェ ッチすることによって回避される。

好ましい多重プロセッサシステムでは、プログラムは、マツピング例外をオフに し、ランダムなアドレス（そのデータ空間外のアドレスでさえ）で問題なくメモ リにアクセスすることができ、その取り消し機構はそのプログラムが禁止データ にアクセスできないように保証する。

従って、プログラムは、それが使用するアドレスを検査する前にメモリにアクセ スすることができ、ロード命令は、ループの上部ではなく下部に置くことができ る（「ボトムローディング」）。

再び図６８および６ｂに戻って、スカラ要求タグについて説明する。メモリへの 単一のスカラボート７２２は、Ｓレジスタ７１４およびＬレジスタ７１６への記 憶データの経路を付与する。正しいデータ順序づけを保証するために、スカラポ ートは、ベクトルボートと同様に、各記憶要求およびアドレスに要求タグを付加 する。

図７ｂに示すように、このスカラ要求タグは、宛先レジスタ形式およびレジスタ 番号を指示する。スカラタグの第１の部分は、レジスタ形式である。これは、Ｌ レジスタとＳレジスタの応答を識別する。スカラタグの第２の部分は、レジスタ 番号である。これは、どちらのレジスタ番号（ＬまたはＳ）にリターンデータを 入れるかを指示する。タグ衝突は、レジスタ当たりただ一つの未決の参照を、ま たは、Ｌレジスタの場合はレジスタ群当たりただ一つの未決の参照を許可するこ とによって防止される。スカラタグの第３の、そして最後の部分は、ユーザプロ グラムが、それらの許可されたアドレス空間外にあるデータにアクセスしないよ うに防ぐ、「取り消し」標識である。この機構については、本願書の各所で説明 されている。

図６ａおよび６ｂに示す通り、スカラロードボート７２２は、Ｌレジスタ７１６ またはＳレジスタ７１４のいずれかに向けられたリターンを受け取る。そのリタ ーンタグのＬ／Ｓビットは、そのデータがメモリから返った時にいずれの宛先レ ジスタ形式に書き込むかを決定する。

Ｓレジスタが書き込まれる場合、その要求タグは２つの機能を実行する。まず、 そのレジスタを未予約にさせ、それによりＳレジスタファイルの書き込みアドレ スを形成する。Ｌレジスタが書き込まれる場合、タグは同じ２つの機能を実行す る。しかし、Ｌレジスタは、個々のレジスタではなく、ブロック単位で予約され たりされながったりする。

スカラボート応答について概説した要求タグ方式は、Ｌレジスタロードが、Ｓレ ジスタロードなどの高優先順位ロードによって割り込まれることを許す。出方ア ドレスにはいかなる順序づけも課されず、また、入力データストリームにもまっ たく課されないので、一方のレジスタロード（例えば、Ｌレジスタ）の集合をバ ックグラウンドアクティビティとして扱い、他方の集合（Ｓレジスタ）を高優先 順位のフォアグラウンドアクティビティとして扱うことが可能である。その後、 正しいソフトウェア支援によって、Ｌレジスタは、ブロックロードおよびストア によってアクセスされるソフトウェア管理キャッシュとして扱われることができ る。

再び図６ａおよび６ｂに戻って、命令要求タグについて説明する。命令および入 出カポ−ドア２０は、メモリから命令キャラシュア１０および入出力バッファ７ １２への経路を付与する。正しい命令の順序づけを保証するために、この命令ボ ートは、他のボートと同様に、その要求およびアドレスとともに要求タグを付与 する。命令要求タグは、図７ｃに示す通り、その命令の応答のためのバッファ番 号およびそのバッファ内の要素番号を指示する。

ベクトルボートレジスタ番号と同様に、この命令ボートバッファ番号標識は、単 一のタグビットで符号化される。これは、未決のバッファ要求の数を２つに制限 するが、命令ロードに関係する制御およびデータ経路を単純にする。命令タグ衝 突は、新しい充填の開始を許可する前に、最旧のバッファ充填が完了するのを待 つことによって回避される。同一バッファへの複数の未決ロードは、キャッシュ 置換方針によって禁止されている。タグの符号化は、リターン宛先が命令キャッ シュバッファ７１２または入出力応答バッファ７１０のいずれであるかを指示す る。

各ベクトルロードボート７２４，７２６．７２８および７３０は、「バック」ビ ットの２つの集合を維持しており、その一方は、そのボートの各可能な未決ベク トルレジスタ用のものである。メモリからリターンが戻ると、そのレジスタおよ び要素番号のバックビットは１に設定され、そのデータはそのベクトルレジスタ に書き込まれる。しかし、制御機構７３２は、以前の要素を含むそれまでの全部 の要素がメモリから返されるまで、そのデータが使用されないようにする。これ は、応答が乱順て戻っても、ベクトルレジスタの全部の要素が順番に使用される ことを保証する。

ベクトルレジスタの全部の要素がメモリから返されると、その側のバックビット は「ノットバ・ツク」とマークされ、そのバックビットの集合は別のロード命令 に使用可能となる。そのタグが要求が取り消されたことを指示しているベクトル およびスカラロードデータは、非信号のＮａＮ　（Ｎｏｔ　ａ　Ｎｕｍｂｅｒ： 　ｒ非数値」）によって破棄され、交替される。これは、本発明の好適な実施例 が、オペランドマツピング例外を使用可能としないプログラムによるアクセスか ら記憶データを保護する方法である。命令データがメモリ１４から返されると、 プロセッサ１０は、それを入れるべき場所を決定するためにそのリターンタグを 使用する。命令リターンは、データリターンとは異なり、マツブトモードであれ ば命令マツピング例外が常に使用可能であるので、取り消し機能を使用しない。

非コヒーレント記憶システムに関係するハザードを回避するために、プロセッサ １０および外部インタフェースボート２２は、アービトレーションノード４４が そのタグ以外の情報を付与することをめる。

この情報は、要求の順序づけ、および、それらの要求が特定の共用資源によって 処理されるためにコミットされる時に関係している。好適な実施例では、コヒー レンシーを保証するために使用されるこの技法は、「データマーク機構」と称す る。このデータマーク機構は、原特許願書においてより詳細に開示されている。

〔外部インタフェースポート〕

プロセッサ１０によって発行される要求に加え、本発明は、外部インタフェース ポート２２を介して発行された周辺装置からの資源要求にもサービスすることが できる。外部インタフェースポート２２によってメインメモリ１４または大域レ ジスタ１６からフェッチされたデータは、それが要求された順序とは異なる順序 で戻ることができる。本発明のこの非順次アクセスを実現するために、外部イン タフェースポート２２に関係するｌ０Ｃ２４およびＳＭＳ　２８は、外部インタ フェースポート２２を通じてなされる資源要求に要求タグを付加する。

図８によって、好適な実施例の外部インタフェースポート２２の詳細な説明を行 う。外部インタフェースポート２２は、クラスタチャネルインタフェース（ＣＣ Ｉ）１２０を物理的に接続するメモリボートケーブル（図示せず）によってメイ ンメモリ１４からコマンドおよびデータワードのパケットを受け入れる。コマン ドワードはコマンドバッファ３５０に入れられ、データはデータＦＩＦＯバッフ ァ３６０に経路指定される。コマンドバッファ３５０にコマンドが存在すると、 外部インタフェースポート２２の制御論理３７０は、アービトレーションノード ４４を通じてメモリ１４ヘアクセスを要求することになる。コマンドワードのワ ードカウント、コマンド、アドレスおよびｍタグフィールドからのデータは、そ の要求が認識される際にアービトレーションノード４４へ配信する準備として各 自のレジスタ３８２，３８４．３８６および３８８ヘロードされる。行われたす べてのワード要求について、新しい要求タグおよびアドレスが計算されなければ ならない。

フェッチ要求の場合、いかなるデータも送信されないが、アドレスおよび要求タ グは、そのコマンドワードカウントフィールドの内容に等しい要求数について送 信される。要求タグは、０に設定された下位６ビツトに始まり、タグの正しい数 が送信されるまでそのフィールドの内容を増分させて計算される。同様に、要求 のアドレスは、そのコマンドワードに存在するアドレスに始まって、各要求が認 識されるごとにそれを増分させて計算される。

ストア要求の場合、データＦＩＦＯ３６０内の次のワードがアドレス、タグおよ びコマンド情報とともに提示される。ワードカウント値は、各要求後に減分され る。

ワードカウント値が０に達すると、以降の要求はいっさい行われない。ＦＩＦＯ ３５０および３６０は、可能であれば必ず、アービトレーションノード４４を絶 えずビジー状態にしておくために外部インタフェースポート２２でコマンドおよ びデータが常に使用可能であることを保証するようにコマンドおよびデータを保 持するために使用される。

フェッチされたデータは、転送レジスタ３９０を介して共用資源から戻る。その 要求がなされた時に発行された要求タグは、そのデータとともに返される。転送 レジスタ３９０の出力は、メインメモリ１４に接続されている。外部インタフェ ースボート２２を連結するケーブルのデータ線に関係する制御線は、有効データ ワードがＣＣ１１２０のバスにあることを指示するために挿入されている。

入出力要求タグは、ＩＯＣ２４を通じて伝わる際にそのデータパケットに先行す るコマンドワードとともに送信される。タグは、そのデータをｒＯｃ　２４のい ずれのバッファが受信するかを指示する４ビツトフイールド、および、そのデー タが格納されるそのバッファ内の記憶場所を指示する６ビツトフイールドを含む 。４ビツトのバッファ選択フィールドは、図９に示すようにデコードされる。コ ード１０１１は、データを２つのＳＭＴＣコマンドバッファのうちの一方に方向 づける。残りの６つのタグピットは、その応答データワードがいずれのバッファ およびそのいずれの記憶場所へ格納されるかを指示する。コード１１１１は、ｌ ０Ｃ２４によっては使用されない。それは、プロセッサの命令キャッシュフェッ チ動作に予約されている。ＩＯＣ２４は、メモリボートをその命令キャッシュと 共用する。

６ビツトフイールドは、要求がなされた際に各個別のデータワード要求について 外部インタフェースボートで生成される。要求は、最下位アドレスに始まり順に 行われる。図７ｄによれば、入出力要求タグ、すなわち、６ビツトワード識別子 および４ビツト宛先識別子は、１０ビツトタグフイールドに入れられる。このタ グは、記憶システムによって要求とともに伝わり、データの各ワードとともにＩ ＯＣ２４へ返される。その後、要求タグは、そのデータワードを適切なバッファ およびそのバッファの記憶場所へ方向づけるためにＩＯＣ２４によって使用され る。

要求がなされた際の連続順序でタグが生成されるので、宛先バッファの記憶場所 をアドレス指定するためにタグを使用することは、データが、いずれの任意の順 序で戻っても、必ず正しい順序でバッファにロードされることを保証する。従っ て、データをバッファから連続順序で読み出すことは、データが正しい順序で宛 先へ返されることを保証する。

〔アービトレーションノード〕

再び図５ａおよび５ｂに戻って、共用資源の観点から見ると（この場合、経路５ ０および５２）、各入力要求は、要求アービトレーションネットワーク３０３に よってアービトレーションが行われる。同様の応答アービトレーションネットワ ーク３０６は、それらの各自のプロセッサポー）−３１５，３１６または３１７ へ戻る応答データのアービトレーションを行う。入力する要求の場合、入力待ち 行列３０１が、その要求アービトレーションネットワーク３０３によって渡され るのを待つ最大１６個の要求を保持する。返される応答の場合、データ待ち行列 ３０５が、その応答アービトレーションネットワーク３０６がそれらの応答デー タを宛先ボート３１５．３１６または３１７へ戻すのを待つ最大６４個の応答を 保持する。これらの待ち行列３０１および３０５のそれぞれは、リクエスタと共 用資源の間でデータが流れる際のいずれかの制御待ち時間を範囲に収めるように 戦略的に大きさが取られている。また、データが記憶部から返されると、その関 係するタグはタグ待ち行列３０４から検索され、データおよびタグがデータ待ち 行列３０５ヘロードされる前に、再び付属される。ＮＲＣＡ経路５２による応答 の場合、データおよびその関係するタグはすでに対にされており、ＮＲＣＡおよ びＭＲＣＡ手段は関係するデータおよびタグを取り扱う。

要求アービトレーションネットワーク３０３が、入力している要求が使用可能な 資源を要求しており、最高優先順位を有しており、かつ、記憶部へ向けられてい ると判定した場合、その要求のアドレスおよびデータ構成要素は経路５０に置か れ、その正しい記憶部へ経路指定される。要求アービトレーションネットワーク ３０３が、入力している要求が使用可能な資源を要求しており、最高優先順位を 有しており、かつ、ＮＲＣＡ　４６へ向けられていると判定した場合、その要求 のアドレス、データおよびタグ構成要素は経路５２に置かれ、その正しい共用資 源１２へ経路指定される。アービトレーションネットワーク３０３は、それらの 相互接続配線５０および５２へのアクセスを事実上制御していることに留意しな ければならない。その要求経路に沿った以降のアービトレーションネットワーク は、他の共用資源へのアクセスを制御する。データは、要求された順序とは異な る順序で要求ボート３１５，３１６および３１７へ返され得る。

アービトレーションノード４４は、各ロードアドレスとともにタグの集合を受信 し、後の参照のためにそれらを待ち行列に入れる。データがメインメモリから返 されると、それらのタグは対応するデータワードに再び付属され、データおよび タグの両者はその要求側ボートへ返される。プロセッサ１０は、そのデータを正 しい宛先へ入れるためにこれらのタグを利用し、それが正しい順序で使用される ように保証する。

〔メインメモリ〕

再び図５ａおよび５ｂに戻って、メモリ参照に関して、各記憶部のスイッチング 論理４００は、所定のアービトレーションノード４４からのその特定の記憶下位 区分に対する全部の入力要求を収集する各記憶下位区分に下位区分キャッチ待ち 行列４０１を含む。各アービトレーションノード４４は、各記憶部１４に自己自 身のキャッチ待ち行列の集合を有する。バンク要求アービトレーションネットワ ーク４０５は、各サイクルでそのバンク４０３への未決の要求を有する下位区分 キャッチ待ち行列４０１のその群の間でアービトレーションを行う。要求が選択 されると、その選択された要求はその宛先バンク４０３へ発行される。要求がス トアである場合、アドレスおよびデータがそのバンクへ発行される。要求がロー ドである場合、そのアドレスだけがそのバンクへ発行される。要求がロードアン ドフラグである場合、そのアドレスおよびデータがそのバンクへ発行される。ロ ードおよびロードアンドフラグについては、バンク４０３からのその応答データ は、応答アービトレーションネットワーク４０７がその記憶部からの出力応答を 許可する前にホールド待ち行列４０６で保持される。

〔遠隔クラスタアダプタ〕

次に図１０について説明する。ＮＲＣＡ手段４６の場合、入力待ち行列６１０ま たは６３０が入力要求を収集する。入力待ち行列６１０は、外部インタフェース へ向けられた参照を保持する。アービトレーションネットワーク６１２は、各サ イクルで外部資源への未決の要求を有するその１群の入力待ち行列６１０の間で アービトレーションを行う。要求が選択されると、その選択された要求は、アド レス、データ、および、経路５８に置かれるその要求タグおよび付加的な情報（ 図７０参照）から構成されるクラスタタグと称する新しいタグとともに、その宛 先資源へ発行される。入力待ち行列６３０は、割り込み機構、大域レジスタまた は５ＥＴＮレジスタへ向けられた参照を保持する。アービトレーションネット７ −り６３４は、各サイクルでその資源６２０．６３２または６３３への未決の要 求を有するその１群の入力待ち行列６３０の間でアービトレーションを行う。そ の要求が許可されると、それはその宛先資源へ発行される。データが大域レジス タ６３３またはＳ　ＥＴＮレジスタ６３２からアービトレーションノード４４へ 返される場合、高優先順位の要求がその出力アービトレーションネットワーク６ １５に提示され、それによりそのアービトレーションノードへ戻る出力経路はク リアされることになる。

ボート５８を介してＭＲＣＡ手段４８から戻るデータおよびタグは、待ち行列６ １４に受信される。大域レジスタ６３３または５ＥＴＮレジスタ６３２からのデ ータは、事前にアービトレーションが行われ、ただちに、関係するタグとともに 戻り経路５２に置かれる。各クロックサイクルにおいて、応答アービトレーショ ンネットワーク６１５は、ボート５２または５６の戻りデータ経路についてアー ビトレーションを行う。データ待ち行列６１４、大域レジスタ６３３または５Ｅ ＴＮレジスタ６３２から適切なデータが選択され、適切なボート５２または５６ へ返される。

次に図１１ｇおよび１１ｂについて説明すれば、ＭＲＣＡ手段４８は、それらを 介して他のクラスタからのストアおよびロード動作が受信される６つのボート５ ２０が存在する。これらのボートのそれぞれは、受信待ち行列５００．タグバッ ファ５０２、応答待ち行列５０４、および、ボート制御論理５０１および５０３ から構成される。各ボートは、他の全部のボートから独立して動作する。別のク ラスタからボートに着信した全部の動作は、そのクラスタへ返される。これは、 ストアもロードも含む。ＭＲＣＡ手段４８の待ち行列およびアービトレーション （５０６，５０７，５０８，５０９，５１０，５１１および５１２）は、本質的 に、アービトレーションノード４４の待ち行列およびアービトレーション（それ ぞれ、３０１，３０２，３０３，３０４，３０５，３０６および３０７）と同様 に動作する。

ある動作が外部クラスタからＭＲＣＡポート５２０に着信すると、そのデータ、 アドレスおよびタグ情報が、６４個の記憶場所の深さを持つ受信待ち行列５００ に書き込まれる。この受信待ち行列５００に妥当な動作が書き込まれた後、ボー ト制御論理５０１は、その動作がＭＲＣＡ手段４８に渡され得るかどうかを判定 するために資源検査を実行する。３つの検査される資源が存在する。

検査される第１の資源はタグの可用性に関する。動作がＭＲＣＡ手段４８に渡さ れると、その要求とともに着信した元のクラスタタグはタグバッファ５０２に書 き込まれ、新しい８ビツト要求タグがタグジェネレータ５０１によって生成され る。その元のタグが書き込まれるタグバッファ５０２の記憶場所のアドレスは、 その新しい要求タグになる。この要求タグは一意でなければならないので、新し いクラスタタグが生成されＭＲＣＡ手段４８に渡されると、それは、その動作が ＭＲＣＡ手段４８′ｂ１らそのボートへ返されるまで、再使用することはできな い。この論理の実施は、要求タグが順に生成されなければならないことを要する 。生成される次の要求タグがＭＲＣＡ手段４８においてまだ未決である場合、そ のボートは、受信待ち行列５００から自己の次の動作を発行することができない 。タグバッファ５０２は２５６個の記憶場所の深さを持つ。

ＭＲＣＡ手段４８へ動作が発行できる前に検査されなければならない第２の資源 は、リターン待ち行列５０４における記憶場所の可用性に関する。ＭＲＣＡ手段 ４８はアービトレーションノード４４に戻り動作を保持させるための機構をまっ たく持っていないので、ＭＲＣＡ手段４８は、アービトレーションノード４４が ら戻るいずれかの動作を格納するためにリターン待ち行列５０４に記憶場所が常 に存在するように保証しなければならない。

このリターン待ち行列５０４は１２８個の記憶場所の深さを持つ。リターン待ち 行列５０４の記憶場所の全部が割り当てられると、記憶場所が使用可能となるま で、他のいかなる動作もＭＲＣＡ手段４８に発行できない。

ＭＲＣＡ手段４８内のボート待ち行列５０６は、受信待ち行列５００からの動作 が発行できる前に検査されなければならない第３の資源である。ボート制御論理 ５０１は、現在の動作の総数をボート待ち行列５０６に保持する。ボート待ち行 列５０６が一杯になると、ポート制御論理５０１は、記憶場所が使用可能となる まで、発行を抑止しなければならない。

ＭＲＣＡ手段４８から動作が戻ると、データが存在する場合、そのデータは、リ ターン待ち行列５０４に直接格納される。その動作とともに返される要求タグは 、そのタグバッファにアクセスし、元のクラスタタグ５０３を回復させるために 使用される。この元のクラスタタグは、タグバッファ５０２から抽出され、その データとともにリターン待ち行列５０４に格納される。その後、ポート制御論理 ５０１は、そのクラスタ間経路５２０の遠端のクラスタについて資源検査を行う 。その遠端クラスタが自己の受信待ち行列に使用可能な記憶場所を有していれば 、リターン待ち行列５０４はロードされない。記憶場所がなければ、待ち行列の 記憶場所が使用可能となるまで、データは保持される。

好適な実施例の説明を提示してきたが、本発明の精神を逸脱することなく、各種 変更がなし得ることが想定される。従って、本発明の範囲は、好適な実施例の説 明よりもむしろ、添付請求の範囲によって規定されるべきものと意図する。

Ｆｉｇ、　２ Ｆｉｇ、　３ａ 翫３ｂ Ｆｉｇ、　５ Ｆｉｇ、　Ｉｌａ 要　約　書 複数リクエスタシステムにおいて共用資源（１２）に対する非順次アクセスのた めの方法および装置は、データをその宛先で効果的に再順序づけるために各種の タグを使用する。最も単純な形態では、このタグは、方向情報に関する別のタグ を位置づけるためにバッファ内の場所へ、または、そのタグに関係する応答を発 するためにバッファまたはプロセッサ（レジスタ）内の場所へ、スイッチング論 理を方向づける。例えば、メモリ（１４）からデータをロードするには、そのリ クエスタが、要求信号、アドレスおよび要求タグを付与することが必要になる。

要求信号は、そのアドレスおよび要求タグの妥当性を検査する。アドレスは、そ の要求されたデータのメモリ（１４）内の記憶場所を指定する。要求タグは、デ ータがそのプロセッサへ返された時にそのデータを入れるための場所を指定する 。そのリクエスタのスイッチング論理（４４）は、その資源要求に関係する要求 タグを格納するためのタグ待ち行列と、そのタグ待ち行列からの個々の要求タグ を資源応答に関係づけるための論理手段と、その資源応答および個々の要求タグ をり゛クエスタへ返すための手段とを含む。メモリ（１４）に関係するスイッチ ング論理（４００）は、共用資源との間で要求く経路指定するための制御論理と 、複数の決定要求を取り扱うための論理と、要求されている最終データエンティ ティを格納または検索するための論理とを含む。

国際調査報告

Claims (20)

【特許請求の範囲】
1. １．複数のプロセッサを有する多重プロセッサにおける非順次共用資源アクセス のための装置であって、前記共用資源はメインメモリ、大域レジスタおよび割り 込み機構を含むものであり、前記装置が、前記プロセッサのそれぞれと動作可能 に接続されており、前記プロセッサからの複数の資源要求を生成するための要求 生成手段であり、前記資源要求のそれぞれは、要求された共用資源のアドレスと 、 その資源要求が返されるべきプロセッサ内の記憶場所を指定する要求タグとを含 むものである、前記要求生成手段と、 前記要求生成手段と動作可能に接続されており、前記資源要求が生成された時間 順に前記資源要求を受信し、前記資源要求を前記共用資源に経路指定するための スイッチング手段であり、前記スイッチング手段は、前記資源要求に関係する前 記要求タグを格納するためのタグ待ち行列と、 前記タグ待ち行列からの各要求タグを資源応答に関係づけるための論理手段と、 前記資源要求および各要求タグを前記プロセッサに返すための手段とを含むもの である、前記スイッチング手段と、 前記スイッチング手段および前記共用資源と動作可能に接続されており、前記要 求された資源が使用可能となった時に前記資源要求にサービスし、前記資源要求 がサービスされた順序で前記スイッチング手段に前記資源応答を返すための手段 とを含んでおり、 それによって、前記資源要求が発行された時間順序に対して前記資源応答が乱順 で返され得ることを特徴とする装置。
2. ２．請求項１記載の装置であって、前記スイッチング手段がさらに、前記多重プ ロセッサシステムの所定のクロックサイクルで前記共用資源へ経路指定される前 記資源要求間でアービトレーションを行うためのアービトレーションノード手段 を含むことを特徴とする装置。
3. ３．請求項２記載の装置であって、前記各要求タグを関係づけるための論理手段 がさらに、前記要求生成手段からの取り消し指示を受信し、前記取り消し指示に 応答して前記資源要求が前記共用資源へ経路指定された時より以前の前記資源要 求を取り消すための取り消し論理手段を含むことを特徴とする装置。
4. ４．請求項３記載の装置であって、前記取り消し論理手段は、前記資源要求に応 答して非数値を返すことによって資源要求が取り消されたことを指示することを 特徴とする装置。
5. ５．請求項１記載の装置であって、前記スイッチング手段がさらに、前記資源要 求のアドレスの妥当性を検証するためのアドレス検証手段を含むことを特徴とす る装置。
6. ６．請求項５記載の装置であって、前記各要求タグを関係づけるための論理手段 がさらに、前記要求生成手段からの取り消し指示を受信し、前記取り消し指示に 応答して前記資源要求が前記共用資源へ経路指定された時より以前の前記資源要 求を取り消すための取り消し論理手段を含むことを特徴とする装置。
7. ７．複数のリクエスタを有する多重プロセッサにおける非順次共用資源アクセス のための装置であって、前記リクエスタはプロセッサおよび外部インタフェース ポートの両者を含むものであり、前記共用資源はメインメモリ、大域レジスタお よび割り込み機構を含むものであり、前記装置が、 各リクエスタと動作可能に接続されており、前記リクエスタからの複数の資源要 求を生成するための要求生成手段であり、前記資源要求のそれぞれは、要求され た共用資源のアドレスと、 その資源要求が返されるべきリクエスタ内の記憶場所を指定する要求タグとを含 むものである、前記要求生成手段と、 前記要求生成手段と動作可能に接続されており、前記資源要求が生成された時間 順に前記資源要求を受信し、前記資源要求を前記共用資源に経路指定するための スイッチング手段であり、前記スイッチング手段は、前記資源要求に関係する前 記要求タグを格納するためのタグ待ち行列と、 前記タグ待ち行列からの各要求タグを資源応答に関係づけるための論理手段とを 含むものである、前記資源要求および各要求タグを前記リクエスタに返すための 手段とを含むものである、前記スイッチング手段と、 前記スイッチング手段および前記共用資源と動作可能に接続されており、前記要 求された資源が使用可能となった時に前記資源要求にサービスし、前記資源要求 がサービスされた順序で前記スイッチング手段に前記資源応答を返すための手段 とを含んでおり、 それによって、前記資源要求が発行された時間順序に対して前記資源応答が乱順 で返され得ることを特徴とする装置。
8. ８．請求項７記載の装置であって、前記スイッチング手段がさらに、前記多重プ ロセッサシステムの所定のクロックサイクルで前記共用資源へ経路指定される前 記資源要求間でアービトレーションを行うためのアービトレーションノード手段 、および、前記資源要求のアドレスの妥当性を検証するためのアドレス検証手段 を含むことを特徴とする装置。
9. ９．請求項８記載の装置であって、前記各要求タグを関係づけるための論理手段 がさらに、前記要求生成手段からの取り消し指示を受信し、前記取り消し指示に 応答して前記資源要求が前記共用資源へ経路指定された時より以前の前記資源要 求を取り消すための取り消し論理手段を含むことを特徴とする装置。
10. １０．請求項７記載の装置であって、前記リクエスタおよび共用資源が複数のク ラスタに編成されており、また、前記スイッチング手段がさらに、遠隔クラスタ の共用資源へ向けられたそのクラスタのリクエスタからの資源要求を受信し、そ れらの要求を前記遠隔クラスタの遠隔クラスタアダプタ手段へ転送し、前記遠隔 クラスタからの資源応答を受信し、かつ、前記クラスタの共用資源へ向けられた 前記遠隔クラスタの遠隔クラスタアダプタ手段からの資源要求を受信し、前記遠 隔クラスタヘ前記資源応答を返すための、各クラスタに関係づけられた遠隔クラ スタアダプタ手段を含むことを特徴とする装置。
11. １１．多重プロセッサシステムであって、１つ以上のリクエスタ間で待ち行列お よびパイプラインを確立するための手段と、 資源へ要求を行うための手段と、 前記要求がなされた時間順序とは異なる順序で前記要求がサービスされ得るよう に前記要求に応答するための１つ以上の資源手段とを含むことを特徴とする多重 プロセッサシステム。
12. １２．複数のプロセッサを有する多重プロセッサシステムにおいて共用資源にア クセスするための方法であって、前記共用資源はメインメモリ、大域レジスタお よび割り込み機構を含むものであり、前記方法が、前記プロセッサの１つからの 資源要求を生成する段階であり、前記資源要求のそれぞれは、 要求された共用資源のアドレスと、 前記資源要求が返されるべきプロセッサ内の記憶場所を指定する要求タグとを含 むものである、前記要求生成段階と、 前記資源要求が発行された時間順に前記共用資源に関係するスイッチング機構へ 前記資源要求を提示する段階と、 前記資源要求に関係する前記要求タグを前記スイッチング手段のタグ待ち行列に 格納する段階と、資源応答を生じるために前記要求された資源が使用可能となっ た時に前記資源要求にサービスする段階と、前記資源要求がサービスされた順序 で前記スイッチング手段に前記資源応答を返す段階と、 前記タグ待ち行列からの前記各要求タグを前記資源応答に関係づける段階と、 前記資源要求および各要求タグを前記プロセッサに返す段階とを含んでおり、 それによって、前記資源要求が発行された時間順序に対して前記資源応答が乱順 で返され得ることを特徴とする方法。
13. １３．請求項１２記載の方法であって、前記資源要求にサービスする段階が、 前記多重プロセッサシステムの所定のクロックサイクルで前記共用資源へ経路指 定される前記資源要求間でアービトレーションを行う段階と、 前記資源要求のアドレスの妥当性を検証する段階とを含むことを特徴とする方法 。
14. １４．請求項１３記載の方法であって、前記資源要求にサービスする段階がさら に、前記資源要求に関係する取り消し指示を検査し、前記取り消し指示に応答し て前記資源要求が前記共用資源へ経路指定された時より以前の前記資源要求を取 り消す段階を含むことを特徴とする方法。
15. １５．請求項１４記載の方法であって、前記資源要求を取り消す段階が前記取り 消し指示に応答して非数値を返すことによって前記資源要求が取り消されたこと を指示することを特徴とする方法。
16. １６．複数のリクエスタを有する多重リクエスタシステムにおいて共用資源にア クセスするための方法であって、前記リクエスタはプロセッサおよび外部インタ フェースポートの両者を含むものであり、前記共用資源はメインメモリ、大域レ ジスタおよび割り込み機構を含むものであり、前記方法が、 前記リクエスタの１つからの資源要求を生成する段階であり、前記資源要求のそ れぞれは、 要求された共用資源のアドレスと、 前記資源要求が返されるべきリクエスタ内の記憶場所を指定する要求タグとを含 むものである、前記要求生成段階と、 前記資源要求が発行された時間順に前記共用資源に関係するスイッチング機構へ 前記資源要求を提示する段階と、 前記資源要求に関係する前記要求タグを前記スイッチング手段のタグ待ち行列に 格納する段階と、資源応答を生じるために前記要求された資源が使用可能となっ た時に前記資源要求にサービスする段階と、前記資源要求がサービスされた順序 で前記スイッチング手段に前記資源応答を返す段階と、 前記タグ待ち行列からの前記各要求タグを前記資源応答に関係づける段階と、 前記資源要求および各要求タグを前記プロセッサに返す段階とを含んでおり、 それによって、前記資源要求が発行された時間順序に対して前記資源応答が乱順 で返され得ることを特徴とする方法。
17. １７．請求項１６記載の方法であって、前記資源要求にサービスする段階が、 前記多重プロセッサシステムの所定のクロックサイクルで前記共用資源へ経路指 定される前記資源要求間でアービトレーションを行う段階と、 前記資源要求のアドレスの妥当性を検証する段階とを含むことを特徴とする方法 。
18. １８．請求項１７記載の方法であって、前記資源要求にサービスする段階がさら に、前記資源要求に関係する取り消し指示を検査し、前記取り消し指示に応答し て前記資源要求が前記共用資源へ経路指定された時より以前の前記資源要求を取 り消す段階を含むことを特徴とする方法。
19. １９．請求項１６記載の方法であって、前記リクエスタおよび共用資源が複数の クラスタに編成されており、かつ、前記資源要求にサービスする段階がさらに、 遠隔クラスタの共用資源へ向けられた前記クラスタのリクエスタから遠隔資源要 求を受信することと、前記遠隔資源要求を遠隔クラスタに転送し、前記遠隔クラ スタから資源応答を受信することを含むことを特徴とする方法。
20. ２０．請求項１９記載の方法であって、前記資源要求にサービスする段階がさら に、 前記クラスタの共用資源に向けられた前記遠隔クラスタから遠隔資源要求を受信 することと、前記遠隔要求について前記遠隔クラスタヘ前記資源応答を返すこと を含むことを特徴とする方法。