JPH0512008A - 中央演算処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 大容量レジスタとデータメモリとの両方のデ
ータ領域を相互に効率良くアクセス可能な中央演算処理
装置を提供する。 【構成】 ＣＰＵ１０１は、演算のためのデータを書込
み読出し可能な多数の汎用レジスタからなるレジスタバ
ンク１０５と、レジスタバンク１０５の出力を基にイン
ストラクションデコーダ１０４による解読結果に従って
所定の演算を実行し、その結果をレジスタバンク１０５
に出力するＡＬＵ１０７と、レジスタバンク１０５と異
なるアドレス空間にあり該レジスタバンク１０５と同様
な機能を有する内部ＲＡＭ１０８と、レジスタバンク１
０５のレジスタ領域に該レジスタと内部ＲＡＭ１０８を
間接的にアクセスするためのインデックスアドレス領域
を指定するとともに、レジスタバンク１０５内の汎用レ
ジスタのアドレスの指定及びインデックスレジスタの指
定を行うレジスタアドレス回路１０９と、内部ＲＡＭ１
０８のアドレス指定を行うメモリアドレス回路１１０と
から構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、中央演算処理装置に係
り、詳細には大容量レジスタとデータメモリとの両方の
データ領域を相互に効率よくアクセス可能とした間接ア
ドレッシングを有する中央演算処理装置に関する。

【０００２】

【従来の技術】命令は一般に０〜３個のオペランドおよ
び０〜１個の次命令を指定することができる。ＣＰＵ
は、命令実行時にこれらの指定に従ってオペランドおよ
び次命令の存在する位置、即ち、アドレスを決定する必
要がある。また、命令のオペランド部がオペランドその
ものである場合、これを即値データ（immediate data）
と呼び定数オペランドとして用いる。一方、オペランド
部がアドレスを指定する場合には直接および間接アドレ
ッシングの２通りがあり、オペランド部が直接的にオペ
ランドのアドレスを指定している場合を直接アドレッシ
ングと呼び、それがオペランドのアドレスを含むポイン
タを指定していて間接的にオペランドのアドレスを指定
する場合を間接アドレッシングという。

【０００３】図１０は従来の汎用ＣＰＵ（例えば、μＰ
Ｄ７８Ｃ１１）のブロック図である。この図において、
符号１１はＣＰＵ、１２はＣＰＵ１１の外部インターフ
ェイス回路、１３はクロックを発生するオシレータ（Ｏ
ＳＣ）であり、ＣＰＵ１１は、ＣＰＵ１１全体の命令実
行制御を行う命令制御部２１、ＣＰＵ１１内の主記憶ア
クセスを制御する記憶制御部２２、命令命令制御部２１
が解読した命令の演算を実行する演算処理部２３および
内部データバス２４により構成されている。命令制御部
２１は、インストラクションデコーダ３１、リード／ラ
イト制御部３２、システム制御部３３及びスタンバイ制
御部３４により構成され、記憶制御部２２への命令の取
り出しの依頼、命令解読、オペランドアドレス生成、記
憶制御部２２へのオペランドアクセスの依頼、並びに演
算処理部２３への演算実行の依頼等を行う。また、記憶
制御部２２は、プログラムカウンタ（ＰＣ）、スタック
ポインタ（ＳＰ）、ＥＡレジスタ、ＡＶレジスタ、Ｖレ
ジスタ等からなるレジスタ群４１、プログラムメモリ４
２及びデータメモリ４３により構成され、命令制御部２
１から依頼された命令の取出しとオペランドアクセスの
制御、及び所定のアドレス変換を行う。また、演算処理
部２３は、ＡＬＵ（arithmetic logical unit）５１、
ラッチ５２，５３及びＰＳＷ（program statas word ）
５４により構成され、命令制御部２１からの依頼に従っ
て、命令制御及び記憶制御部２２から送られたオペラン
ドに対して演算を行う。

【０００４】一方、外部インターフェイス回路１２は、
シリアルＩ／Ｏ６１、割込み制御回路６２、タイマ６
３、カウンタ６４、Ａ／Ｄコンバータ６５及び外部ポー
ト（Ａ）７１〜（Ｆ）７５により構成されている。以上
の構成において、汎用のＣＰＵ１１は、プログラムメモ
リ４２とデータメモリ４３が同一アドレス空間（アドレ
スの上位がデータメモリに割り当てられている）にあり
レジスタ群（ＰＣ，ＳＰ，ＥＡ，Ｖ，Ａ‥‥）４１はプ
ログラムメモリ４２から出力される命令に含まれるアド
レスにより指定される。従って、このＣＰＵ１１におけ
る間接アドレッシングでは、例えば汎用レジスタＢ，Ｃ
にデータメモリ４３のアドレス１６bitをあらかじめセ
ットしておいてから＜ＬＤＡＸ Ｂ＞命令を実行すると
レジスタＢ，Ｃに入っているアドレスで示されるデータ
メモリ４３の値が汎用レジスタであるアキュムレータＡ
に転送されることになる（Load accumlater with Memor
y addressed by Register Pair）。この場合、ＣＰＵ１
１では特定のインデックスレジスタが異なるメモリ領域
を同じアドレスで処理できるものはなく、また、レジス
タ群４１における汎用レジスタの数は３０本程度の構成
となっている。

【０００５】

【発明が解決しようとする課題】ところが、上述した汎
用ＣＰＵ１１では大容量のデータメモリ４３が１つであ
るため間接的にアドレスする対象が１つである。また、
インデックスレジスタ（上記の例ではレジスタＢ，Ｃ）
が例えば３本に限定されているため、間接命令の対象と
なる領域が広くなるとインデックスレジスタ数も少なく
なり、そのインデックスレジスタのアドレスデータを毎
回変更しなければならないという欠点があった。すなわ
ち、従来の汎用ＣＰＵ１１はインデックスレジスタとし
て使用できるレジスタを持ってはいるが、そのレジスタ
数は極めて少ない（例えば、レジスタＢ，Ｃのみ）ので
例えばレジスタＢ，Ｃを使ってレジスタ間接アドレッシ
ングを行う場合にはレジスタＢにオペランドのｒｘを、
レジスタｃにｒｘ＋１を入れてこの（ｒｘ，ｒｘ＋１）
をアドレスにしてデータメモリ４３からデータを読み出
してアキュームレータに送ることになる。従って、使用
できるレジスタの本数はレジスタＤ，Ｅ，Ｈ，Ｌ等とい
うように本数が決まっているから間接アドレッシングを
行う場合には１回毎にレジスタの内容を書替えなければ
ならず、命令が複雑になって命令効率が低下し高速処理
ができないという問題点があった。そこで本発明は、大
容量レジスタとデータメモリとの両方のデータ領域を相
互に効率良くアクセス可能として命令効率を高めること
ができる間接アドレッシングを有する中央演算処理装置
を提供することを目的としている。

【０００６】

【課題を解決するための手段】請求項１記載の発明は、
所定のプログラムを記憶するプログラム記憶手段と、前
記プログラム記憶手段をアドレッシングするアドレッシ
ング手段と、演算用データを一時的に記憶可能な複数の
レジスタからなる演算データ記憶手段と、前記プログラ
ム記憶手段から出力される命令に含まれるオペコードを
解読する命令解読手段と、前記命令解読手段の解読結果
に従って前記演算データ記憶手段に対する演算を実行す
る演算手段と、前記プログラム記憶手段から出力される
命令に含まれるオペランドを用いて前記演算データ記憶
手段をアドレッシングするとともに、間接アドレッシン
グ命令が入力されると前記演算データ記憶手段の所定レ
ジスタ領域に、該演算データ記憶手段を間接的にアクセ
スするためのインデックスレジスタを指定し、該インデ
ックスレジスタに格納されたアドレスデータにより該演
算データ記憶手段に記憶領域をアクセスするように制御
する演算データアドレッシング手段と、を具備してい
る。請求項２記載の発明は、所定のプログラムを記憶す
るプログラム記憶手段と、前記プログラム記憶手段をア
ドレッシングするアドレッシング手段と、演算用データ
を一時的に記憶可能な複数のレジスタからなる演算デー
タ記憶手段と、前記演算データ記憶手段とは異なるアド
レス空間に設けられ、演算用データを書き込み読出し可
能な内部メモリと、前記プログラム記憶手段から出力さ
れる命令に含まれるオペコードを解読する命令解読手段
と、前記命令解読手段の解読結果に従って前記演算デー
タ記憶手段に対する演算を実行する演算手段と、前記プ
ログラム記憶手段から出力される命令に含まれるオペラ
ンドを用いて前記演算データ記憶手段をアドレッシング
するとともに、間接アドレッシング命令が入力されると
前記演算データ記憶手段の所定レジスタ領域に、該演算
データ記憶手段及び前記内部メモリを間接的にアクセス
するためのインデックスレジスタを指定し、該インデッ
クスレジスタに格納されたアドレスデータにより前記内
部メモリ及び該演算データ記憶手段の記憶領域をアクセ
スするように制御する演算データアドレッシング手段と
を具備している。

【０００７】

【作用】請求項１記載の発明では、大容量のレジスタか
らなる演算データ記憶手段の一部に他のレジスタと区別
されないインデックスレジスタが設けられる。アドレス
指定により間接アドレッシング命令が入力されると演算
データ記憶手段の所定レジスタ領域に、演算データ記憶
手段を間接的にアクセスするためのインデックスレジス
タが指定され、インデックスレジスタに格納されたアド
レスデータにより演算データ記憶手段の記憶領域がアク
セスされる。従って、インデックスレジスタに格納され
ているデータで演算データ記憶手段の記憶領域が自由に
アクセス可能になり、命令効率が格段に向上する。請求
項２記載の発明では、アドレス指定によりアドレッシン
グ命令が入力されると演算データ記憶手段の所定レジス
タ領域に、演算データ記憶手段及び内部メモリを間接的
にアクセスするためのインデックスレジスタが指定さ
れ、インデックスレジスタに格納されたアドレスデータ
により内部メモリ及び演算データ記憶手段の記憶領域が
アクセスされる。従って、大容量レジスタからなる演算
データ処理記憶手段と内部メモリとの２つのデータ領域
を相互に効率良くアクセス可能となり、また、間接アド
レッシングを可能として内部メモリを使用する場合であ
っても命令効率を格段に高めることができる。

【０００８】

【実施例】以下、本発明を図面に基づいて説明する。図
１〜図９は本発明に係る中央演算処理装置の一実施例を
示す図であり、固定長固定サイクル命令を実行する中央
演算処理装置に適用した例である。

【０００９】先ず、構成を説明する。図１は中央演算処
理装置の全体構成図である。図１において、１０１は固
定長サイクル命令を実行可能な中央演算処理装置（ＣＰ
Ｕ）、１０２はＣＰＵ１０１に接続される外部インター
フェイス回路であり、ＣＰＵ１０１は、オペコード、オ
ペランド１，オペランド２が１アドレスに存在する固定
長固定サイクル命令に基づくプログラムを記憶するプロ
グラムメモリ１０３と、プログラムメモリ１０３から出
力される命令に含まれるオペコードを解読して各部に所
定の制御信号を出力するインストラクションデコーダ１
０４と、演算のためのデータを書込み読出し可能な多数
の汎用レジスタからなるレジスタバンク１０５と、レジ
スタバンク１０５の出力及びデータバス１０６を通して
各部から出力されたデータを基にインストラクションデ
コーダ１０４による解読結果（デコード信号）に従って
所定の演算を実行し、その結果をレジスタバンク１０５
に出力するＡＬＵ（arithmetic logical unit）１０７
と、レジスタバンク１０５と異なるアドレス空間にあり
該レジスタバンク１０５と同様な機能を有する内部ＲＡ
Ｍ１０８と、レジスタバンク１０５のレジスタ領域にア
クセスするためのインデックスアドレス領域を指定する
とともに、プログラムメモリ２２から出力される命令に
含まれるオペランドＡ２を用いてレジスタバンク１０５
内の汎用レジスタのアドレスの指定及びインデックスレ
ジスタ指定を行うレジスタアドレス回路１０９と、内部
ＲＡＭ１０８のアドレス指定を行うメモリアドレス回路
１１０と、プログラムメモリ１０３のアドレス指定を行
うプログラムカウンタ（ＰＣ）１１１とにより構成され
ている。

【００１０】また、外部インターフェイス回路１０２
は、内部データバス１０６を介してＣＰＵ１０１に接続
されており、Ａ／Ｄコンバータ１２０、タイマ１２１，
１２２、割込信号ＩＮＴを受付ける割込みゲート１２
３、割込信号ＩＮＴに従って割込み制御を行う割込み制
御回路１２４、入力ポート（ＰＯＡ）１２５及び出力ポ
ート（ＰＯＡ）１２６，（ＰＯＢ）１２７により構成さ
れている。

【００１１】次に、本実施例の動作を説明する。本実施
例のＣＰＵ１０１は、大容量レジスタであるレジスタバ
ンク１０５の一部に大容量のインデックスレジスタを設
けるとともに、レジスタアドレス回路１０９により上記
インデックスレジスタで自己の大量レジスタを間接的に
アドレス指定し、更にレジスタアドレス回路１０９及び
メモリアドレス回路１１０により上記インデックスレジ
スタで内部ＲＡＭ１０８を間接的にアドレス指定可能に
するものである。かかるアドレッシングを可能にする転
送・演算命令として本実施例では＠Ｒｘ命令、即ち＜ｍ
ｖｘｒｄ ｒｘ＞命令と、＠Ｒｘｍ命令、即ち＜ｍｖｘ
ｍ ｒｄ ｒｘ＞命令とを設けている。以下、この＠Ｒ
ｘ命令、＠Ｒｘｍ命令に基づく命令実行時のアドレス移
動を例に採りＣＰＵ１０１の特徴部分の基本動作を説明
し、しかる後図４〜図９を用いてＣＰＵ１０１各部の具
体的な動作を述べる。

【００１２】転送・演算命令例 図２及び図３は＠Ｒｘ命令，＠Ｒｘｍ命令命令実行時の
アドレス移動経路を示す図である。 (I)＠Ｒｘ命令における動作（図２参照） ＠Ｒｘ命令＜ｍｖｘ ｒｄ ｒｘ＞は「ｒｘ，ｒｘ＋１
のインデックスレジスタ１０５ａで示される汎用レジス
タ（レジスタバンク１０５）の値をｒｄという汎用レジ
スタに転送する」という意味の命令であり、この命令が
プログラムメモリ１０３から出力されるとインストラク
ションデコーダ１０４で解析されて転送動作が行われ
る。このとき、汎用レジスタのオペランド部分のｒｘと
ｒｘ＋１のデータが内部バス１０６及びレジスタアドレ
ス回路１０９を通って汎用レジスタのアドレスとして与
えられる。すなわち、オペランド２のｒｘは８bitであ
るからこれに＋１してｒｘ＋１とし、ｒｘとｒｘ＋１と
で１６bitにする。すると、汎用レジスタｒｘとｒｘ＋
１の１６bitでアドレスされる汎用レジスタのデータが
ＤＡＴＡ ＯＵＴのＡ端子に出力される。このとき、Ａ
ＬＵ１０７は演算を行わずにＡ端子の出力をそのまま汎
用レジスタのＤＡＴＡ ＩＮ入力に与える。

【００１３】また、このとき＜ｍｖｘ ｒｄ ｒｘ＞命
令のオペランドで示されるｒｄの値がレジスタアドレス
回路１０９から汎用レジスタに与えられるため、ＤＡＴ
ＡＩＮの入力に与えられたデータは図２アに示すよう
に、ｒｄで示される汎用レジスタ領域１０５ｂに格納さ
れる。このように＠Ｒｘ命令例では自己の汎用レジスタ
の一部にあるインデックスレジスタ１０５ａのアドレッ
シングにより自己のレジスタ同士のデータ転送が間接的
に実行される。従って、従来のＣＰＵではインデックス
レジスタとして使用できるレジスタの数が極めて少なく
（例えば、３０byte程度）、間接アドレッシングを行う
ためにはレジスタの許容を毎回更新しなければならなか
ったが、本ＣＰＵ１０１は大容量（例えば、１ｋbyte）
のレジスタからなるレジスタバンク１０５のうちの任意
のレジスタをインデックスレジスタ１０５ａに設定して
このインデックスレジスタ１０５ａを用いて間接的にア
ドレスを指定しているので、インデックスレジスタ１０
５ａに入っている同じアドレスデータでレジスタバンク
１０５の記憶領域１０５ｂを自由にアクセスすることが
可能となる。また、インデックスレジスタ１０５ａが直
接演算可能である汎用レジスタにあるため、アドレス計
算後直ちに間接アドレス処理が可能になる。

【００１４】(II)＠Ｒｘｍ命令における動作（図３参
照） ＠Ｒｘｍ命令＜ｍｖｘｍ ｒｄ ｒｘ＞は、「ｒｘ，ｒ
ｘ＋１のインデックスレジスタ１０５ａで示される内部
ＲＡＭ１０８の値を汎用レジスタ（レジスタバンク１０
５）のｒｄに転送する」という意味の命令であり、この
命令が実行されると上記（I）の＠Ｒｘ命令の場合と同
様にそのまま汎用レジスタのＤＡＴＡＩＮ入力に与えら
れる（図ア参照）。そして、同様にして図３イに示すよ
うにｒｄでアドレスされた汎用レジスタ領域１０５ｂに
データが格納される。従って、＠Ｒｘｍ命令では汎用レ
ジスタのインデックスレジスタ１０５ａで汎用レジスタ
と内部ＲＡＭ１０８のデータ転送が実行される。例え
ば、＜ａｄｘ ｒｄ ｒｘ＞命令実行時ではＡＬＵ１０
７を通過するとき、Ｂ出力端子からｒｄの値がＡＬＵ１
０７に与えられ、ＡＬＵ１０７により加算が実行される
ことによりｒｄ←ｒｄ＋（ｒｘ，ｒｘ＋１）という演算
が実行される。

【００１５】ＣＰＵ１０１の各部の動作 次に、図４及び図５のタイミングチャート、図６〜図９
のＣＰＵ１０１の動作状態を示すブロック図を参照しな
がら各部の動作を説明する。この場合、図４、図６及び
図７は＜ｍｖｘ ｒｄ ｒｘ＞命令実行時（すなわち、
レジスタバンク１０５内の移動の場合）における動作
例、図５、図８及び図９は＜ｍｖｘｍ ｒｄｒｘ＞命令
実行時（すなわち、内部ＲＡＭ１０８からレジスタバン
ク１０５にデータを移動する場合）における動作例を示
しており、図６〜図９中、太線で表示されている部分が
その時点で信号が流れていることを示している。

【００１６】＜ｍｖｘ ｒｄ ｒｘ＞命令実行時 ＣＰＵ１０１は、図４に示すように基本的にはクロック
Ｔ１〜Ｔ６の３サイクルで１命令が実行されるが、＜ｍ
ｖｘ＞命令及び後述する＜ｍｖｘｍ＞命令は６サイクル
（Ｔ１〜Ｔ６）で１命令となる。

【００１７】先ず、プログラムカウンタ１１１により所
定のアドレスが指定されるとプログラムメモリ１０３か
ら２４bit固定長データが出力され、具体的には上位８b
itがオペコード（Ａ１）としてインストラクションデコ
ーダ１０４に、次の８bitがオペランド１（Ａ２）、下
位８bitがオペランド２（Ａ３）としてデータバス１０
６を通してレジスタアドレス回路１０９にそれぞれ出力
される。インストラクションデコーダ１０４はプログラ
ムメモリ１０３から出力される命令に含まれるオペコー
ドを解読し、解読結果に基づいて所定の制御信号を各部
回路に供給する。ＡＬＵ１０７は、インストラクション
デコーダ１０４の解読結果に従ってレジスタバンク１０
５に対する演算を実行し、その演算結果をレジスタバン
ク１０５に出力する。このような場合において、アドレ
ス指定により＜ｍｖｘ ｒｄ ｒｘ＞命令が実行される
とプログラムメモリ１０３からはこの命令に基づいて図
４及び図６に示すようにオペコードＡ１，オペランドＡ
２，Ａ３としてｍｖｘ，ｒｄ，ｒｘが出力される。ここ
で、ｍｖｘはインストラクション命令であり、ｒｄ，ｘ
はアドレスを指定するデータである。

【００１８】図４のＡ２，Ａ３に示すようにＴ１サイク
ルの立上がりに同期してオペランドＡ２のｒｄ、オペラ
ンドＡ３のｒｘがレジスタアドレス回路１０９に入力さ
れると、レジスタアドレス回路１０９は図４のＡ４に示
すようにＴ１サイクルの間出力信号Ａ４としてオペラン
ドＡ３に入っていたデータｒｘを出力した後、Ｔ２，Ｔ
３サイクルの間上記ｒｘを＋１インクリメントした信号
ｒｘ＋１を出力する。レジスタアドレス回路１０９の出
力信号Ａ４はレジスタバンク１０５に入力され、この信
号Ａ４によってレジスタバンク１０５に格納されている
アドレスデータが出力端子Ａから出力信号Ａ５として出
力される（図４及び図６のＡ５参照）。ここで、図４の
Ａ５においてｒｘを括弧（ ）で括った（ｒｘ）は、
ｒｘをインデックスレジスタとして読出されるデータで
あることを示しており、同様に図４のＡ５中（ｒｘ＋
１）はｒｘ＋１をレジスタとして読出されるデータがＡ
５に出力されることを示している。以下、図４及び図５
のＡ５，Ａ６，Ａ７においても括弧書きの意味は同様で
ある。

【００１９】レジスタバンク１０５の出力端子Ａからは
信号Ａ５としてｒｘ，ｒｘ＋１で指定されたデータ（ｒ
ｘ），（ｒｘ＋１）が出力されるが、この信号Ａ５は図
６に示すようにデータバス１０６上に出力されて信号Ａ
６となりレジスタアドレス回路１０９に戻されここでラ
ッチされる。なお、データバス１０６とレジスタバンク
１０５、ＡＬＵ１０７、内部ＲＡＭ１０８、レジスタア
ドレス回路１０９及びメモリアドレス回路とを結ぶバス
上と、及びこれら各回路を結ぶ信号線上には図示しない
ゲート回路（例えば、トランスミッションゲート）が設
けられており、これらのゲート回路は例えばインストラ
クションデコーダ１０４からの制御信号を受けて所定タ
イミングで適宜開閉して図６〜図９の太実線で示される
信号経路で信号を流すように構成される。

【００２０】このように、レジスタアドレス回路１０９
はＴ１サイクルでオペランドＡ３として入力されたデー
タｒｘを読出すと、出力信号Ａ４としてｒｘをレジスタ
バンク１０８に出力し、レジスタバンク１０５はこのｒ
ｘにより指定されたデータ（ｒｘ）を読み出して出力端
子Ａから信号Ａ５としてデータバス１０６に出力する。
データバス１０６上の信号Ａ６はレジスタアドレス回路
１０９に戻され、レジスタアドレス回路１０９は次のＴ
２，Ｔ３サイクルでオペランドＡ３で指定されたｒｘを
＋１インクリメントし、このインクリメントした信号ｒ
ｘ＋１をＡ４としてレジスタバンク１０５に出力する。
レジスタバンク１０５はこのｒｘ＋１に基づいてｒｘ＋
１で指定したデータ（ｒｘ＋１）をＡ５として出力し、
同様にデータバス１０６上を通して信号Ａ６としてレジ
スタアドレス回路１０９に戻される。

【００２１】上記Ｔ１〜Ｔ３サイクルで前半部分の動作
が終わり、次のＴ４サイクルから後半部分の動作に移
る。Ｔ４〜Ｔ６サイクルのＣＰＵ１０１の動作は図７で
示される。

【００２２】レジスタアドレス回路１０９はオペランド
Ａ３で指定されたｒｘをレジスタとして読出されたデー
タ（ｒｘ）と＋１インクリメントしたｒｘ＋１をレジス
タとして読出されたデータ（ｒｘ＋１）とをＴ４サイク
ルで加算してこれを信号Ａ４としてレジスタバンク１０
５に出力する（図６のＡ４参照）。すなわち、レジスタ
アドレス回路１０９に入力されたデータ（ｒｘ），（ｒ
ｘ＋１）のうち、（ｒｘ）上位ビット、（ｒｘ＋１）を
下位ビットとして加算して１６ビットのデータを生成す
るようにしている。レジスタバンク１０５は入力された
信号Ａ４（ここでは、（ｒｘ，ｒｘ＋１））により指定
されたデータ((ｒｘ，ｒｘ＋１))を読出してこれを出力
端子Ａから出力信号Ａ５としてＡＬＵ１０７の入力端子
ａに出力する（図４及び図７のＡ５参照）。このとき、
レジスタバンク１０５の出力信号Ａ５をＡＬＵ１０７側
に出力してデータバス１０６上には出力させないように
するためにレジスタバンク１０５とデータバス１０６の
間のゲート回路（図不示）は閉じられている。また、オ
ペコードＡ１による命令は＜ｍｖｘ＞であるから、ＡＬ
Ｕ１０７は入力端子ａに入力されたデータだけを通過さ
せて（入力端子ｂに入力されるデータは無視）ＡＬＵ１
０７出力Ａ７としてレジスタバンク１０５のデータイン
端子に出力する。このときのデータの流れが図４及び図
７のＡ７で示されている。また、レジスタアドレス回路
１０９からの出力Ａ４は図４のＡ４に示すようにＴ５，
Ｔ６サイクルで前記データ（ｒｘ，ｒｘ＋１）出力から
オペランドＡ３のｒｄ出力に切替えられている。そし
て、Ｔ５，Ｔ６サイクルでｒｄがレジスタバンク１０５
に入力されているときにライトパルスＷ１（図４のＷ１
参照）が立上がることにより、このＷ１のタイミングで
レジスタバンク１０５のデータイン端子に入力されてい
るデータ((ｒｘ，ｒｘ＋１))がｒｄで示されるレジスタ
領域に格納される。

【００２３】このように、大容量のレジスタバンク１０
５の一部にあるインデックスレジスタのアドレッシング
によりレジスタバンク１０５の所定のレジスタ領域にデ
ータ転送を行うことが可能になる。

【００２４】＜ｍｖｘｍ ｒｄ ｒｘ＞命令実行時 この命令は内部ＲＡＭ１０８にあるデータをレジスタバ
ンク１０５で指定されたデータをアドレスとして読出し
てそれをレジスタバンク１０５内に移す動作を行わせる
ものである。

【００２５】アドレス指定により＜ｍｖｘ ｒｄ ｒｘ
＞命令実行されるとプログラムメモリ１０３からはこの
命令に基づいて図５及び図８に示すようにオペコードＡ
１，オペランドＡ２，Ａ３としてｍｖｘｍ，ｒｄ，ｒｘ
が出力される。そして、図５のＡ２，Ａ３に示すように
Ｔ１サイクルの立上がりに同期してオペランドＡ２のｒ
ｄ、オペランドＡ３のｒｘがレジスタアドレス回路１０
９に入力されると、レジスタアドレス回路１０９は図５
のＡ４に示すようにＴ１サイクルの間出力信号Ａ４とし
てオペランドＡ３に入っていたデータｒｘを出力した
後、Ｔ２，Ｔ３サイクルの間上記ｒｘを＋１インクリメ
ントした信号ｒｘ＋１を出力する。レジスタアドレス回
路１０９の出力信号Ａ４はレジスタバンク１０５に入力
され、この信号Ａ４によってレジスタバンク１０５に格
納されているアドレスデータが出力端子Ａから出力信号
Ａ５として出力される（図５及び図８のＡ５参照）。

【００２６】レジスタバンク１０５の出力端子Ａからは
信号Ａ５としてｒｘ，ｒｘ＋１で指定されたデータ（ｒ
ｘ），（ｒｘ＋１）が出力されるが、この信号Ａ５は図
８に示すようにデータバス１０６上に出力されて信号Ａ
６となりレジスタアドレス回路１０９に戻されここでラ
ッチされるとともに、ライトパルスＷ２（図５のＷ２参
照）の読込みタイミングに同期してアドレスカウンタ内
にあるメモリアドレス回路１１０に読込まれる。なお、
信号Ａ６をメモリアドレス回路１１０に確実に読込むよ
うにするためにライトパルスＷ２はＴ１，Ｔ２の立上が
りよりも少しずれたタイミングに設定される。

【００２７】このように、レジスタアドレス回路１０９
はＴ１サイクルでオペランドＡ３として入力されたデー
タｒｘを読出すと出力Ａとしてｒｘをレジスタバンク１
０８に出力し、レジスタバンク１０５はこのｒｘにより
指定されたデータ（ｒｘ）を読み出して出力端子Ａから
信号Ａ５としてデータバス１０６に出力する。データバ
ス１０６上の信号Ａ６はレジスタアドレス回路１０９に
戻され、レジスタアドレス回路１０９は次のＴ２，Ｔ３
サイクルでオペランドＡ３で指定されたｒｘを＋１イン
クリメントし、このインクリメントした信号ｒｘ＋１を
信号Ａ４としてレジスタバンク１０５に出力する。レジ
スタバンク１０５はこのｒｘ＋１に基づいてｒｘ＋１で
指定したデータ（ｒｘ＋１）を信号Ａ５として出力し、
同様にデータバス１０６上を通して信号Ａ６としてレジ
スタアドレス回路１０９に戻される。

【００２８】上記Ｔ１〜Ｔ３サイクルで前半部分の動作
が終わり、次のＴ４サイクルから後半部分の動作に移
る。但し、＜ｍｖｘｍ＞命令の場合はＴ４サイクルでは
誤動作防止のため信号Ａ８の出力以外は何も出力しない
ようにする。また、Ｔ４〜Ｔ６サイクルのＣＰＵ１０１
の動作は図７で示される。

【００２９】メモリアドレス回路１１０はオペランドＡ
３で指定されたｒｘをレジスタとして読出されたデータ
（ｒｘ）と＋１インクリメントしたｒｘ＋１をレジスタ
として読出されたデータ（ｒｘ＋１）とを２番目のライ
トパルスＷ２の読込みタイミングで加算してこれをＡ８
として内部ＲＡＭ１０８に出力する（図８のＡ８参
照）。すなわち、メモリアドレス回路１１０に入力され
たデータ（ｒｘ），（ｒｘ＋１）のうち、（ｒｘ）を上
位ビット、（ｒｘ＋１）を下位ビットとして加算して１
６ビットのデータを生成するようにしている。内部ＲＡ
Ｍ１０８は入力された信号Ａ８（ここでは、（ｒｘ，ｒ
ｘ＋１））により指定されたデータ((ｒｘ，ｒｘ＋１))
を読出してこれを図９に示すように出力信号Ａ６として
ＡＬＵ１０７の入力端子ａに出力する（図５及び図９の
Ａ６参照）。このとき、内部ＲＡＭ１０８の出力信号Ａ
６をＡＬＵ１０７に出力するようにするためにレジスタ
バンク１０５とＡＬＵ１０７との間のゲート回路（図不
示）は閉じられている。また、オペコードＡ１による命
令は＜ｍｖｘｍ＞であるから、ＡＬＵ１０７は入力端子
ａに入力されたデータだけを通過させて（入力端子ｂに
入力されるデータは無視）ＡＬＵ１０７出力Ａ７として
レジスタバンク１０５のデータイン端子に出力する。こ
のときのデータの流れが図５及び図９のＡ７で示されて
いる。また、レジスタアドレス回路１０９からの出力Ａ
４は図４のＡ４に示すようにＴ５，Ｔ６サイクルで前記
データ（ｒｘ，ｒｘ＋１）出力からオペランドＡ３のｒ
ｄ出力に切替えられている。そして、Ｔ５，Ｔ６サイク
ルでｒｄがレジスタバンク１０５に入力されているとき
にライトパルスＷ１（図５のＷ１参照）が立上がること
により、このＷ１のタイミングでレジスタバンク１０５
のデータイン端子に入力されているデータ((ｒｘ，ｒｘ
＋１))がｒｄで示されるレジスタ領域に格納される。

【００３０】従って、内部ＲＡＭ１０８に格納されたデ
ータを、レジスタバンク１０５で指定されたデータをア
ドレスとして読出してレジスタバンク１０５に移動させ
ることが可能になる。

【００３１】以上説明したように、本実施例では固定長
固定サイクル命令に基づくプログラムを記憶するプログ
ラムメモリ１０３と、プログラムメモリ１０３から出力
される命令に含まれるオペコードＡ１を解読して各部に
所定の制御信号を出力するインストラクションデコーダ
１０４と、演算のためのデータを書込み読出し可能な多
数の汎用レジスタからなるレジスタバンク１０５と、レ
ジスタバンク１０５の出力及びデータバス１０６を通し
て各部から出力されたデータを基にインストラクション
デコーダ１０４による解読結果に従って所定の演算を実
行し、その結果をレジスタバンク１０５に出力するＡＬ
Ｕ１０７と、レジスタバンク１０５と異なるアドレス空
間にあり該レジスタバンク１０５と同様な機能を有する
内部ＲＡＭ１０８と、レジスタバンク１０５のレジスタ
領域に該レジスタと内部ＲＡＭ１０８を間接的にアクセ
スするためのインデックスアドレス領域を指定するとと
もに、プログラムメモリ２２から出力される命令に含ま
れるオペランドＡ２を用いてレジスタバンク１０５内の
汎用レジスタのアドレスの指定及びインデックスレジス
タの指定を行うレジスタアドレス回路１０９と、内部Ｒ
ＡＭ１０８のアドレス指定を行うメモリアドレス回路１
１０と、プログラムメモリ１０３のアドレス指定を行う
プログラムカウンタ（ＰＣ）１１１とを備えているの
で、インデックスレジスタが他のレジスタと区別される
ことなくレジスタバンク１０５内に大量に設けられ、そ
のインデックスレジスタによりレジスタバンク（汎用レ
ジスタ）１０５及び内部ＲＡＭ１０８がアクセス可能と
なり、インデックスレジスタに格納されているものと同
じアドレスデータで上記２つのメモリ記憶領域を自由に
アクセスすることができる。また、インデックスレジス
タが直接演算可能な汎用レジスタ内にあるため、アドレ
ス計算がそのまま間接アドレス処理となるという利点が
ある。その結果、命令効率が非常に良くなりプログラム
メモリの容量が少なくてすみ、さらに高速な処理が可能
になる。

【００３２】なお、本実施例では、ＣＰＵ１１を固定長
固定命令としているが、要はプログラムメモリにデータ
を設けることのできるＣＰＵであれば何でもよく、命令
長は固定長である必要はなく命令実行サイクルも任意で
あることは言うまでもない。また、上記ＣＰＵ１０１や
これに接続される外部インターフェイス回路１０２等を
構成する部材の数、種類などは上述した実施例に限られ
るものではなく、また、内部ＲＡＭ１０８を有しないＣ
ＰＵであっても良いことは言うまでもない。

【００３３】

【発明の効果】請求項１の発明によれば、大容量のレジ
スタからなる演算データ記憶手段の一部にインデックス
レジスタを設けインデックスレジスタに格納されたアド
レスデータにより演算データ記憶手段を間接的にアドレ
ッシングしているので、インデックスレジスタに格納さ
れているデータで演算データ記憶手段の記憶領域が自由
にアクセス可能になり、命令効率が格段に向上するとと
もに、プログラムメモリの容量が少なくて済み、さらに
高速な処理が可能になる。

【００３４】請求項２の発明によれば、大容量レジスタ
からなる演算データ記憶手段と内部メモリとの２つのデ
ータ領域を相互に効率良くアクセス可能となり、間接ア
ドレッシングを可能として内部メモリを使用する場合で
あっても命令効率を格段に高めることができる。

【図面の簡単な説明】

【図１】中央演算処理装置の全体構成図である。

【図２】中央演算処理装置の実行アドレスの移動経路を
示す図である。

【図３】中央演算処理装置の実行アドレスの移動経路を
示す図である。

【図４】中央演算処理装置のタイミングチャートであ
る。

【図５】中央演算処理装置のタイミングチャートであ
る。

【図６】中央演算処理装置の動作を説明するための構成
図である。

【図７】中央演算処理装置の動作を説明するための構成
図である。

【図８】中央演算処理装置の動作を説明するための構成
図である。

【図９】中央演算処理装置の動作を説明するための構成
図である。

【図１０】従来の中央演算処理装置の全体構成図であ
る。

【符号の説明】

１０１ ＣＰＵ １０２ 外部インターフェイス回路 １０３ プログラムメモリ １０４ インストラクションデコーダ １０５ レジスタバンク １０５ａ インデックスレジスタ １０５ｂ 汎用レジスタ領域 １０６ データバス １０７ ＡＬＵ １０８ 内部ＲＡＭ １０９ レジスタアドレス回路 １１０ メモリアドレス回路 １１１ プログラムカウンタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 所定のプログラムを記憶するプログラム
   記憶手段と、 前記プログラム記憶手段をアドレッシングするアドレッ
   シング手段と、 演算用データを一時的に記憶可能な複数のレジスタから
   なる演算データ記憶手段と、 前記プログラム記憶手段から出力される命令に含まれる
   オペコードを解読する命令解読手段と、 前記命令解読手段の解読結果に従って前記演算データ記
   憶手段に対する演算を実行する演算手段と、 前記プログラム記憶手段から出力される命令に含まれる
   オペランドを用いて前記演算データ記憶手段をアドレッ
   シングするとともに、間接アドレッシング命令が入力さ
   れると前記演算データ記憶手段の所定レジスタ領域に、
   該演算データ記憶手段を間接的にアクセスするためのイ
   ンデックスレジスタを指定し、該インデックスレジスタ
   に格納されたアドレスデータにより該演算データ記憶手
   段の記憶領域をアクセスするように制御する演算データ
   アドレッシング手段と、 を備えたことを特徴とする中央演算処理装置。
2. 【請求項２】 所定のプログラムを記憶するプログラム
   記憶手段と、 前記プログラム記憶手段をアドレッシングするアドレッ
   シング手段と、 演算用データを一時的に記憶可能な複数のレジスタから
   なる演算データ記憶手段と、 前記演算データ記憶手段とは異なるアドレス空間に設け
   られ、演算用データを書き込み読出し可能な内部メモリ
   と、 前記プログラム記憶手段から出力される命令に含まれる
   オペコードを解読する命令解読手段と、 前記命令解読手段の解読結果に従って前記演算データ記
   憶手段に対する演算を実行する演算手段と、 前記プログラム記憶手段から出力される命令に含まれる
   オペランドを用いて前記演算データ記憶手段をアドレッ
   シングするとともに、間接アドレッシング命令が入力さ
   れると前記演算データ記憶手段の所定レジスタ領域に、
   該演算データ記憶手段及び前記内部メモリを間接的にア
   クセスするためのインデックスレジスタを指定し、該イ
   ンデックスレジスタに格納されたアドレスデータにより
   前記内部メモリ及び該演算データ記憶手段の記憶領域を
   アクセスするように制御する演算データアドレッシング
   手段と、 を備えたことを特徴とする中央演算処理装置。