JPS59154548A - 記憶制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はデータ処理システムの６ピ憶制御方式に関し１
．′侍に記１首装置に刈してデータ読出しとデータ書４
みが同時に発生する場合の記憶１Ｉｉｌｌ　ｆｉｉ１方
式に関する。

〔蛇来技［ｉトｊ〕

データ処理システムにおいて、パイプライン方式により
複数の命令を並列に処理する場合、記憶装置（ここでは
、主記憶装置やその写しを格納するバッファ記憶の酩称
として用いる）に対して、データ読出し要求とデータ簀
込み要求の競合−することが頻藩に起る。このような場
合、従来は処理の順序をするため、４込４賛求を１愛先
して処理１−ていた。即ち、データ書込み安水は、ス［
・）′・タイプの命令を一髪行した結果得られたイ゛ペ
ンンドを記Ｔ、ｔｉｔ装膣へ薄込む時に発せりｉするも
ので、それが命令やオペランドの読出し要求とｔＫ　ｉ
よった場合でも、該邦込み要求をともなうストア・タイ
プの命令ソノモのは、命令読出しやリー　　ド・タイツ
°の命令よりも先イｊしているのが富であて）。１疋宋
は、かかる処理の（ＩＩ序を守るため、読出し要求とＳ
込み要求が同時に発生した場合、−１込み請求の処理を
優先させていた。

しかし、■込み要求が単に友イＩした結果ｉ４ｉ　ｂれ
るオペランドを記憶１４４へ沓込むものとして発せられ
るのＫ　ｘ’ｔ　シ、読出し要求は、次の’７３（ｉ令
処理の隼１曲のために出されるもので、該読出し要求の
処理が侍たされることは、それだけ命令処理が遅れ、１
隼能が低丁する。このＮｄ１意装置にへのアクセス要求
）ぶつかりを飄少するために、マシンサイクルのｌ＋ｉ
Ｊ　’件をＨ（２憶装置への１込み要求に、恢半を記憶
装置からのデータ読出し要求に割当てて、ストア・ダイ
ブのトＩ込み要求とデータ読出し要求のぶつがりをな（
す方式があるが、この方式では尚速ブエメモリを必１次
とするため得策ではない。

〔発明の目的〕 本発明の目的は１、−１−記従来方式の間ｄ点を除去し
、演、ｆＩ！装置や６６令装置のデータ位ち時間を減少
させる記１．＃副イ１１４Ｉｐｉ式を機具することにあ
る。

〔発明の概要〕

本発明は、胱出し要求アドレスとデータＩ＋込み要求ア
ドレスとの比較回路を設け、記ｔ＃装置へのデータ読出
し要求とデータ臀込み要求が競合［また場合、両者のア
ドレスを比較１．、−敗している時は、処理のｊｊｌＪ
序を守るため、データ、珊込み要求の処理を先付させる
が、一致していない対は、都令やオペランドのデータ読
出し要求をストア・タイプの命令のデータ誓込み要求よ
りも談ンさセることを特徴とする。

〔発明の実施例〕

第１し１は■抹装置１と記憶装置へ６２の間の信号のや
りとり（インタフェース）２表したものであり、本発明
の関連のある信号のみ記述しである。ライン８．４は読
出し要求に関連したもので、ライン８は益田し要求、ラ
イン４は抗出し要求アドレスである。ライン５〜７は書
込み要求に関連したもので、ライン５ばｄ込みが求、ラ
イン（５は一１１色４アドレス、ライン７は盲込みデー
タである。ライン８は記憶部［２からの読出しデータで
ある。

第２図は記憶装置２の内部をブロック化して表わしたも
のである。第２図において、ライン８〜８は第１図の８
〜８と同一でｔ）る。演ＩＩ４装置１からのｄ出し９′
！求はライン８，４をｊ巾つて読出し要求スタック９に
スタックさ第１、斗込み要求はライン５〜７を通１）゛
Ｃ書込み要求スタック１２にスタックされる。読出し要
求および渥込み要求は要求選択回路１０によ−って選択
され、記憶部１１に読出し動作または件込み動作を指７
ドする。ライン１３〜１５は絖出し動作に関連したもの
で、ライン１３は読出し要求、ライン１４は絖出しアド
レス、ライン１５は１θＬ出し２′＆求′ブイ”ｆ　１
Ｍ−’ｉである。う・イン１６〜ム）は−Ｊト込本動作
に関連り、たもので、ライン」６は書込み要求、ライン
１７は書込みアドレス、ライン１８は書込み要求スタッ
クフル状態信号、ライン１９は斗込み要求受付要求信号
、ライン２０は記憶部１１への弱、込みデータである。

ライン２１〜２．３は要求選択回路１０から記憶部１１
への動作に関連したもので、ライン２１は膚、込み〆「
［拝信号、ラインρは参照許可１８′＠、ライン２３は
記憶部１１への要求アドレスである。

第８図は′決求選択回路ＩＯの詳細図で、本発明の中心
をなすものである。第３図におい又、ライン１３〜１９
，２１〜２３は第２図のラインｌ：３〜＋９，２１〜′
２３と同一である。オアゲ・−ト１．０７は読出しな求
１３とル込み要求１６とのメアをとるものであり、その
出力は記憶参照許可１３号ｄとなる。ゲート１０１は胱
出し要求１６のインバータゲートである。ゲート１０２
は督込み要求１６とインバータゲート１０１の出力との
アンドゲート′である。１（）３は胱出し要求アドレス
１４と書込み要求アドレス１７との比較回路である。

ゲート１０４は比較回路１０Ｂの出力と再込み装求スタ
ックフル状態イ＝号１８とのオアゲートである。ゲ−）
　１０５は、イ込み要求イｇ号ｊ６とオアゲート１０４
の出力とのアンドゲートである。ゲート１０６は、アン
ドゲート１０２の出力とアンドゲート１（）５の出力と
のオアゲートであり、その出力は＾込み許可信号２１と
なる。ゲート１１０は冴込みｔ７ｔ＋ｌＪイｔ（号２１
のインバータゲートである。ゲートｔ１ｔ　、　　１１
２　、１１１３は記憶部ＩＪへのアドレス選択回路を構
成してｉ６す、グー１−１１１は読出ｌ〜アドレス選４
尺ゲートで、ゲート１１０の出力と読出しアドレス１４
とのアンドゲートであり、ゲート１１２は書込み許可信
号２１と→込みアドレス１７とのアンドゲートであり、
ゲー目１８は胱出しアドレス選択ゲート１１１と一召込
みアドレス選択ゲート１１２の出力のオアゲートである
。ゲート１１３の出力が記１意部１１のアドレスおとな
る。

ゲート１０８　、１０９は要求受付回路を溝成し′Ｃお
り、ゲート１０８は記憶β照許町信号四と」込み許可信
号２１とのアンドゲートで、その出力が書込み要求受付
信号１９となる。ゲート１０９は記憶参照許Ｉ′ｉＴ信
号ａとＨ込み許可信号２１０反転出力であるゲート１１
０の出力とのアンドゲートで、その出力が読出し安求愛
付伯号工５となる。

第４図は・要求受付げの優先１１０位を表にしたもので
ある。第４図の表中、′０″は要求なし、アドレスが不
一致または書込み要求スタックかフルで７ｊい状態を示
している。′１”は斐求有、アドレスが一致または書込
み要求スタックがフルでない、＋に態を示している。な
お、ＩＸＩ＋は関係ないことを７１（す。

次に、第４図の４つのケースの動作について、第３図を
中心に説明する。

はじめ、読出し要求がＯＮで、書込み要求が０１”　Ｆ
の場合について説明する。この場合、読出し要求］３が
ＯＮということでグー　ｌ−１０７は（−）Ｎｖこｌ’
１す、また、讃込み要求１６がＯＦＦと（・５、二とＣ
・、グー　ｉ−１０６ｋ′！、ＯＦ　Ｆ　、グー）１１
０の出力はＯＮになる。この結果、ゲート１０９が（−
）Ｎになり、ｉｆｆ已ｉ、＋ｊし要求受付信号１５がＯ
Ｎにノ゛よる。これに対−ｊ−る読出しアドレス１４１
’ｊ５、ゲート１０（ｊの出力がＯＦ　Ｆ　−Ｑあるた
めの”アンドゲート１１１、」アゲ・−１−１１３を通
り、アドレス謝として記１意部１１へ与えられる。

記憶部１ｊの制御モードは、ゲート１０７が（、）Ｎと
（・うこと゛で記１．は参照許可信号２２がＯＮとな４
）。

仄に、書込み要求が０°Ｎで、読出しな求がＯＦＦの場
合について説明する。この場合、凸込み要求１６がＯＮ
ということでグー１−１０７はＯＮになり、ゲート１０
２は胱出し要求１３が０１”　ＦということでＯＮｌ　
したがってゲート１（Ｊ６はＯＮとなる。こσ、）結果
、グー１−１０８がＯＮにプＩす、優込み要求受付１ｇ
号１９がＯＮになる。これに対する書込・シアドレス１
７は、ゲート１０６の出力がＯＮであるため、ｒノドゲ
ート１１２、オアゲート１１３を通り、記憶部１１へ与
えられる。記憶部１１の制御−で−ドは、り′−ト１０
７カ・ＯＮということでｉ＋２　ｔ；ａ参照許可信号　
１．＝ｉ　＋；　２２力ζ（、）　Ｎ　Ｋなイ）と共に
、ゲート１０６の出力がＯＮと℃゛５ことζ′：’ａ己
・ｉｊｊ部１１に文才する：４込みｒｆ　”ｊｒ　’Ｉ
Ｑ　’づ２１７Ｊ−０合１〜た場合について、説明“−
ツー４）。この場合、読出し要求と書１・′ｓみ要求の
どららを選択するかは、要求アドレスを比軟することに
よつ−〔決５Ｊｌされる０５求ア１ルスの比較は比較回
路１０８によ−）て行われる。胱出し要求アドレス１４
と♀を込み）夕拉アドレス１７が一敗した時、比較回Ｍ
　１０８の出力はＯＮになり、オアケート１０４はＯＮ
で矛ンる。ここ（゛、ざ１Δみ要求１６がＯＮであるた
め、オアゲートＩｆ）４がＯＮになると、アンドゲート
１０５がＯＮ、したかつてオアケート１０６の出力は−
ＯＮとなる。また、読出し要求１；３とν１込み要求１
６が共にＯＮと（・うことで、オアグー１−１０７の出
力はＯＮと１よる。この結果、グーｌ−１０８がＯＮ、
グー１−１０９はＯｆ”　Ｆと１より、−）込み〃求受
付信号１９が選択される。一方、読出し要求アドレス１
４とＪ込み、要求アドレスＩ７が不一致のとぎは、比較
回路１（］８σ）出力＆１０　］−’　Ｆになり、オア
ゲート１０４、アンドゲート１０５（末０■パＦである
。また、胱出し要求］；３と冴込み要求１６カζ競合し
ているため、アンドゲート１０２もＯＦ　Ｆ’　ｒアル
。コノｘａ　果、ゲート１０２　、’−グー　ｉ　１０
５σ：）　ｌｉｔ　１７’７をオアするオアグー１−１
０６の出力はＱ　ｌ”　ト’　＆こ／より、ゲート１０
８はＯＦ　Ｉｌｌ　、ゲート１０９はＯＮで、＊’ｔ　
Ｈ′Ｉし峨求受付信号１５が選択される。なお、ｎｌ’
＝　１．は浴１１妓許町１ｇ号浬は、俤込み、／読出し
く・ずれσ）場合＜、ＯＮとなり、書込み許田−１８号
２１は、奸込み巽求父イ・１１バ号１９がＯＮのときＯ
Ｎ、読出ｌ−要求受付１ｇ−号１５がＯＮのときはＯｆ
”　ｉ”と７よる。

矢に、得込み要求スタック１２かノ／ｌ／　＋／Ｓ櫟（
））ｕＪ　Ｈ干について説明する。この場合は剖込み要
求σつ父〜１ｊ４１を優先させる必要がある。丼込み要
求スタックＩ２がフル状態の場合、書込み要求スタック
フル（ｎ　’！；１８はＯＮで、オアゲート１０４は（
−）Ｎと／より、１１４込み要求１６がＯＮということ
でアントゲ−１−１０５もＯＮとなる。その結果、オア
グー　ト１．０６　（））ｔ１１ノツカーＯＮになり、
アンドゲート１（）８の出力を上ＯＮ　’−Ｃ１角込み
装求受’ｌ”Ｊ’　ＭＸ号１９ノ１−岨択されろ。

〔関門の効果〕

以−にの説明から明らかな々１１＜、本発明によれは、
ｉ＋１．．２憶装置の同一アドレスに討する処理要求１
哄序を守りながら、−（込み要求と読出［〜要求が競合
１〜だ場合、両所の要求アドレスが一孜しないときは耽
出し２要求の処理を浸先させることにより、演算装置や
命令装置のデータ待ち時間を減少させろことができる。

【図面の簡単な説明】

第１図は記１慧装置と演算鋏１置のインタフェースを示
す図、第２図は記憶装置のブロック図、第８図は第２図
の安水選択回路の詳細で、本発明の一実施例を示す図、
第４図は第８図の動作を説明するための図である。 １３・・・読出し費求、１４・・・ｉ読出（〜アドレス
、１５・・・読出し要求受付信号、１６・・・書込み媛
求、１７・・・−ｊ込みアドレス、１９・・・Ｖ〕込み
要求受付信号−１２０・・書込みデータ、１０Ｂ・・・
比較回路。 代理人弁理士　　鈴　木　　　誠′　　゛第１図 第２図

Claims (1)

1. 【特許請求の範囲】 （１１・護数の命令を並列に処理するデータ処理システ
   ムにおいて、記１意装置のｈｔ出し・要求アドレスと書
   込み要求アドレスとを比較する手段を該け、記憶装置へ
   の読出し要求と督込み要求が競合した時、両所のアドレ
   スを比較し、−敗しているときは書込み要求の処理を先
   行して行い、−Ｘしないときは粛込み要求よりも１ｉｆ
   ｆＲ出し要求の処理を優先して行うことを特徴とする記
   憶割嫂方式。 （２）　　書込み要求ケスタックする書込み一安求スタ
   ックが１１４杯の場合は、１ｉ１ｉｆ己読出し要求アド
   レスと曹込み゛要求アドレスが一致し【いないとぎでも
   書込み要求の処理を先行して行うことを特徴とする符、
   Ｔ請求の範囲第１項記載の記１意制御方式。