JPS63127368A - ベクトル処理装置の制御方式 - Google Patents
ベクトル処理装置の制御方式Info
- Publication number
- JPS63127368A JPS63127368A JP61274398A JP27439886A JPS63127368A JP S63127368 A JPS63127368 A JP S63127368A JP 61274398 A JP61274398 A JP 61274398A JP 27439886 A JP27439886 A JP 27439886A JP S63127368 A JPS63127368 A JP S63127368A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- vector
- pipeline
- access
- processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000012545 processing Methods 0.000 claims abstract description 114
- 230000007246 mechanism Effects 0.000 claims abstract description 47
- 239000000872 buffer Substances 0.000 claims description 32
- 238000000034 method Methods 0.000 claims description 19
- 230000008569 process Effects 0.000 claims description 9
- 230000001360 synchronised effect Effects 0.000 claims description 5
- 238000012546 transfer Methods 0.000 abstract description 3
- 230000004913 activation Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 238000004364 calculation method Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000013519 translation Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000001343 mnemonic effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3824—Operand accessing
- G06F9/3834—Maintaining memory consistency
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
- G06F15/8076—Details on data register access
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30076—Arrangements for executing specific machine instructions to perform miscellaneous control operations, e.g. NOP
- G06F9/30087—Synchronisation or serialisation instructions
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- Complex Calculations (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数のパイプライン処理機構から成るベクト
ル処理装置の制御方式に係り、詳しくは、該パイプライ
ン処理機構で処理するベクトル命令間の同期化または逐
次化を高速に処理するのに好適な制御方式に関する。
ル処理装置の制御方式に係り、詳しくは、該パイプライ
ン処理機構で処理するベクトル命令間の同期化または逐
次化を高速に処理するのに好適な制御方式に関する。
複数のパイプライン処理機構からなるベクトル処理装置
においては、主記憶参照の順序性を保証するため、各パ
イプライン処理機構で処理するベクトル命令間の同期化
または逐次化（以下、逐次化と称す）が必要である。こ
れは、特に複数個の主記憶参照命令が同時に実行可能で
あるような場合において、先行するアクセス命令が終了
するのを待って後続のアクセス命令を実行させる場合に
必要となる。
においては、主記憶参照の順序性を保証するため、各パ
イプライン処理機構で処理するベクトル命令間の同期化
または逐次化（以下、逐次化と称す）が必要である。こ
れは、特に複数個の主記憶参照命令が同時に実行可能で
あるような場合において、先行するアクセス命令が終了
するのを待って後続のアクセス命令を実行させる場合に
必要となる。
従来、これを実現する手法としては１例えば特開昭５９
−１２５４７２号公報に記載のように、パイプラインの
各処理段階にＰＯ８Ｔフラグを用意し、ＰＯ５Ｔ命令（
逐次化命令）の実行時に、アクセス命令を実行中の各処
理段階に対応したＰＯ８Ｔフラグをセットし、処理の移
行と＼もに該ＰＯ８Ｔフラグを遷移させる方式がある。
−１２５４７２号公報に記載のように、パイプラインの
各処理段階にＰＯ８Ｔフラグを用意し、ＰＯ５Ｔ命令（
逐次化命令）の実行時に、アクセス命令を実行中の各処
理段階に対応したＰＯ８Ｔフラグをセットし、処理の移
行と＼もに該ＰＯ８Ｔフラグを遷移させる方式がある。
また、逐次化の別の手法としては、例えば、ｒＨＩＴＡ
ＣＳ−８１０処理装置」の第６０頁に記載されているよ
うに、主記憶アクセス命令だけに的を絞ったＶＷＡＣ命
令を用意し、当該ＶＷＡＣ命令に先行する命令のすべて
の主記憶参照が終了するまで本命令の実行を継続し、か
つ、後続する命令の実行を開始させない方式がある。
ＣＳ−８１０処理装置」の第６０頁に記載されているよ
うに、主記憶アクセス命令だけに的を絞ったＶＷＡＣ命
令を用意し、当該ＶＷＡＣ命令に先行する命令のすべて
の主記憶参照が終了するまで本命令の実行を継続し、か
つ、後続する命令の実行を開始させない方式がある。
従来技術は、逐次化の実現にあたり、先行する命令がパ
イプライン処理機構での処理を完全に終了した段階で、
逐次化命令以降の後続命令をパイプライン処理機構に投
入するという考えに立っている。
イプライン処理機構での処理を完全に終了した段階で、
逐次化命令以降の後続命令をパイプライン処理機構に投
入するという考えに立っている。
ところが、実際に命令間の逐次化が必要なのは、アクセ
ス命令で考えると、主記憶装置へのアクセスの段階であ
り、それ以前のパイプライン・ステージでは逐次化とは
無関係に該命令の処理を実行することが可能である。つ
まり、パイプライン処理機構において、先行する命令が
完全に終了した段階で後続命令をパイプライン処理機構
に投入する従来方式では、逐次化とは無関係なステージ
分の無駄な空時間が発生してしまうことになる。
ス命令で考えると、主記憶装置へのアクセスの段階であ
り、それ以前のパイプライン・ステージでは逐次化とは
無関係に該命令の処理を実行することが可能である。つ
まり、パイプライン処理機構において、先行する命令が
完全に終了した段階で後続命令をパイプライン処理機構
に投入する従来方式では、逐次化とは無関係なステージ
分の無駄な空時間が発生してしまうことになる。
更に、ＶＷＡＣ命令のようにアクセス命令に絞った逐次
化命令においても、ＶＷＡＣ命令がアクセス命令処理用
パイプラインが動作中の為に受付けられない場合には、
ＶＷＡＣ命令の後続が演算命令などであっても該命令用
のパイプライン処理機構を投入できず、過剰に後続命令
を止めてしまい、これが性能低下を招くことになる。
化命令においても、ＶＷＡＣ命令がアクセス命令処理用
パイプラインが動作中の為に受付けられない場合には、
ＶＷＡＣ命令の後続が演算命令などであっても該命令用
のパイプライン処理機構を投入できず、過剰に後続命令
を止めてしまい、これが性能低下を招くことになる。
本発明の目的は、主記憶参照の順序性を保証するための
逐次化命令の処理過程において、逐次化を必要とする複
数命令間の実行に無駄な空時間を発生させず、且つ、逐
次化命令以降の逐次化に無関係な命令の実行を過剰に抑
止することを排した複数パイプライン処理機構を具備す
るベクトル処理装置の逐次化制御方式を提供することに
ある。
逐次化命令の処理過程において、逐次化を必要とする複
数命令間の実行に無駄な空時間を発生させず、且つ、逐
次化命令以降の逐次化に無関係な命令の実行を過剰に抑
止することを排した複数パイプライン処理機構を具備す
るベクトル処理装置の逐次化制御方式を提供することに
ある。
本発明は、逐次化命令を通常のベクトル命令の一要素と
見做し、逐次化を行おうとするすべてのパイプライン処
理機構に流し込み、各パイプライン処理機構の特定のス
テージで該逐次化命令用の要素を検出した時点でパイプ
ラインを停止させ、逐次化の必要なすべてのパイプライ
ン処理機構で該逐次化用要素を検出した段階で、各パイ
プライン処理機構の停止を解除するベクトル命令実行制
御機構を設ける。更に、該パイプライン処理機構に、現
在処理中の命令のレジスタに加え、実行中に発行させる
逐次化命令を受付ける為の専用バッファを設ける。
見做し、逐次化を行おうとするすべてのパイプライン処
理機構に流し込み、各パイプライン処理機構の特定のス
テージで該逐次化命令用の要素を検出した時点でパイプ
ラインを停止させ、逐次化の必要なすべてのパイプライ
ン処理機構で該逐次化用要素を検出した段階で、各パイ
プライン処理機構の停止を解除するベクトル命令実行制
御機構を設ける。更に、該パイプライン処理機構に、現
在処理中の命令のレジスタに加え、実行中に発行させる
逐次化命令を受付ける為の専用バッファを設ける。
ベクトル命令実行制御機構は、逐次化命令を一つのベク
トル要素としてパイプライン処理機構に流し込み、該パ
イプライン処理機構に於いては、特定のステージで該要
素を検出すると、パイプラインの動作を停止させる。再
開は、逐次化が必要な複数のすべてのパイプラインの特
定ステージで該要素を検出した時点で行われる。つまり
、逐次化を必要とするパイプライン処理機構間の同一ス
テージで逐次化命令要素を検出した時点である。
トル要素としてパイプライン処理機構に流し込み、該パ
イプライン処理機構に於いては、特定のステージで該要
素を検出すると、パイプラインの動作を停止させる。再
開は、逐次化が必要な複数のすべてのパイプラインの特
定ステージで該要素を検出した時点で行われる。つまり
、逐次化を必要とするパイプライン処理機構間の同一ス
テージで逐次化命令要素を検出した時点である。
これにより、逐次化命令以前に発行された命令に対応す
るベクトル要素は該特定ステージを通過しており、逐次
化命令以降の命令に対応するベクトル要素は特定ステー
ジ以前に存在するということを保証することが可能にな
る。更に、ベクトル命令実行制御機構は、逐次化命令用
要素をパイプラインに流し込んだ時点で逐次化の処理を
終了することができ、逐次化命令以前の命令の処理の終
了を待つことなく、後続命令の処理が可能である。
るベクトル要素は該特定ステージを通過しており、逐次
化命令以降の命令に対応するベクトル要素は特定ステー
ジ以前に存在するということを保証することが可能にな
る。更に、ベクトル命令実行制御機構は、逐次化命令用
要素をパイプラインに流し込んだ時点で逐次化の処理を
終了することができ、逐次化命令以前の命令の処理の終
了を待つことなく、後続命令の処理が可能である。
更に、パイプライン処理機構中の特定のステージで同期
化要素を検出する為、パイプライン処理機構に於ける逐
次化の為の無駄な空時間の発生を抑えることができる。
化要素を検出する為、パイプライン処理機構に於ける逐
次化の為の無駄な空時間の発生を抑えることができる。
また、各パイプライン処理機構に逐次化命令用のバッフ
ァを設けることにより、各パイプライン処理機構に、現
在実行中の命令がある場合に於いても逐次化命令の発行
が可能である。該バッファに取込まれた逐次化命令は、
該パイプラインで実行中の命令が終了した時点で直ちに
実行（パイプラインへの流し込み）される。
ァを設けることにより、各パイプライン処理機構に、現
在実行中の命令がある場合に於いても逐次化命令の発行
が可能である。該バッファに取込まれた逐次化命令は、
該パイプラインで実行中の命令が終了した時点で直ちに
実行（パイプラインへの流し込み）される。
以上により、逐次化命令を投入すべきパイプライン処理
機構が先行命令を実行中であっても、それとは無関係に
逐次化命令の発行が可能であり、逐次化命令に無関係な
後続命令を過剰に待たせることなく、各パイプライン処
理機構に対して発行可能となる。
機構が先行命令を実行中であっても、それとは無関係に
逐次化命令の発行が可能であり、逐次化命令に無関係な
後続命令を過剰に待たせることなく、各パイプライン処
理機構に対して発行可能となる。
以下、本発明の一実施例について図面により説明する。
第２図に本発明を採用したベクトル処理装置の全体構成
を示す。第２図中、１はスカラ処理ユニット、２はベク
トル命令実行制御装置、３ないし４はアクセス命令処理
装置、５ないし６は演算装置、７はベクトルレジスタ、
８は主記憶制御装置。
を示す。第２図中、１はスカラ処理ユニット、２はベク
トル命令実行制御装置、３ないし４はアクセス命令処理
装置、５ないし６は演算装置、７はベクトルレジスタ、
８は主記憶制御装置。
９は主記憶装置を示す。こ〜で、３，４，５．６はパイ
プライン処理機構により構成される。
プライン処理機構により構成される。
通常の中央処理装置であるスカラ処理ユニット１から送
られたベクトル命令は、ベクトル命令実行制御装置２に
よって解読され、３〜６中の対応する空きのパイプライ
ン処理機構が起動される。
られたベクトル命令は、ベクトル命令実行制御装置２に
よって解読され、３〜６中の対応する空きのパイプライ
ン処理機構が起動される。
アクセス命令処理装置３ないし４は、ベクトルレジスタ
７と主記憶装置９との間のデータ転送を制御するもので
あり、ベクトルレジスタ７は、複数のベクトルデータを
格納するものである。主記憶制御装置８は、アクセス命
令処理装置３，４からのアクセス要求を受付け、アクセ
ス要求に従って主記憶装置９をアクセスする。
７と主記憶装置９との間のデータ転送を制御するもので
あり、ベクトルレジスタ７は、複数のベクトルデータを
格納するものである。主記憶制御装置８は、アクセス命
令処理装置３，４からのアクセス要求を受付け、アクセ
ス要求に従って主記憶装置９をアクセスする。
第１図は本発明によるアクセス命令処理装置３゜４の構
成例を示したものである。アクセス命令処理装置３，４
内は、■アドレス計算ステージ、■アドレス変換ステー
ジ、 ■例外検出ステージ、■リクエスト送出ステージ
の４つのステージに分割されるとする。以下ではアクセ
ス命令処理装置３について述べるが、アクセス命令処理
装置４も同様である。
成例を示したものである。アクセス命令処理装置３，４
内は、■アドレス計算ステージ、■アドレス変換ステー
ジ、 ■例外検出ステージ、■リクエスト送出ステージ
の４つのステージに分割されるとする。以下ではアクセ
ス命令処理装置３について述べるが、アクセス命令処理
装置４も同様である。
第１図において、３０ａはベクトル命令実行制御装置２
から送られたアクセス命令のアドレスの基底値を保持す
るベースアドレスレジスタＶＢＲであり、３０ｂは各ベ
クトル要素のアドレスを求める為の増分値を保持するイ
ンクリメントアドレスレジスタＶＩＲである。アクセス
命令に対応するベクトル要素のアドレスは、先頭要素を
ＶＢＲ３０ａとＶＩＲ３０ｂとの加算で求め、これをア
ドレスレジスタ３５ａにセットし、２番目以降のアドレ
スは、アドレスレジスタ３５ａとＶＩＲ３０ｂの加算に
よって順次生成する。３６はレジスタ３５ ａに求めた
アドレスの論理アドレスを実アドレスに変換するアドレ
ス変換機構である。本機構は論理アドレスと実アドレス
の対よりなる変換テーブル等のハードウェアで実現する
。３７ａはアドレス変換後の実アドレス用レジスタであ
り、３８は変換されたアドレスのアドレシッング例外、
記憶保護例外を検出する例外検出機構である。３９は例
外検出以降のアドレスを保持するレジスタであり、且つ
、主記憶装置９に対する他のアクセス要求制御装置のリ
クエストとの競合によるリクエスト処理の乱れを吸収す
る為のリクエストバッファである。３４はアクセス要求
送出制御回路であり、リクエストバッファ３９に存在す
るリクエストを主記憶制御装置８に送出する制御を司り
、更にリクエストバッファ３９の出口で逐次化命令要素
を検出すると、同期制御回路１０に通知すると＼もに、
それ以降の主記憶制御装置８へのリクエストの送出を停
止する。
から送られたアクセス命令のアドレスの基底値を保持す
るベースアドレスレジスタＶＢＲであり、３０ｂは各ベ
クトル要素のアドレスを求める為の増分値を保持するイ
ンクリメントアドレスレジスタＶＩＲである。アクセス
命令に対応するベクトル要素のアドレスは、先頭要素を
ＶＢＲ３０ａとＶＩＲ３０ｂとの加算で求め、これをア
ドレスレジスタ３５ａにセットし、２番目以降のアドレ
スは、アドレスレジスタ３５ａとＶＩＲ３０ｂの加算に
よって順次生成する。３６はレジスタ３５ ａに求めた
アドレスの論理アドレスを実アドレスに変換するアドレ
ス変換機構である。本機構は論理アドレスと実アドレス
の対よりなる変換テーブル等のハードウェアで実現する
。３７ａはアドレス変換後の実アドレス用レジスタであ
り、３８は変換されたアドレスのアドレシッング例外、
記憶保護例外を検出する例外検出機構である。３９は例
外検出以降のアドレスを保持するレジスタであり、且つ
、主記憶装置９に対する他のアクセス要求制御装置のリ
クエストとの競合によるリクエスト処理の乱れを吸収す
る為のリクエストバッファである。３４はアクセス要求
送出制御回路であり、リクエストバッファ３９に存在す
るリクエストを主記憶制御装置８に送出する制御を司り
、更にリクエストバッファ３９の出口で逐次化命令要素
を検出すると、同期制御回路１０に通知すると＼もに、
それ以降の主記憶制御装置８へのリクエストの送出を停
止する。
同期制御回路１０は、アクセス命令処理装置３のアクセ
ス送出制御回路３４とアクセス命令処理装置４のアクセ
ス送出制御回路４４の両回路から逐次化命令要素を検出
した旨の通知を受けると、両回路３４．４４に対してリ
クエストの送出の再開を指示するものである。
ス送出制御回路３４とアクセス命令処理装置４のアクセ
ス送出制御回路４４の両回路から逐次化命令要素を検出
した旨の通知を受けると、両回路３４．４４に対してリ
クエストの送出の再開を指示するものである。
３３はアクセス命令制御回路であり、ベクトル命令実行
制御装置２から送られた命令を保持し、アクセス命令処
理装置内のアクセス要求の処理状況を判断し、アドレス
加算器３２に対する計算指示３３０と＼もにアクセス要
求の生成を制御する。
制御装置２から送られた命令を保持し、アクセス命令処
理装置内のアクセス要求の処理状況を判断し、アドレス
加算器３２に対する計算指示３３０と＼もにアクセス要
求の生成を制御する。
３１は逐次化命令用バッファであり、アクセス命令制御
回路３３がベクトル命令を実行中の場合にも、ベクトル
命令実行制御装置２は、逐次化命令を発行可能とする為
の命令受付用のバッファである。３５ｂ、３７ｂは、各
々３５ａ、３７ａのアドレスレジスタに対応するアクセ
ス要求の種類を示すコード用のレジスタである６ 第３図はアクセス命令制御回路３３と逐次化命令用バッ
ファ３１の詳細を示したものである。ベクトル命令実行
制御装置２の命令起動管理回路２１から送られた起動信
号２１０はアクセス命令制御回路３３が処理中でなけれ
ば、アントゲ−１〜５５、オアゲート５６を介してアク
セス命令の処理中を示すビジーラッチ６０をセットする
。これに伴ない、起動信号２１０に付随するアクセス要
求の種類を示すコード、ベクトル長を各々５８，５９の
レジスタにセットする。ベクトル長レジスタ５９の値は
、送出したアクセス要求３３０の数を＋１回路６１を通
してカウントするカウンタ６２の値と比較回路６３で比
較される。両者の値が一致すると、即ち、指定されたベ
クトル要分のアクセス要求を送出すると、ベクトル命令
実行制御装置２に対して命令処理終了通知信号３３２を
送出すると＼もに、ビジーラッチ６０のリセットおよび
実行ベクトル長レジスタ６２の値をｉｔ Ｏｕに初期化
する。
回路３３がベクトル命令を実行中の場合にも、ベクトル
命令実行制御装置２は、逐次化命令を発行可能とする為
の命令受付用のバッファである。３５ｂ、３７ｂは、各
々３５ａ、３７ａのアドレスレジスタに対応するアクセ
ス要求の種類を示すコード用のレジスタである６ 第３図はアクセス命令制御回路３３と逐次化命令用バッ
ファ３１の詳細を示したものである。ベクトル命令実行
制御装置２の命令起動管理回路２１から送られた起動信
号２１０はアクセス命令制御回路３３が処理中でなけれ
ば、アントゲ−１〜５５、オアゲート５６を介してアク
セス命令の処理中を示すビジーラッチ６０をセットする
。これに伴ない、起動信号２１０に付随するアクセス要
求の種類を示すコード、ベクトル長を各々５８，５９の
レジスタにセットする。ベクトル長レジスタ５９の値は
、送出したアクセス要求３３０の数を＋１回路６１を通
してカウントするカウンタ６２の値と比較回路６３で比
較される。両者の値が一致すると、即ち、指定されたベ
クトル要分のアクセス要求を送出すると、ベクトル命令
実行制御装置２に対して命令処理終了通知信号３３２を
送出すると＼もに、ビジーラッチ６０のリセットおよび
実行ベクトル長レジスタ６２の値をｉｔ Ｏｕに初期化
する。
一方、アクセス要求３３０は、アクセス命令処理装置内
のアクセス要求の処理状況を判断しながら送出しなけれ
ばならない。つまり、アクセス命令処理装置３の最終処
理ステージにあるリクエストバッファ３９がオーバフロ
ーすることのない様に１発行リクエストの数と、主記憶
制御装置８に対して送出したアクセス要求の数によって
監視する。バッファカウンタ６５の値は、最初“Ｏ”に
リセットされており、アクセス要求３３０を送出すると
、加算器６４によってカウント値を＋１し、バッファカ
ウンタ６５にセットする。このバッファカウンタ６５の
値と、リクエストバッファ３９の数（本実施例では４個
）との比較を比較回路６６で行い、一致すると、６７の
反転ゲートを通して、アンドゲート６８に於てアクセス
要求３３０の送出を抑止する。また、アクセス要求を主
記憶制御装置に対して１個送出したことを示す信号３４
０をアクセス要求送出制御回路３４から受けると、加算
器６４に於いてアクセス要求数が１個減じられる。
のアクセス要求の処理状況を判断しながら送出しなけれ
ばならない。つまり、アクセス命令処理装置３の最終処
理ステージにあるリクエストバッファ３９がオーバフロ
ーすることのない様に１発行リクエストの数と、主記憶
制御装置８に対して送出したアクセス要求の数によって
監視する。バッファカウンタ６５の値は、最初“Ｏ”に
リセットされており、アクセス要求３３０を送出すると
、加算器６４によってカウント値を＋１し、バッファカ
ウンタ６５にセットする。このバッファカウンタ６５の
値と、リクエストバッファ３９の数（本実施例では４個
）との比較を比較回路６６で行い、一致すると、６７の
反転ゲートを通して、アンドゲート６８に於てアクセス
要求３３０の送出を抑止する。また、アクセス要求を主
記憶制御装置に対して１個送出したことを示す信号３４
０をアクセス要求送出制御回路３４から受けると、加算
器６４に於いてアクセス要求数が１個減じられる。
また、ビジーラッチ６０がセットされている状態、つま
りアクセス命令を処理している間に、逐次化命令が発行
されると、起動信号はアントゲ−１−５０を通してレジ
スタ５２にセットされ、これと同時に、逐次化命令のコ
ードがレジスタ５１にセットされる。先行するアクセス
命令の処理が終了してビジーラッチ６０がリセットされ
ると、反転ゲート５３を通して、アンドゲート５４に於
ける条件を成立させ、オアゲート５６を通して再びビジ
ーラッチ６０をセットする。これと同時に、コードレジ
スタ５１の内容は、セレクタ５７で選択され、コードレ
ジスタ５８にセットされる。尚、逐次化命令に伴なうベ
クトル長としては、ＩＩ Ｉ １１がレジスタ５９にセ
ットされる。また、レジスタ５２から逐次化命令を取り
出すと同時に、該レジスタは反転ゲート５３の出力信号
によってリセットされる。
りアクセス命令を処理している間に、逐次化命令が発行
されると、起動信号はアントゲ−１−５０を通してレジ
スタ５２にセットされ、これと同時に、逐次化命令のコ
ードがレジスタ５１にセットされる。先行するアクセス
命令の処理が終了してビジーラッチ６０がリセットされ
ると、反転ゲート５３を通して、アンドゲート５４に於
ける条件を成立させ、オアゲート５６を通して再びビジ
ーラッチ６０をセットする。これと同時に、コードレジ
スタ５１の内容は、セレクタ５７で選択され、コードレ
ジスタ５８にセットされる。尚、逐次化命令に伴なうベ
クトル長としては、ＩＩ Ｉ １１がレジスタ５９にセ
ットされる。また、レジスタ５２から逐次化命令を取り
出すと同時に、該レジスタは反転ゲート５３の出力信号
によってリセットされる。
第４図はアクセス要求送出制御回路３４と同期制御回路
１０の詳細およびアクセス要求送出制御回路４４の一部
を示したものである。アクセス命令処理装置３内のステ
ージ■から送られたアクセス要求３４３について、これ
に伴なうコード、アドレス、データ等をリクエストバッ
ファ３９にセットする。この時、セットされるバッファ
位置はインポインタレジスタ８１の値をデコーダ８８で
デコードした信号によって指示され、該インポインタの
値は、アクセス要求３４３が送られてくる毎に加算器８
０に於て＋１される。尚、インポインタ８１は“０”〜
“３”の値をとり、“３”の次はｊｌ ＯＩｔにラップ
アラウンドされる。バッファ３９にセットされたアクセ
ス要求は、アウトポインタレジスタ８３の値をデコーダ
８９でデコードした信号によって示されるバッファ位置
から、セレクタ９０を通して取出される。バッファ３９
から取出されたアクセス要求は、逐次化命令要素でなけ
れば、アンドゲート８６を介して主記憶制御装置８に対
してアクセス要求３４１として送出される。これと同時
に、アクセス要求に伴なうコード、アドレス、データ３
４２を主記憶制御装置８に送出する。送出されたアクセ
ス要求３４１は。
１０の詳細およびアクセス要求送出制御回路４４の一部
を示したものである。アクセス命令処理装置３内のステ
ージ■から送られたアクセス要求３４３について、これ
に伴なうコード、アドレス、データ等をリクエストバッ
ファ３９にセットする。この時、セットされるバッファ
位置はインポインタレジスタ８１の値をデコーダ８８で
デコードした信号によって指示され、該インポインタの
値は、アクセス要求３４３が送られてくる毎に加算器８
０に於て＋１される。尚、インポインタ８１は“０”〜
“３”の値をとり、“３”の次はｊｌ ＯＩｔにラップ
アラウンドされる。バッファ３９にセットされたアクセ
ス要求は、アウトポインタレジスタ８３の値をデコーダ
８９でデコードした信号によって示されるバッファ位置
から、セレクタ９０を通して取出される。バッファ３９
から取出されたアクセス要求は、逐次化命令要素でなけ
れば、アンドゲート８６を介して主記憶制御装置８に対
してアクセス要求３４１として送出される。これと同時
に、アクセス要求に伴なうコード、アドレス、データ３
４２を主記憶制御装置８に送出する。送出されたアクセ
ス要求３４１は。
主記憶装置の状態や他のアクセス要求との競合により、
必ずしも直ちに主記憶制御装置８に受付けられるとは限
らない。主記憶制御装置ｉｔ８の優先順位決定回路に於
てプライオリティがとられると。
必ずしも直ちに主記憶制御装置８に受付けられるとは限
らない。主記憶制御装置ｉｔ８の優先順位決定回路に於
てプライオリティがとられると。
その旨を通知するアクセプト信号３４３が返送される。
このアクセプト信号を受取ると、アウトポインタ８３の
値を加算器８２に於て′″＋１″すると＼もに、アクセ
ス命令制御回路３３に対して、アクセス要求が一つ処理
されたことを通知する信号３４０を送出する。尚、アウ
トポインタ８３の値はインポインタ８１と同様に“０″
′〜“３”の値をとる。
値を加算器８２に於て′″＋１″すると＼もに、アクセ
ス命令制御回路３３に対して、アクセス要求が一つ処理
されたことを通知する信号３４０を送出する。尚、アウ
トポインタ８３の値はインポインタ８１と同様に“０″
′〜“３”の値をとる。
一方、リクエストバッファ３９から取出したアクセス要
求のコードをデコーダ８４でデコードした結果、該要求
が、逐次化命令用要素であることを検出すると、反転ゲ
ート８５を介して、アンドゲート８６からのアクセス要
求送出を抑止する。
求のコードをデコーダ８４でデコードした結果、該要求
が、逐次化命令用要素であることを検出すると、反転ゲ
ート８５を介して、アンドゲート８６からのアクセス要
求送出を抑止する。
これで、アクセス命令処理装置３からのアクセス要求の
送出は停止する。逐次化命令要素を検出したことを示す
信号は同期制御回路１０にも送られ、アンドゲート９９
に入力される。アクセス要求送出制御回路４４内のデコ
ーダ９５に於ても、逐次化命令要素が検出されるまでは
、アクセス要求３３０の選出は停止させられる。その後
、デコーダ９５に於て該要素が検出されると、それを示
す信号が同期制御回路１０に送られ、アンドゲート９９
の条件が成立し、オアゲート８７を介してアウトポイン
タレジスタ８３の更新およびアクセス要求の処理が一つ
終了したことを示す信号３４０が送出される。これによ
り、停止していたアクセス命令処理装置３からのアクセ
ス要求の送出が再開される。これは、アクセス命令処理
装置４についても同様である。
送出は停止する。逐次化命令要素を検出したことを示す
信号は同期制御回路１０にも送られ、アンドゲート９９
に入力される。アクセス要求送出制御回路４４内のデコ
ーダ９５に於ても、逐次化命令要素が検出されるまでは
、アクセス要求３３０の選出は停止させられる。その後
、デコーダ９５に於て該要素が検出されると、それを示
す信号が同期制御回路１０に送られ、アンドゲート９９
の条件が成立し、オアゲート８７を介してアウトポイン
タレジスタ８３の更新およびアクセス要求の処理が一つ
終了したことを示す信号３４０が送出される。これによ
り、停止していたアクセス命令処理装置３からのアクセ
ス要求の送出が再開される。これは、アクセス命令処理
装置４についても同様である。
以上が、第１図のアクセス命令処理装置の構成および動
作概要であるが、次に一つのベクトル命令列を挙げてア
クセス命令処理装置に於ける処理の流れを説明する。
作概要であるが、次に一つのベクトル命令列を挙げてア
クセス命令処理装置に於ける処理の流れを説明する。
第５図は１本説明で用いるベクトル命令列と、アクセス
命令処理装置内の各ステージ■〜■に於けるベクトル命
令の各要素の処理状態を時間の経過に従って示したもの
である。ステージ■は４個の先入先出バッファ構造を示
している。
命令処理装置内の各ステージ■〜■に於けるベクトル命
令の各要素の処理状態を時間の経過に従って示したもの
である。ステージ■は４個の先入先出バッファ構造を示
している。
ベクトル命令列に於て、ＶＳＴ命令は、ベクトルレジス
タ“ＶＲＯ”のデータを主記憶上の“Ａ”という領域に
書込む命令であり、ＶＷＡＣ命令は。
タ“ＶＲＯ”のデータを主記憶上の“Ａ”という領域に
書込む命令であり、ＶＷＡＣ命令は。
本命令前後の命令の逐次化を行う命令であり、ＶＬ全命
令、主記憶上の“Ｂ′″またはｄｉ （、Ｉｔという領
域のデータを、ベクトルレジスタの“Ｖ Ｒ１”または
” Ｖ Ｒ２”に取り込む命令である。こぎで、ＶＳＴ
、ＶＬの各命令のベクトル長は８（要素番号は１〜８）
とする。また、処理状態を示す図に於て、枠内の０卵内
番号は各命令で処理する要素の番号を示しており、枠内
の各ニモニックと命令の対応は、以下に示す通りである
。
令、主記憶上の“Ｂ′″またはｄｉ （、Ｉｔという領
域のデータを、ベクトルレジスタの“Ｖ Ｒ１”または
” Ｖ Ｒ２”に取り込む命令である。こぎで、ＶＳＴ
、ＶＬの各命令のベクトル長は８（要素番号は１〜８）
とする。また、処理状態を示す図に於て、枠内の０卵内
番号は各命令で処理する要素の番号を示しており、枠内
の各ニモニックと命令の対応は、以下に示す通りである
。
ベクトル命令実行制御装置２では、まず、最初の命令ｒ
ＶＳＴ Ａ、ＶＲＯＪが命令レジスタ２０にセットされ
ると、これを命令起動管理回路２１がデコードし、状態
管理回路２２内の状態情報に基づき、アクセス命令処理
装置３に該命令を発行する。次の命令ｒＶＷＡＣＪが命
令レジスタ２０にセットされてデコードされると、命令
起動管理回路２１はアクセス命令処理装置３および４の
同装置に該ｒＶＷＡｃＪ命令を発行する。この時、アク
セス命令処理装置３は、先行するｒＶＳＴＡ、ＶＲＯＪ
命令を実行中である。この為、「■ＷＡＣＪ命令は逐次
化命令用バッファ３１にセットされる。このｒＶＷＡｃ
Ｊ命令は、先行命令のアクセス要求の生成が終了した時
点で、バッファ３１からアクセス命令制御回路３３に移
され処理される。更に次の命令ｒＶＬ Ｂ、ＶＲＩＪ
をベクトル命令実行制御装置２の命令起動管理回路２
１がデコードすると、該命命起動管理回路２１は、アク
セス命令処理装置４内のアクセス命令制御回路４３に於
けるｒＶＷＡｃＪ命令の処理の終了を待って、アクセス
命令処理装置４に該命令を発行する。また、次のｒＶＬ
Ｃ，ＶＲ２Ｊ命令をデコードした命令起動管理回路２
１は、二つのアクセス命令処理装置３，４がともに通常
命令の受付けが不可能な状態である為に、該バク１−ル
命令の発行は保留される。
ＶＳＴ Ａ、ＶＲＯＪが命令レジスタ２０にセットされ
ると、これを命令起動管理回路２１がデコードし、状態
管理回路２２内の状態情報に基づき、アクセス命令処理
装置３に該命令を発行する。次の命令ｒＶＷＡＣＪが命
令レジスタ２０にセットされてデコードされると、命令
起動管理回路２１はアクセス命令処理装置３および４の
同装置に該ｒＶＷＡｃＪ命令を発行する。この時、アク
セス命令処理装置３は、先行するｒＶＳＴＡ、ＶＲＯＪ
命令を実行中である。この為、「■ＷＡＣＪ命令は逐次
化命令用バッファ３１にセットされる。このｒＶＷＡｃ
Ｊ命令は、先行命令のアクセス要求の生成が終了した時
点で、バッファ３１からアクセス命令制御回路３３に移
され処理される。更に次の命令ｒＶＬ Ｂ、ＶＲＩＪ
をベクトル命令実行制御装置２の命令起動管理回路２
１がデコードすると、該命命起動管理回路２１は、アク
セス命令処理装置４内のアクセス命令制御回路４３に於
けるｒＶＷＡｃＪ命令の処理の終了を待って、アクセス
命令処理装置４に該命令を発行する。また、次のｒＶＬ
Ｃ，ＶＲ２Ｊ命令をデコードした命令起動管理回路２
１は、二つのアクセス命令処理装置３，４がともに通常
命令の受付けが不可能な状態である為に、該バク１−ル
命令の発行は保留される。
第５図の（ｉ）に示す状態は、以上の３命令が発行され
、３のアクセス命令処理装置Ｉに於てはｒＶＷＡｃＪ命
令要素が、第■ステージに存在する状態を示すものであ
る。この時間をｔ＝ｎとする。なお、この時点で、アク
セス命令処理装置Ｉは、次のアクセス命令の受付けが可
能となり、ベクトル命令実行制御装置２の命令起動管理
回路２１は、保留していたｒＶＬ Ｃ，ＶＲ２Ｊ命命を
該アクセス命令処理装置Ｉに発行する。
、３のアクセス命令処理装置Ｉに於てはｒＶＷＡｃＪ命
令要素が、第■ステージに存在する状態を示すものであ
る。この時間をｔ＝ｎとする。なお、この時点で、アク
セス命令処理装置Ｉは、次のアクセス命令の受付けが可
能となり、ベクトル命令実行制御装置２の命令起動管理
回路２１は、保留していたｒＶＬ Ｃ，ＶＲ２Ｊ命命を
該アクセス命令処理装置Ｉに発行する。
第５図の（ｉｉ）は、（ｉ）から２マシンサイクル経過
後の状態を示したものである。４のアクセス命令処理装
置■では、アクセス要求バッファ４４の出口にｒＶＷＡ
ｃＪ命令要素が存在する為、アクセス要求の送出は停止
されており、アクセス要求がバッファ内に溜まることに
なる。当然、アクセス命令制御回路４３からは４個を越
えてアクセス要求が送出されることはない為、ｒＶＬ
Ｂ。
後の状態を示したものである。４のアクセス命令処理装
置■では、アクセス要求バッファ４４の出口にｒＶＷＡ
ｃＪ命令要素が存在する為、アクセス要求の送出は停止
されており、アクセス要求がバッファ内に溜まることに
なる。当然、アクセス命令制御回路４３からは４個を越
えてアクセス要求が送出されることはない為、ｒＶＬ
Ｂ。
ＶＲＩＪ命令の４番目の要素に対応するアクセス要求は
生成されておらず、ステージ■、■は空状態になってい
る。
生成されておらず、ステージ■、■は空状態になってい
る。
第５図の（市）は、（ｉｉ）から１マシンサイクル経過
後の状態を示したものである。アクセス命令処理装置Ｉ
、ＩＩともに、アクセス要求用バッファの出口にｒＶＷ
ＡＣＪ命令要素が存在する。これを、同期制御回路１０
が検出し、両アクセス制御回路３４．４４のアウトポイ
ンタを一つずつ進める。
後の状態を示したものである。アクセス命令処理装置Ｉ
、ＩＩともに、アクセス要求用バッファの出口にｒＶＷ
ＡＣＪ命令要素が存在する。これを、同期制御回路１０
が検出し、両アクセス制御回路３４．４４のアウトポイ
ンタを一つずつ進める。
第５図の（ｉｖ）は、（ｉｎ）から１マシンサイクル経
過した後の状態を示すものであり、ｒＶＷＡＣ」命令要
素が同時に両アクセス要求用バッファ３９．４９から取
り出され、該逐次化命令以降のアクセス命令に対応する
アクセス要求要素が送出される。
過した後の状態を示すものであり、ｒＶＷＡＣ」命令要
素が同時に両アクセス要求用バッファ３９．４９から取
り出され、該逐次化命令以降のアクセス命令に対応する
アクセス要求要素が送出される。
以上の様にして、ｒＶＷＡｃＪ命令以前に発行された命
令の全要素が送出されるまで、ｒＶＷＡＣ」命命要素に
よって、ｒＶＷＡｃＪ命令以降のアクセス命令のアクセ
ス要求の送出は抑止され、ｒＶＷＡｃＪ命令による逐次
化命令が実現される。
令の全要素が送出されるまで、ｒＶＷＡＣ」命命要素に
よって、ｒＶＷＡｃＪ命令以降のアクセス命令のアクセ
ス要求の送出は抑止され、ｒＶＷＡｃＪ命令による逐次
化命令が実現される。
本発明によれば、複数のパイプライン処理機構を具備す
るベクトル処理装置において、逐次化（同期化）命令以
前の命令の処理を待たずに逐次化（同期化）命令以降の
命令の発行が可能であり、パイプライン処理機構内に無
駄な空ステージを作ることなく逐次化（同期化）命令を
処理することができる。また、逐次化（同期化）命令を
発行しようとするパイプライン処理機構が先行する命令
を実行中である場合にも、該逐次化（同期化）命令専用
のバッファを設けることにより該命令を受付けることが
可能であり、逐次化（同期化）命令に続く命令の発行が
可能となり、逐′次化（同期化）命令の発行に於ける後
続命令の発行を含めた無駄な待時間の発生を抑えること
ができる。
るベクトル処理装置において、逐次化（同期化）命令以
前の命令の処理を待たずに逐次化（同期化）命令以降の
命令の発行が可能であり、パイプライン処理機構内に無
駄な空ステージを作ることなく逐次化（同期化）命令を
処理することができる。また、逐次化（同期化）命令を
発行しようとするパイプライン処理機構が先行する命令
を実行中である場合にも、該逐次化（同期化）命令専用
のバッファを設けることにより該命令を受付けることが
可能であり、逐次化（同期化）命令に続く命令の発行が
可能となり、逐′次化（同期化）命令の発行に於ける後
続命令の発行を含めた無駄な待時間の発生を抑えること
ができる。
第１図は本発明によるアクセス命令処理装置の一実施例
を示す図、第２図はベクトル処理装置の構成例を示す図
、第３図は第１図のアクセス命令制御回路と逐次化命令
バッファの構成例を示す図。 第４図は第１図のアクセス要求送出制御回路と同期制御
回路の構成例を示す図、第５図は本実施例に於ける動作
を説明する為のベクトル命令列とアクセス命令処理装置
内の各命令の処理状態を示す図である。 ３．４・・・アクセス命令処理装置、 ３３．４３・・・アクセス命令制御内路、３１．４１・
・・逐次化命令用バッファ。 ３４．４４・・・アクセス要求送出制御回路、１０・・
・同期制御回路。 第１図 Ｊ 第３図 第１を図 η 第５図 べ゛フト１し介全剋
を示す図、第２図はベクトル処理装置の構成例を示す図
、第３図は第１図のアクセス命令制御回路と逐次化命令
バッファの構成例を示す図。 第４図は第１図のアクセス要求送出制御回路と同期制御
回路の構成例を示す図、第５図は本実施例に於ける動作
を説明する為のベクトル命令列とアクセス命令処理装置
内の各命令の処理状態を示す図である。 ３．４・・・アクセス命令処理装置、 ３３．４３・・・アクセス命令制御内路、３１．４１・
・・逐次化命令用バッファ。 ３４．４４・・・アクセス要求送出制御回路、１０・・
・同期制御回路。 第１図 Ｊ 第３図 第１を図 η 第５図 べ゛フト１し介全剋
Claims (3)
- （１）複数要素を連続的に処理するパイプライン処理機
構を複数個具備し、各パイプライン処理機構に個別のベ
クトル命令を割当てゝ処理するベクトル処理装置におい
て、 各パイプライン処理機構に割当てられたベクトル命令間
の実行順序を制御する同期制御用命令を備え、該命令を
解読することにより、同期をとるべき複数個のパイプラ
イン制御機構に対し、同期用要素を通常命令の処理要素
と同様に流し込むことを特徴とするベクトル処理装置の
制御方式。 - （２）各パイプライン処理機構は、パイプラインのある
特定のステージで前記同期用要素を検出する手段と、前
記同期用要素を検出すると該パイプラインの処理を停止
させる手段を備えており、前記同期用要素を流し込んだ
すべてのパイプライン処理機構において、特定ステージ
に同期用要素がそろったことを検出すると、該同期をと
るべき全パイプライン機構に対してステージの停止を解
除し、パイプライン処理を再開せしめることを特徴とす
る特許請求の範囲第１項記載のベクトル処理装置の制御
方式。 - （３）前記制御命令を解読し、同期用要素を該当するパ
イプライン処理機構に流し込もうとする際、該パイプラ
イン処理機構が先行して割当てられたベクトル命令を実
行中であり、直ちに同期用要素をパイプライン処理機構
に流し込める状態にない場合、この同期用要素を保持し
ておく為のバッファを各パイプライン処理機構に備え、
先行したベクトル命令に対する要素のパイプライン処理
機構への流し込みが終了した時点で、引続き該バッファ
から取出した同期用要素を流し込むことを特徴とする特
許請求の範囲第１項もしくは第２項記載のベクトル処理
装置の制御方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61274398A JPH06103494B2 (ja) | 1986-11-18 | 1986-11-18 | ベクトル処理装置の制御方式 |
| US07/121,134 US5060148A (en) | 1986-11-18 | 1987-11-16 | Control system for vector processor with serialization instruction for memory accesses for pipeline operation |
| DE3789490T DE3789490T2 (de) | 1986-11-18 | 1987-11-17 | Steuerungssystem für ein Vektorprozessor. |
| EP87116964A EP0268264B1 (en) | 1986-11-18 | 1987-11-17 | Control system for vector processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61274398A JPH06103494B2 (ja) | 1986-11-18 | 1986-11-18 | ベクトル処理装置の制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63127368A true JPS63127368A (ja) | 1988-05-31 |
| JPH06103494B2 JPH06103494B2 (ja) | 1994-12-14 |
Family
ID=17541110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61274398A Expired - Lifetime JPH06103494B2 (ja) | 1986-11-18 | 1986-11-18 | ベクトル処理装置の制御方式 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5060148A (ja) |
| EP (1) | EP0268264B1 (ja) |
| JP (1) | JPH06103494B2 (ja) |
| DE (1) | DE3789490T2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03112269U (ja) * | 1990-02-28 | 1991-11-18 | ||
| US5247691A (en) * | 1989-05-15 | 1993-09-21 | Fujitsu Limited | System for releasing suspended execution of scalar instructions following a wait instruction immediately upon change of vector post pending signal |
| US5542061A (en) * | 1993-01-21 | 1996-07-30 | Nec Corporaiton | Arrangement of controlling issue timing of a read instruction to a common block in a vector processor |
| US6782468B1 (en) | 1998-12-15 | 2004-08-24 | Nec Corporation | Shared memory type vector processing system, including a bus for transferring a vector processing instruction, and control method thereof |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5367654A (en) * | 1988-04-13 | 1994-11-22 | Hitachi Ltd. | Method and apparatus for controlling storage in computer system utilizing forecasted access requests and priority decision circuitry |
| US5257354A (en) * | 1991-01-16 | 1993-10-26 | International Business Machines Corporation | System for monitoring and undoing execution of instructions beyond a serialization point upon occurrence of in-correct results |
| US5590294A (en) * | 1991-03-19 | 1996-12-31 | Silicon Graphics, Inc. | Method and apparatus for retarting pipeline processing |
| US5617575A (en) * | 1991-03-19 | 1997-04-01 | Hitachi, Ltd. | Interprocessor priority control system for multivector processor |
| JPH06168263A (ja) * | 1992-11-30 | 1994-06-14 | Fujitsu Ltd | ベクトル処理装置 |
| JP3304444B2 (ja) * | 1992-11-30 | 2002-07-22 | 富士通株式会社 | ベクトル処理装置 |
| TW353732B (en) * | 1994-03-31 | 1999-03-01 | Ibm | Processing system and method of operation |
| US5949971A (en) * | 1995-10-02 | 1999-09-07 | International Business Machines Corporation | Method and system for performance monitoring through identification of frequency and length of time of execution of serialization instructions in a processing system |
| US5752062A (en) * | 1995-10-02 | 1998-05-12 | International Business Machines Corporation | Method and system for performance monitoring through monitoring an order of processor events during execution in a processing system |
| US5729726A (en) * | 1995-10-02 | 1998-03-17 | International Business Machines Corporation | Method and system for performance monitoring efficiency of branch unit operation in a processing system |
| US5748855A (en) * | 1995-10-02 | 1998-05-05 | Iinternational Business Machines Corporation | Method and system for performance monitoring of misaligned memory accesses in a processing system |
| US5751945A (en) * | 1995-10-02 | 1998-05-12 | International Business Machines Corporation | Method and system for performance monitoring stalls to identify pipeline bottlenecks and stalls in a processing system |
| US5691920A (en) * | 1995-10-02 | 1997-11-25 | International Business Machines Corporation | Method and system for performance monitoring of dispatch unit efficiency in a processing system |
| US5797019A (en) * | 1995-10-02 | 1998-08-18 | International Business Machines Corporation | Method and system for performance monitoring time lengths of disabled interrupts in a processing system |
| US6389482B1 (en) | 1997-08-28 | 2002-05-14 | International Business Machines Corp. | Dynamic transitioning from a local pipe to a cross-system pipe |
| US6088791A (en) * | 1998-04-30 | 2000-07-11 | International Business Machines Corporation | Computer processor system for implementing the ESA/390 STOSM and STNSM instructions without serialization or artificially extending processor execution time |
| US6088792A (en) * | 1998-04-30 | 2000-07-11 | International Business Machines Corporation | Avoiding processor serialization after an S/390 SPKA instruction |
| US6665749B1 (en) * | 1999-08-17 | 2003-12-16 | Nec Electronics, Inc. | Bus protocol for efficiently transferring vector data |
| US7644255B2 (en) * | 2005-01-13 | 2010-01-05 | Sony Computer Entertainment Inc. | Method and apparatus for enable/disable control of SIMD processor slices |
| JP2009054032A (ja) * | 2007-08-28 | 2009-03-12 | Toshiba Corp | 並列プロセッサ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59125472A (ja) * | 1982-12-30 | 1984-07-19 | Fujitsu Ltd | 逐次化命令実行制御装置 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3651482A (en) * | 1968-04-03 | 1972-03-21 | Honeywell Inc | Interlocking data subprocessors |
| US4101960A (en) * | 1977-03-29 | 1978-07-18 | Burroughs Corporation | Scientific processor |
| US4412303A (en) * | 1979-11-26 | 1983-10-25 | Burroughs Corporation | Array processor architecture |
| JPS6043535B2 (ja) * | 1979-12-29 | 1985-09-28 | 富士通株式会社 | 情報処理装置 |
| JPS5725069A (en) * | 1980-07-21 | 1982-02-09 | Hitachi Ltd | Vector data processing equipment |
| JPS58114274A (ja) * | 1981-12-28 | 1983-07-07 | Hitachi Ltd | デ−タ処理装置 |
| JPS58219646A (ja) * | 1982-06-14 | 1983-12-21 | Hitachi Ltd | パイプライン制御方式 |
| US4569034A (en) * | 1982-07-19 | 1986-02-04 | International Business Machines Corporation | Method and apparatus which allows the working storage to be reconfigured according to demands for processing data input |
| EP0389001B1 (en) * | 1983-04-25 | 1997-06-04 | Cray Research, Inc. | Computer vector multiprocessing control |
| DE3374238D1 (en) * | 1983-07-08 | 1987-12-03 | Ibm | A synchronisation mechanism for a multiprocessing system |
| JPS6072069A (ja) * | 1983-09-28 | 1985-04-24 | Nec Corp | ベクトル演算処理装置 |
| US4789925A (en) * | 1985-07-31 | 1988-12-06 | Unisys Corporation | Vector data logical usage conflict detection |
-
1986
- 1986-11-18 JP JP61274398A patent/JPH06103494B2/ja not_active Expired - Lifetime
-
1987
- 1987-11-16 US US07/121,134 patent/US5060148A/en not_active Expired - Lifetime
- 1987-11-17 DE DE3789490T patent/DE3789490T2/de not_active Expired - Fee Related
- 1987-11-17 EP EP87116964A patent/EP0268264B1/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59125472A (ja) * | 1982-12-30 | 1984-07-19 | Fujitsu Ltd | 逐次化命令実行制御装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5247691A (en) * | 1989-05-15 | 1993-09-21 | Fujitsu Limited | System for releasing suspended execution of scalar instructions following a wait instruction immediately upon change of vector post pending signal |
| JPH03112269U (ja) * | 1990-02-28 | 1991-11-18 | ||
| US5542061A (en) * | 1993-01-21 | 1996-07-30 | Nec Corporaiton | Arrangement of controlling issue timing of a read instruction to a common block in a vector processor |
| US6782468B1 (en) | 1998-12-15 | 2004-08-24 | Nec Corporation | Shared memory type vector processing system, including a bus for transferring a vector processing instruction, and control method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| US5060148A (en) | 1991-10-22 |
| DE3789490D1 (de) | 1994-05-05 |
| EP0268264A2 (en) | 1988-05-25 |
| JPH06103494B2 (ja) | 1994-12-14 |
| EP0268264B1 (en) | 1994-03-30 |
| EP0268264A3 (en) | 1989-11-29 |
| DE3789490T2 (de) | 1994-10-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63127368A (ja) | ベクトル処理装置の制御方式 | |
| JP5263844B2 (ja) | パイプラインプロセッサにおける長い待ち時間命令の処理 | |
| US7512724B1 (en) | Multi-thread peripheral processing using dedicated peripheral bus | |
| EP0032559B1 (en) | Virtual storage data processing apparatus including i/o | |
| JPH04290150A (ja) | Ｆｉｆｏバッファの制御装置及び制御方法並びにデータ転送を制御する装置 | |
| JPS60258671A (ja) | プロセツサ | |
| KR100335785B1 (ko) | 데이타처리명령의실행 | |
| JP2748822B2 (ja) | 情報処理装置 | |
| EP0166431B1 (en) | An information processing apparatus having an instruction prefetch circuit | |
| JP3420091B2 (ja) | マイクロプロセッサ | |
| US7124288B2 (en) | Programmable unit with a stack buffer storage device configurable into discrete shadow storage elements accessible by a plurality of command execution units | |
| JP2549410B2 (ja) | 主記憶参照順序制御方式 | |
| JPH0232650B2 (ja) | ||
| JPH07244588A (ja) | データ処理装置 | |
| JPH0232649B2 (ja) | ||
| JP2716055B2 (ja) | ベクトル処理装置の制御方式 | |
| JPH0283779A (ja) | ベクトル処理装置の命令実行制御方式 | |
| JP2875546B2 (ja) | 情報処理システム | |
| JPH04162135A (ja) | データ処理装置 | |
| JPH04353928A (ja) | 演算処理装置 | |
| JPH03144841A (ja) | データ処理システム | |
| JPH0342721A (ja) | 情報処理装置 | |
| JPH02148329A (ja) | レジスタアクセス競合制御方式 | |
| JPS6159533A (ja) | 記憶装置アクセス制御方式 | |
| JPH10187634A (ja) | 同期制御方法および主記憶共有型並列プロセッサ |