JPH0232649B2

JPH0232649B2 -

Info

Publication number: JPH0232649B2
Application number: JP58181163A
Authority: JP
Inventors: Kazushi Sakamoto
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1983-09-29
Filing date: 1983-09-29
Publication date: 1990-07-23
Also published as: JPS6073736A

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は、情報処理装置が状況に応じて自身で
自動的にハードウエア又はフアームウエアの構造
を変更できるようになつた情報処理装置に関する
ものである。

〔従来技術および問題点〕

従来、ひとつの計算機を設計する場合、機能拡
張等は別として、定められたハードウエアの構成
ないし論理に従つて設計される。

従つて、いろいろなプログラムを流した場合、
そのプログラムの内容により、性能が大きく変わ
る。特に、外部メモリのアクセスの多い事務処理
プログラムと、内部レジスタを多く使用する科学
技術用プログラムとでは、その計算機の構造によ
り性能の差が大きくでる。

汎用計算機では、どのようなプログラムに対し
ても性能が上がることを目標とするが、設計上非
常にむづかしくなる。

以上に対する対策として、構成制御によるシス
テムの設定、OPSR（Opereation Status
Register）によるハードウエア内部の論理変更等
があるが、前者はシステム設置時に決定されてし
まい、後者はおもにオペレータがOPSRを変更す
ることにより行なわれオペレータの負担を重くす
る。また両者ともプログラムが変つた時（TSS
等）に対する柔軟性はまつたくない。

〔発明の目的〕

本発明は以上の問題点を解決するために、計算
機自身がソフトウエア、つまり各種の命令の集合
体に適するように、自動的にハードウエアないし
フアームウエアの構造（構成ないし論理）を変更
できるようにすることを目的としている。

さらに、本発明を実施する背景としては、集積
回路としてVLSiを使つた設計に適しているとい
うことがあげられる。

VLSiでは、内部のゲート数は飛躍的に増加す
るが、外部とのインタフエースであるピンの数は
それに見合うだけ増やせないということがある。
そこで、従来通りの設計をVLSiで実現した場合、
ゲート数がかなりあまることになる。そこで、あ
まつたゲートを有効利用することが考えられねば
ならない。本発明ではゲート数はかなり使われる
がピン数は１本ないし数本増えるだけけという利
点がある。

例えば単純な１例として１つのVLSi内に２種
の構造を作つておき、外部からの信号で切換える
ようにすれば、ゲート数は約２倍となるが、ピン
数は１本増えるだけで済む。

〔発明の構成〕

そして上記の目的を達成するため、本発明の第
１番目の発明の情報処理装置は、ハードウエア及びそれを動作させるソフトウエ
アを有する情報処理装置に、所定期間内に投入され或いは実行された命令タ
イプを記録し、その結果から現在実行中のソフト
ウエアの性質を判断する制御部と、制御部の判断結果に応じてハードウエア又はフ
アームウエアの構成ないし論理を該ソフトウエア
に適合する形態に変更する機能手段とを設けると共に、前記制御部を、或る特定の命令によつて起動さ
れるように構成したことを特徴とするものである。また、本発明の第
２番目の情報処理装置は、ハードウエア及びそれを動作させるソフトウエ
アを有する情報処理装置に、所定期間内のハードウエアの使用状況を記録
し、その結果から現在実行中のソフトウエアの性
質を判断する制御部と、制御部の判断結果に応じてハードウエア又はフ
アームウエアの構成ないし論理を該ソフトウエア
に適合する形態に変更する機能手段とを設けると共に、前記制御部を、或る特定の命令によつて起動さ
れるように構成したことを特徴とするものである。

〔発明の実施例〕

以下、本発明を図面を参照しつつ説明する。

高速化を図る計算機においては、複数の命令及
びその命令で処理する複数の外部データをバツフ
アリングしておき、演算器等の状態により、プロ
グラム上後続する命令が先行する命令より先に実
行されることがある（命令の追い越し）。

そのため、複数の命令及び外部データをそれぞ
れ命令保持部、データ保持部に取り込んで命令の
発信順序及びタイミングを制御する。

構成ないし論理を変更する機能の例として、最
初に命令保持部とデータ保持部の構成変更につい
て説明する。

第１図は命令制御装置の従来例のブロツク図、
第２図は第１図のフラグ制御回路のブロツク図、
第３図は本発明の命令取込み回路の１実施例のブ
ロツク図、第４図は第３図の信号３００が論理
「１」のときの第３図の等価的な構成を説明する
図、第５図は第３図の信号３００が論理「０」の
ときの第３図の等価的な構成を説明する図、第６
図は本発明のフラグ制御回路の要部の１実施例を
示す図である。

第１図において、iR₀ないしiR₃はインストラク
シヨン・レジスタ、AR₀ないしAR₃はデータ・ア
ドレス・レジスタ、DRFはフアースト・デー
タ・レジスタ、DR_Sはセカンド・データ・レジス
タ、CLはクロツク、SELはセレクト信号、１０
１は命令及びデータを伝送するバス線、１１０は
インストラクシヨン・レジスタiR₀で処理するデ
ータを示すアドレス信号、１１１はREADアド
レス信号、１１２は発信された命令で処理される
データの記憶場所を示すアドレス信号、１２０は
外部メモリや補助プロセツサなどの命令及びデー
タを送出する外部装置、１３０は命令取込み回
路、１３１はバツフア、１３２はフラグ制御回
路、１４０は命令発信回路、１４１と１４２はセ
レクタをそれぞれ示す。

第１図の従来例では、すべての命令に対しデー
タがふたつ入力される場合を示す（フアーストデ
ータ、セカンドデータ）。外部装置１２０からは、
命令、フアーストデータ、セカンドデータの順に
情報が送られバツフア１３１に保持される。バツ
フア１３１からは同様の順に情報が取り出され、
順にクロツクCL₀，CL_DF，CL_DSのクロツクがオン
になり、命令はインストラクシヨン・レジスタ
iR₀へ、データはそれぞれデータ・レジスタDR_F，
DR_Sにセツトされる。またクロツクCL₀がオンに
なるとき、フラグ制御回路１３２では、データ・
レジスタDRのアドレスDRのアドレス（第１図
では０ないし３）のうちフラグがオフになつてい
るもののうちのひとつを信号線１１０を通してア
ドレス・レジスタAR₀にセツトする。アドレス・
レジスタAR₀の内容はその後クロツクCL_DF，
CL_DSがオンになる時に、それぞれデータ・レジ
スタDR_F，DR_SのWRITEアドレスとなる（信号
線１１３）。

命令発信回路１４０では、インストラクシヨ
ン・レジスタiR₁ないしiR₃のどれかがあくと、ク
ロツクCL₁ないしCL₃のうちのひとつがオンにな
り、対応するインストラクシヨン・レジスタiR
およびアドレス・レジスタARにそれぞれiR₀，
AR₀の内容を取り込む。また、演算装置、命令の
前後関係などから発信すべき命令を決定し、信号
線SELにより、インストラクシヨン・レジスタ
iR₁ないしiR₃のひとつをセレクトし、演算装置に
命令を発信する。同時に、対応するアドレス・レ
ジスタAR₁ないしAR₃のひとつを信号線１１２を
通してフラグ制御回路１３２に送る。

フラグ制御回路１３２では、送られてきたアド
レスを信号線１１１を通してデータ・レジスタ
DR_F，DR_Sに伝え、２つのデータを演算装置へ送
る。

演算装置では、発信された命令及び２つのデー
タを受けもつて処理を行う。

第２図はフラグ制御回路の従来例のブロツク図
である。第２図において、ＡはAND回路、Ｉは
インバータ、ＯはOR回路、RARはラツチ、２２
２はデコーダ、２２１はセレクト回路、２２０は
エンコーダ、２３０ないし２３３はセツト／リセ
ツト・ラツチをそれぞれ示している。デコーダ２
２２は信号１１２をデコードして何のアドレスの
フラグかを示すものであり、セレクト回路２２１
はフラグの状態から空いているアドレスを示すも
のである。エンコーダ２２０はセレクトされたア
ドレス信号をエンコードするものである。ラツチ
２３０ないし２３３のそれぞれは記憶場所０ない
し３のそれぞれと１対１に対応しており、対応す
る記憶場所のデータが有効であるか否かを示す。
例えばラツチ２３０がセツトされていると、デー
タ・レジスタDR_FおよびDR_Sの記憶場所０のデー
タが有効であることを示す。ラツチRARは信号
１１２をラツチし、信号１１１として第１図のデ
ータ・レジスタDR_FおよびDR_Sに送るものであ
る。信号＋SET FLAGは、第１図のクロツクが
オンになる時にオンとなる信号であり、フラグを
セツトするタイミングを決めるものである。信号
＋START INSTRUCTIONは、命令が発信さ
れる時に命令発信制御回路から送られてくる信号
であり、フラグをリセツトするタイミングを決め
るものである。

次に第２図の動作について説明する。セレクト
回路２２１により、有効でないデータ（すでに演
算装置へ送出されたデータ）のアドレス（フラグ
はリセツト状態）をセレクトし、（値の小さいも
のを優先）、エンコーダ２２０でコード化した後
信号１１０として第１図のアドレス・レジスタ
AR₀に伝える。またクロツクCL₀がオンになりア
ドレス・レジスタAR₀にセツトされると同時に、
対応するアドレスのフラグをSETする。

命令発信回路１４０で命令が発信されると、信
号＋START INSTRUCTIONと共にアドレス
信号１１２が送られ、対応するフラグをリセツト
する。またアドレス信号はラツチRARにラツチ
され、READアドレス信号１１１として第１図
のデータ・レジスタDR_F，DR_Sに送られ、発信さ
れた命令で処理すべきデータが読み出され演算装
置に送られる。

また以上とは別に、すべてのフラグがセツト状
態になると、ALL BUSY信号がオンになり、第
１図の命令取込み回路１３０を制御する制御部
（図示せず）に送られ、それ以上命令がインスト
ラクシヨン・レジスタiR₀に取り込まれるのを防
ぐ。

第３図ないし第６図に示される装置は、インス
トラクシヨン・レジスタやデータ・レジスタのよ
うな複数の情報保持部を持つた装置において、そ
れらの容量のバランスを変更するものである。第
１図の装置ではインストラクシヨン・レジスタの
数とデータ・レジスタの数は同じである。ところ
が、実際の命令では外部データを使わないものも
多く（例えば内部レジスタのみをオペランドとす
る命令）ソフトウエアによつて必要なデータ・レ
ジスタの個数は異なる。第３図ないし第６図の装
置は、補助情報保持部を設け、これをインストラ
クシヨン・レジスタとしてもデータ・レジスタと
しても使用できるようにしたものである。

第３図は本発明の命令取込み回路の１実施例の
ブロツク図である。第３図において、SR_FとSR_S
は補助情報保持部、３００は構造変更信号、３２
０ないし３２３はセレクタ、３２４はデコーダ、
３２５と３２６はセレクタをそれぞれ示してい
る。

第３図においては、データ・レジスタDR_F，
DR_Sは３段としてある。構造変更信号３００が論
理「１」の場合には第３図の命令取込み回路は等
価的に第４図に示されるようになり、構造変更信
号３００が論理「０」の場合には第３図の命令取
込み回路は等価的に第５図に示されるようにな
る。これらの構造変更はセレクタ３２０ないし３
２３の動作に基づく。第４図では、インストラク
シヨン・レジスタiR₀とアドレス・レジスタAR₀
を２段にする構成となつているが、命令発信回路
１４０内のインストラクシヨン・レジスタを増し
てもよい。この場合は、インストラクシヨン・レ
ジスタiR₁ないしiR₄およびアドレス・レジスタ
AR₁ないしAR₄の構成となる。デコーダ３２４
は、アドレス・レジスタAR₀の内容が数値“３”
の場合には信号３２８を出力し、“０”ないし
“２”の場合には信号３２７を出力する。

第３図の構成にしたときには、第１図のフラグ
制御回路１３２も変更しなくてはならない。第６
図はフラグ制御回路の機能変更部分のみを示す。
第６図において、構造変更信号が論理「１」のと
きにはOR回路６４０の出力が常に論理「０」と
なり、第２図のラツチ２３０ないし２３２がセツ
ト状態、即ちデータ・レジスタが３個つまつたこ
とにより、信号＋ALL、BUSY信号が論理「１」
となる。

次に、メモリ・アクセス制御装置の制御変更に
ついて第７図ないし第１０図を参照しつつ説明す
る。

複数のデータ（ベクトル・データ）を高速に処
理する計算機においては、演算命令等を実行する
にあたりなるべく主メモリ（以後MENと記す）
を使わずベクトル・レジスタ（内部レジスタ）だ
けで処理することが望まれる。ベクトル・レジス
タはひとつ又は複数個のエレメントよりなり、各
エレメントにひとつひとつのデータが保持され
て、一般にはエレメント０から順番に処理され、
結果が他のベクトル・レジスタに書込まれる。上
記の目的のためにはベクトル・レジスタの数が多
い程よい。この複数のベクトル・レジスタの集合
をレジスタ群と呼ぶ。しかし、ベクトル・レジス
タ群の容量の制限あるいはソフトウエアの性質等
により主メモリとベクトル・レジスタ群との間の
データ転送はある頻度でかならず存在する。

第７図ないし第１０図は上記データ転送を行う
アクセス・パイプラインを複数設けたメモリ・ア
クセス制御装置において、データ転送を効率よく
制御する方式を説明するものである。

第７図はベクトル・データを高速処理する情報
処理装置の概要を示す図、第８図はベクトル・レ
ジスタ群の構成を示す図、第９図はバンク・タイ
ミングを説明する図、第１０図はメモリ・アクセ
ス制御装置の１実施例のブロツク図である。

第７図において、MEMは主メモリ、SUはス
カラ処理装置、MCUはメモリ制御装置、CHPは
チヤネル装置、VSUはメモリ・アクセス制御装
置、VIUは命令制御装置、VLRはベクトル長レ
ジスタ、VEUは演算装置、VRGはベクトル・レ
ジスタ群、VUはベクトル処理装置をそれぞれ示
している。メモリ制御装置MCUは、他の装置と
主メモリMEMとの間のデータ転送を制御するも
のであり、スカラ処理装置SUはスカラ・データ
（ベクトル・データに対するもので、エレメント
が１個のもの）を処理するものである。ベクト
ル・データ処理装置VUはベクトル・データを高
速処理するものであり、演算装置VEUはベクト
ル・レジスタをオペランドとして各種演算命令を
実行するものである。命令制御装置VIUは、メ
モリ・アクセス制御装置VSUや演算装置VEUに
対する命令発信を制御するものである。

ベクトル長レジスタVLRには、ベクトル長が
セツトされる。ベクトル長は有効なエレメント数
を示し、メモリ・アクセス制御装置VSUはベク
トル長で示された数のエレメント・データを主メ
モリMEMとベクトル・レジスタ群VRGの間で
転送し、また、演算装置VEUはベクトル長で示
された個数のエレメント・データを同一の命令で
処理する。

第８図はベクトル・レジスタ群VRGの１例を
示すものである。ベクトル・レジスタ群VRGは、
アクセス・タイムが1τ（VUのクロツク・サイク
ル）以下のRAMで構成され、８インタリーブと
されている。各ベクトル・レジスタVRのエレメ
ント数は、説明を簡単のため８個を基本とする。
実際のエレメント数は可変であり、ベクトル長に
よつて与えられる。ベクトル・レジスタVRの個
数は256個であり、８ビツトのVRアドレスで指
定される。エレメントの割付けは、ベクトル・レ
ジスタ群が１個の場合、エレメントｎに対してバ
ンクｎを割付ける。

ベクトル命令語は下記に示すように、命令の種
類を示すOPコード（Operation Code）部並びに
３個のベクトル・データのオペランドを示すR₁
部、R₂部およびR₃部より成る。

OP｜R₁｜R₂｜R₃ なお、各フイードは１バイトの大きさをもつ。一
般に、R₁とR₂で示されるベクトル・レジスタの
ベクトル・データに対して、各同一番号のエレメ
ントごとにOPコードで示される演算を実行し、
R₁で示されるベクトル・レジスタの同一番号の
エレメントに結果を書き込む。

第１０図はメモリ・アクセス制御装置の構成を
示す図である。第１０図において、１０００Ａと
１０００Ｂはアクセス・パイプライン、１００１
Ａと１００１Ｂはフエツチ・データ・レジスタ、
１００２Ａと１００２Ｂはストア・データ・レジ
スタ、１００３Ａと１００３Ｂはアライン回路、
１００４Ａと１００４Ｂはアライン・レジスタ・
スタツク、１００５Ａと１００５Ｂはゲート論理
回路、１０１０Ａと１０１０Ｂは双方向バス、１
０３０は構造変更信号を示す。

アクセス・パイプライン１０００Ａの動作を説
明する。なお、アクセス・パイプライン１０００
Ｂの動作は、１０００Ａと同じである。データ・
フエツチの場合、双方向バス１０１０Ａを介して
メモリ制御装置MCUから４エレメント分のデー
タが送られ、アライン回路１００３Ａに入り、ア
ライン回路１００３Ａによつて正しいエレメント
順に並べ換えられ、アライン・レジスタ・スタツ
ク１００４Ａに保持される。アライン・レジス
タ・スタツク１００４Ａに保持されたエレメン
ト・データはFiFo（フアーストイン・フアースト
アウト）式に取り出されて、バンク・タイムが取
れた時に１エレメントずつベクトル・レジスタに
書込まれる。データ・ストアの場合、バンク・タ
イムが取れた時に、１エレメントずつベクトル・
レジスタから読み出され、アライン・レジスタ・
スタツク１００４Ａに保持される。アライン・レ
ジスタ・スタツク１００４Ａに保持されたエレメ
ント・データはFiFo式に取り出され、アライン
回路１００３Ａによつてアドレス順に並べ換えら
れてストア・データ・レジスタ１００２Ａに入
り、双方向バス１０１０Ａを介してメモリ制御装
置MCUに送られる。この基本動作は、アクセ
ス・パイプライン１０００Ａ，１０００Ｂとも構
造変更信号１０３０の値にかゝわらず、変わらな
い。ゲート論理回路１００５Ａは、入力データを
出力側に伝えるか否かを制御するゲート群より成
り、構造変更信号１０３０の値が論理「０」のと
きはゲートが閉じ、論理「１」のときはゲートを
開く。構造変更信号１０３０が論理「０」のとき
を１パイプ・モード、論理「１」のときを２パイ
プ・モードと呼ぶことにする。

第９図はバンク・タイミングを説明する図であ
る。バンク・タイミングとは、ベクトル・レジス
タの最初のエレメント（エレメント０）をアクセ
スするタイミングを各アクセス源（アクセス・パ
イプラインや演算器）ごとに規定するものであ
り、Ｋ，E₁，E₂，E₃，Ｌ，F₁，F₂，F₃の８つの
タイミングがサイクリツクに回つている。ＫとＬ
とはアクセス・パイプライン用であり、E₁とF₁，
E₂とF₂，E₃とF₃は演算器用である。E₁とF₁，E₂
とF₂，E₃とF₃では、それぞれ命令語のR₁部、R₂
部、R₃部で指定されるベクトル・レジスタをア
クセスする。なお、２パイプ・モードの場合、バ
ンク・タイミングＫはアクセス・パイプライン１
０００Ａに割当てられ、バンク・タイミングＬは
アクセス・パイプライン１０００Ｂに割当てられ
ているが、１パイプ・モードの場合、バンク・タ
イミングＫはアクセス・パイプライン１０００Ａ
と１０００Ｂに割当てられ、バンク・タイミング
Ｌもアクセス・パイプライン１０００Ａと１００
０Ｂに割当てられる。

１パイプ・モードの場合、アライン・レジス
タ・スタツク１００４Ａはベクトル・レジスタ群
VRGのバンク０ないし３のみと接続され、アラ
イン・レジスタ・スタツク１００４Ｂはベクト
ル・レジスタ群VRGのバンク４ないし７のみと
接続される。こゝで、アクセス・パイプライン１
０００Ａと１０００Ｂは同一命令を同時に実行す
る。即ち、第９図において、アクセス・パイプラ
イン１０００Ａと１０００Ｂは共にＫ又はＬのタ
イミングで同時にベクトル・レジスタのアクセス
を開始する。たゞし、アクセス・パイプライン１
０００Ａはエレメント０ないし３を、アクセス・
パイプライン１０００Ｂはエレメント４ないし７
をベクトル・レジスタWRITE又はベクトル・レ
ジスタからREADする。

２パイプ・モードの場合、アライン・レジス
タ・スタツク１００４Ａ，１００４Ｂは共にベク
トル・レジスタ群のバンク０ないし７と接続され
る。このモードの場合、第９図の実線で示すよう
に、アクセス・パイプライン１０００Ａと１００
０Ｂのバンク・タイムが異つているため、ベクト
ル・レジスタ群VRGの１個のバンクに注目する
と、アクセス・パイプライン１０００Ａと１００
０Ｂが同時に１個のバンクをアクセスすることは
ない。従つて、アクセス・パイプライン１０００
Ａと１０００Ｂは独立に動作可能となり、同時に
２命令の実行を行い得る。

１パイプモードでは、１命令しか実行できない
が、ベクトル・レジスタをエレメント“０”から
“７”までアクセスするのに4τで済む。２パイプ
モードでは、同時に２命令実行できるが、ベクト
ル・レジスタをエレメント“０”から“７”まで
アクセスするのに8τかかる。

従つて、メモリ・アクセス命令の頻度が多い場
合、２パイプモードの方が同時に２命令実行でき
有利であり、メモリ・アクセス命令の頻度が少な
い場合は、１パイプ・モードの方がデータ転送量
が２倍になるので有利である。

第１１図は本発明における構成ないし論理を変
更する機構を制御する構造変更制御部の１実施例
のブロツク図である。この実施例は、命令タイプ
を記録し、その結果により構成変更を行うもので
あり、以下の事項を前提としている。

(イ) 第３図の命令取込み回路に適用する。

(ロ) 命令タイプとして外部データを使用する命令
（以下ED命令と記す）のみを記録する。

(ハ) 記録期間は第３図の命令レジスタiR₀に投入
された命令の回数、すなわちクロツクCL₀がオ
ンになつた回数ｎを計数し、あらかじめ定めら
れた数Ｎにｎが等しくなるまでとする。上記の
期間ED命令の回数ｘを計数し、あらかじめ定
められた数Ｘ以上であつたなら、第３図の構成
を第５図になるようにする。

第１１図において、１１１０はデコーダ、１１
１１はAND回路、１１１２と１１１３はデコー
ダ１１１０の出力信号線、１１２０はカウンタ、
１１２１はカウンタ１１２０の出力信号線、１１
３０は比較回路、１１３１ないし１１３３はラツ
チ、１１３４はAND回路、１１３５は比較回路
１１３０の出力信号線、１１４０はセツト／リセ
ツト・ラツチ、１１４１はAND回路、１１５０
はカウンタ、１１５１はカウンタ１１５０の出力
信号線、１１５２はセツト／リセツト・ラツチ、
１１５３はAND回路、１１６０は比較回路、１
１６１ないし１１６４はラツチ、１１６５は
AND回路、１１６６と１１６７は信号線、１１
７０はシリアライズ制御部、１１７１はシリアラ
イズ・エンド信号線をそれぞれ示している。

デコーダ１１１０は、ED命令が送られて来る
と、信号線１１１２上に論理「１」を出力し、構
造変更命令が送られて来ると信号線１１１３上に
論理「１」を出力する。AND回路１１１１は、
信号線１１１２上の信号が論理「１」、クロツク
CL₀がオン及び信号線１１６７上の信号が論理
「１」になると、論理「１」を出力する。カウン
タ１１２０は、AND回路１１１１の出力が論理
「１」になる度にカウント・アツプされ、また、
信号線１１７１上の信号が論理「１」になると、
数値“０”がセツトされる。カウンタ１１２０の
値ｘは信号線１１２１を介して比較回路１１３０
に送られる。比較回路１１３０は、ラツチ１１３
１ないし１１３３を有しており、ラツチ１１３１
ないし１１３３は数値Ｘを示す。この例では数値
Ｎは“５”とされている。カウンタ１１２０の値
ｘが値Ｘと等しくなると、信号線１１３５上の信
号は論理「１」になり、セツト／リセツト・ラツ
チ１１４０がセツトされる。信号線１１１３上の
信号が論理「１」になると、クロツクCL₀と同期
してセツト／リセツト・ラツチ１１５２がセツト
され、カウンタ１１５０はカウント可能状態とな
り、クロツクCL₀をカウントする。セツト／リセ
ツト・ラツチ１１５２は信号線１１７１上の信号
が論理「１」になると、リセツトされる。セツ
ト／リセツト・ラツチ１１５２がリセツトの状態
の下でクロツクCL₀が生成されると、カウント１
１５０の値ｎは零になる。カウンタ１１５０の値
ｎは信号線１１５１上に出力され、比較回路１１
６０に送られる。比較回路１１６０は、ラツチ１
１６１ないし１１６４を有しており、ラツチ１１
６１ないし１１６４は値Ｎを示す。この例では値
Ｎは数値“10”である。カウンタ１１５０の値ｎ
が値Ｎに等しくなると、信号線１１６６上の信号
は論理「１」となる。シリアライズ制御部１１７
０は、信号線１１６６の信号が“１”になると起
動され、第１図のインストラクシヨン・レジスタ
iR₀ないしiR₃に保持されている全命令が終了する
まで後続命令の実行を禁止し（クロツクCL₀をオ
ンにしない）、すべてのインストラクシヨン・レ
ジスタiR₀ないしiR₃が空き状態になると、信号線
１１７１上の信号をオンにする。以上の動作を命
令のシリアライズと呼ぶ。セツト／リセツト・ラ
ツチ１１８０はSET優先のセツト／リセツト・
ラツチで、Ｒ入力が“１”となるとリセツトされ
信号線３００の出力は論理「０」となるが、Ｓ入
力が“１”になるとこちらの方が優先され、信号
線３００の信号は論理「１」となる。

次に第１１図の実施例全体の動作について説明
する。ｎ＜Ｎの期間は信号線１１６７の信号が論
理「１」となつている。バツフア１３１から信号
線１０１を介してED命令が送られてくると、デ
コーダ１１１０は信号線１１１２上の信号を論理
「１」とし、クロツクCL₀がオンになるとカウン
タ１１２０の値ｘは＋１される。カウンタ１１２
０の値ｘが値Ｘになると、セツト／リセツト・ラ
ツチ１１４０がセツトされる。ｎ＝Ｎになると、
信号線１１６７上の信号が論理「０」となり、カ
ウンタ１１２０のカウント・アツプは禁止され
る。また、シリアライズ制御部１１７０が起動さ
れてシリアライズが開始され、これが終ると、信
号線１１７１上のシリアライズ・エンド信号が論
理「１」となる。この時、ｘ＜Ｘであつたとする
と、セツト／リセツト・ラツチ１１４０はリセツ
ト状態であり、Ｄ出力が論理「１」となつている
ので、セツト／リセツト・ラツチ１１８０がセツ
トされ、信号線３００上の構造変更信号は論理
「１」となる。またｘ≧Ｘであつたとすると、セ
ツト／リセツト・ラツチ１１４０はセツトされて
おり、そのＤ出力は論理「０」になつているの
で、セツト／リセツト・ラツチ１１８０はリセツ
トされ、信号線３００上の構造変更信号は論理
「０」になる。また上記動作と同時に信号線１１
７１上の信号がオンになると、カウンタ１１２０
は０セツトされ、セツト／リセツト・ラツチ１１
４０はリセツトされ、初期値にもどり、またクロ
ツクCL₀の禁止も解かれる。こゝで、次にシリア
ライズ・エンド信号がオンになるまでセツト／リ
セツト・ラツチ１１８０の値は不変である。信号
線１１８１の信号が論理「１」のときは、第４図
の構成となり、論理「０」のときは第５図の構成
となる。

なお、第１１図ではラツチ１１３１ないし１１
３３および１１６１ないし１１６４の出力はそれ
ぞれ定められた値を出力するように設定されてい
るが、この値を構成制御又はOPSR（オペレーシ
ヨンステータスレジスタ）によつて変えるよ
うにしてもよい。また、第１１図ではＸ＝５、Ｎ
＝10としたがＸやＮが小さいとシリアライズが頻
繁に起こり、それによるロスが構成変更によるメ
リツトより大きくなり、かえつて性能低下にな
る。従つてＸやＮの間は、シリアライズによるロ
スが構成変更によるメリツトに比してずつと小さ
くなるようにある程度大きい値を設定する必要が
ある。

以上が、信号線３００の信号を論理「０」か
「１」に決定する１回のプロセス（CL₀がＮ回出
される）であるが、本発明ではこの１回のブロセ
スを起動するために特定の命令を定める。この特
定の命令としては既存の命令（例えばED命令等）
を使つてもよいし新たな特殊命令を用意しても良
い。

上記命令が送られてくると、デコーダ１１１０
の信信号線１１１３の信号が論理「１」となりセ
ツト／リセツト・ラツチ１１５２がリセツト状態
（上記プロセス中でないことを示す）であると、
アンド回路１１５３を通してカウンタ１１５０が
０セツトされる。また同時にセツト／リセツト・
ラツチ１１５２がセツト状態となりカウントアツ
プ可能信号がオンになることによつて、上記１回
のプロセスが起動される。

また新たな特殊命令を用意すれば、上記の起動
をする時点でラツチ１１３１ないし１１３３およ
びラツチ１１６１ないし１１６４の値をプログラ
ムにより変更することができる。方法としては例
えば、命令語の一部に直接ＸないしＮの値を示す
フイールドを設けてもよいし、あるいは命令語に
よつて示される汎用レジスタ等の値によつてＸな
いしＮの値を定めてもよい。

第１２図は本発明における構成又は論理を変更
する機構を制御する構造変更制御部の他の実施例
のブロツク図である。この実施例はハードウエア
の使用状況により論理変更を行うものであり、下
記の事項を前提としている。

(イ) 第１０図のメモリ・アクセス制御装置VSU
に適用する。

(ロ) ハードウエアの使用状況として第１０図のア
ライン・レジスタ・スタツク１００４Ｂのうち
実際使われているレジスタの個数γを用いる。

(ハ) 記録期間はＮサイクル（マシンサイクルのク
ロツクがＮ回出る期間）とする。

(ニ) 上記の期間、γが現在のハードウエア構造に
よつて定められた値R₁又はR₂以上となつた回
数ｘを計数し、あらかじめ定められた数Ｘ以上
であつたなら、第１０図の論理を２パイプモー
ドとする。

第１２図において、１２００は信号線、１２１
０と１２１１はレジスタ、１２１２と１２１３は
判定回路、１２１４と１２１５はAND回路、１
２１６はOR回路、１２２０はカウンタ、１２３
０は比較回路、１２３１は比較回路の出力信号
線、１２４０はセツト／リセツト・ラツチ、１２
４１はAND回路、１２５０はカウンタ、１２５
１は信号線、１２５２はセツト／リセツト・ラツ
チ、１２５３はAND回路、１２６０は比較回路、
１２６１は比較回路１２６０の出力信号線、１２
７０はシリアライズ制御部、１２７１と１２７２
はシリアライズ制御部の出力信号線、１２８０は
セツト優先のセツト／リセツト・ラツチ、１２８
２と１２８３はセツト／リセツト・ラツチ１２８
０の出力信号線をそれぞれ示している。

信号線１２００はアライン・レジスタ・スタツ
ク１００４Ｂのうち実際に使用されているレジス
タの個数γを伝送する。個数γは第１０図のメモ
リ・アクセス制御装置VSUを制御する制御部
（図示せず）から送られ、例えばアライン・レジ
スタ・スタツクのWRITEアドレスとREADアド
レスの差を用いる。レジスタ１２１０は値R₁を
保持するものであり、レジスタ１２１１は値R₂
を保持するものである。この例ではR₁＝６、R₂
＝３とされている。判定回路１２１２はγ≧R₁
を判定し、条件が成立したら論理「１」を出力
し、同様に判定回路１２１３はγ≧R₂を判定し、
条件が成立したら論理「１」を出力する。AND
回路１２１４は、γ≧R₁の条件が成立している
こと、信号線１２７３の信号が論理「１」である
こと及び信号線１２８２の信号が論理「１」であ
ることを条件として論理「１」を出力する。
AND回路１２１５は、γ≧R₂条件が成立してい
ること、信号線１２７３上の信号が論理「１」で
あること及び信号線１２８３の信号が論理「１」
であることを条件として論理「１」を出力する。
信号線１２８２の信号が論理「１」であることは
１パイプ・モードであることを示し、信号線１２
８３の信号が論理「１」であることは２パイプ・
モードであることを示す。AND回路１２１４と
１２１５の出力はOR回路１２１６に入力され、
OR回路１２１６の出力はカウンタ１２２０に入
力される。カウンタ１２２０はOR回路１２１６
の出力が論理「１」となつた回数をカウントす
る。比較回路１２３０は、カウント１２２０の値
ｘがＸと等しくなつたか否かを検出し、ｘ＝Ｘの
とき論理「１」を信号線１２３１上に出力する。
信号線１２３１上の信号はセツト／リセツト・ラ
ツチ１２４０のＳ入力端子に印加される。セツ
ト／リセツト・ラツチ１２４０のＲ入力端子には
信号線１２７１上のシリアライズ・エンド信号が
入力される。AND回路１２４１は、セツト／リ
セツト・ラツチのＤ出力およびシリアライズ・エ
ンド信号を入力としている。セツト／リセツト・
ラツチ１２８０のＳ入力端子にはAND回路１２
４１の出力が印加され、Ｒ入力端子にはシリアラ
イズ・エンド信号が入力される。なお、信号線１
２７１上のシリアライズ・エンド信号が論理
「１」になると、カウンタ１２２０の値ｘは零と
なる。信号線１２５１の信号は、バツフア１３１
から所定の命令が読み出されると、論理「１」と
なる。信号線１２５１の信号が論理「１」であ
り、且つクロツクCL₀がオンであれば、セツト／
リセツト・ラツチ１２５２はセツトされる。セツ
ト／リセツト・ラツチ１２５２のＲ入力端子には
信号線１２７１上のシリアライズ・エンド信号が
供給される。AND回路１２５３は、信号線１２
５１の信号が論理「１」であること、クロツク
CL₀がオンであること及び信号線１２７１上の信
号が論理「１」であることを条件として論理
「１」を出力する。AND回路１２５３が論理
「１」を出力すると、カウンタ１２５０の値ｎは
零になる。カウンタ１２５０は、マシン・サイク
ルのクロツクをカウントするものである。セツ
ト／リセツト・ラツチ１２５２のＤ出力が論理
「１」となると、カウンタ１２５０はカウント・
アツプ可能状態となり、信号線１２７２上の信号
が論理「１」となると、カウンタ１２５０はカウ
ント・アツプ禁止状態となる。信号線１２７２上
の信号が論理「１」であることは、シリアライズ
で処理実行中であることを示す。比較回路１２６
０は、カウンタ１２５０の値ｎがＮと等しいか否
かを調べ、ｎ＝Ｎになると、信号線１２６１上の
信号を論理「１」にする。信号線１２６１上の信
号が論理「１」になると、シリアライズ制御部１
２７０はシリアライズ処理を実行する。シリアラ
イズ実行中は信号線１２７２上の信号は論理
「１」であり、シリアライズ処理が終了すると、
信号線１２７１上にシリアライズ・エンド信号が
出力される。

次に全体の動作について説明する。シリアライ
ズ処理が終り、カウンタ１２５０が動作している
状態の下では、信号線１２７３の信号が論理
「１」となり、AND回路１２１４，１２１５が有
効になる。現在１パイプ・モードで動作している
ときには信号線１２８２の信号が論理「１」とな
り、AND回路１２１４が有効になる。この状態
では、判定回路１２１２によつてγとR₁の値が
比較され、γ≧R₁であると、OR回路１２１６の
出力が論理「１」となり、カウンタ１２２０の値
ｘが＋１される。２パイプ・モードで動作中の場
合は信号線１２８３の信号は論理「１」となり、
AND回路１２１５が有効になる。この状態では
判定回路１２１３によりγとR₂の値が比較され、
γ≧R₂であるとOR回路１２１６の出力が論理
「１」となり、カウンタ１２２０の値ｘが＋１さ
れる。カウンタ１２２０の値ｘがＸになると、セ
ツト／リセツト・ラツチ１２４０がセツトされ
る。カウンタ１２５０の値ｎがＮになると、シリ
アライズ制御部１２７０がシリアライズ処理を行
う。この期間はカウンタ１２２０および１２５０
のカウント・アツプは禁止される。シリアライズ
処理が終了すると、信号線１２７１上にシリアラ
イズ・エンド信号が出力される。シリアライズ信
号が出力されたとき、セツト／リセツト・ラツチ
１２４０がセツトされている場合には、セツト／
リセツト・ラツチ１２８０はリセツトされ、信号
線１０３０の信号は論理「１」、信号線１２８２
の信号は論理「０」信号線１２８３の信号は論理
「１」となる。シリアライズ・エンド信号が出力
されたとき、セツト／リセツト・ラツチ１２４０
がリセツトされている場合には、セツト／リセツ
ト・ラツチ１２８０はセツトされ、信号線１０３
０の信号は論理「０」、信号線１２８２の信号は
論理「１」、信号線１２８３の信号は論理「０」
となる。信号線１０３０の信号が論理「０」の場
合には、第１０図のメモリ・アクセス制御装置
VSUは１パイプ・モードとなり、論理「１」の
場合には２パイプ・モードになる。また、１パイ
プ・モードと２パイプ・モードの状態によつてγ
が比較される値をR₁＝６、R₂＝３としたのは以
下の理由による。

１パイプ・モード状態では、γが６になる回数
ｘが少ないということは第７図の主メモリをアク
セスする命令が少なくアライン・レジスタ・スタ
ツクのオーバフローが少ないので、次のＮ期間に
も１パイプ・モードにした方が有利であると推測
されるからである。ｘが大きい場合は逆のことが
言える。２パイプ・モード状態では、γが３以上
になる回数ｘが少ないということはアライン・レ
ジスタ・スタツク１００４Ｂがほとんど空いてお
り、アクセス・パイプライン１０００Ｂがあまり
動作してないことを示すので、次のＮ期間には１
パイプ・モードにした方が有利であると推測され
るからである。ｘが大きい場合は逆のことが言え
る。なお、第１２図ではレジスタ１２１０，１２
１１の出力は定められた値を出力するように設定
されているが、この値は構成制御又はOPSR等に
よつて変えるようにしてもよい。また、ＸやＮの
値については第１１図の実施例で記述したと同様
のことが言える。

第１２図の実施例では、信号線１２５１の信号
が論理「１」になつたとき、即ち特定命令がバツ
フア１１３１から読出され、インストラクシヨ
ン・レジスタiR₀にセツトされるときに、処理を
開始するが、この特定命令としては、既存の命令
（メモリ・アクセス命令等）を用いてもよいし、
新たな特殊命令を用意してもよい。この新たな特
殊命令によつてＸやＮの値だけでなく、R₁やR₂
の値を定めるようにしてもよい。

第１３図および第１４図は情報処理装置の状態
に応じてフアームウエアにおける論理を変更する
本発明の実施例を説明するものである。

第１３図はマイクロプログラムの例を示す。こ
のマイクロプログラムは、第１０図のメモリ・ア
クセス制御装置VSUを制御するものであり、第
１３図イは１パイプ・モードの場合にストア命令
を実行するためのマイクロプログラム、第１３図
ロは２パイプ・モードの場合にストア命令を実行
する場合のマイクロプログラムを示している。１
パイプ・モードの場合には、第１３図イのマイク
ロプログラムが制御記憶CSに格納され、２パイ
プ・モードの場合には第１３図ロのマイクロプロ
グラムが制御記憶CSに格納される。１３図にお
いて、ｎ、ａ、ｂなどは制御記憶CSの番地を示
す。第１３図の各マイクロ命令は下記のような処
理を行うためのものである。

CHK アクセス・パイプライン１０００Ａ，１０００
Ｂのうち現時点で空いているパイプラインを選択
する。

RVRL ベクトル・レジスタ群VRGのバンク０ないし
３をREADし、アライン・レジスタ・スタツク
に入る。

RVRH ベクトル・レジスタ集合体VRGのバンク４な
いし７をREADし、アライン・レジスタ・スタ
ツクに入れる。

ALGNA アクセス・パイプライン１０００Ａのアライン
回路１００３Ａを動作させる。

ALGNB アクセス・パイプライン１０００Ｂのアライン
回路１００３Ｂを動作させる。

TMCUA アクセス・パイプライン１０００Ａのアライン
回路１００３Ａからの出力をメモリ制御装置
MCUに送る。

TMCUB アクセス・パイプライン１０００Ｂのアライン
回路１００３Ｂからの出力をメモリ制御装置
MCUに送る。

１パイプ・モードの場合にストア命令が発信さ
れると番地ｎないしｎ＋５までのマイクロプログ
ラムが動作する。RVRLによつてベクトル・レ
ジスタ群VRGのバンク０ないし３のデータがア
ライン・レジスタ・スタツク１００４Ａに入り、
RVRHによつてベクトル・レジスタ群VRGのバ
ンク４ないし７のデータがアライン・レジスタ・
スタツク１００４Ｂに入る。次にALGNA，
ALGNBによつてそれぞれアライン回路１００３
Ａ，１００３Ｂが動作し、TMCUA，TMCUB
によつてそれぞれ双方向バス１０１０Ａ，１０１
０Ｂを通してデータがメモリ制御装置MCUに送
られる。

２パイプ・モードの場合にストア命令が発信さ
れると、まずａ−１番地のCHKによつてアクセ
ス・パイプライン１０００Ａ，１０００Ｂのうち
どのパイプラインが空いている（命令を実行して
ない）かをチエツクする。どちらも空いていない
場合は、どちらかが空くまで待たされる。次に例
えばアクセス・パイプライン１０００Ａが空いた
とするとａ番地から実行される。RVRLによつ
てアライン・レジスタ・スタツク１００４Ａにベ
クトル・レジスタのバンク０ないし３のデータが
入り、次にRVRHによつてバンク４ないし７の
データがアライン・レジスタ・スタツク１００４
Ａに入る。あとは１パイプ・モードの場合も同様
である。アクセス・パイプライン１０００Ｂが空
いたときは、ｂ番地から実行される。動作はアク
セス・パイプライン１０００Ａの場合も同様であ
る。このように制御記憶CSの内容を変えること
により、モードに見合つたマイクロ命令の実行が
なされる。

１パイプ・モードから２パイプ・モードに、又
は２パイプ・モードから１パイプ・モードにモー
ドが変更されると、制御記憶CSの内容を変更す
る必要がある。第１４図は制御記憶の内容を変更
する方法を説明するものである。第１４図におい
て１４１０はデータ・バス、１４２１はｘ番地か
ら始まるエリア、１４２２はｙ番地から始まるエ
リア、１４２３は一般のマイクロプログラムを格
納するエリア、１４３０は制御部、１４３１はリ
クエスト信号線をそれぞれ示している。エリア１
４２１には第１３図イに示すような１パイプ・モ
ード用のマイクロプログラムをロードするための
マイクロ命令が入つており、エリア１４２２には
第１３図ロに示すような２パイプ・モード用のマ
イクロプログラムをロードするためのマイクロ命
令が入つている。制御部１４３０は、メモリ制御
装置MCUに制御記憶のためデータを送るように
リクエストを出すためのものである。データ・バ
ス１４１０は、主メモリMEMからのデータを制
御記憶CSにロードするためのものである。

第１２図の構造変更制御の出力信号線１０３０
の信号が１パイプ・モードを示していると制御記
憶CSのｘ番地からマイクロ命令が読み出され、
その実行によりエリア１４２３には１パイプ・モ
ード用のマイクロプログラムが入る。出力信号線
１０３０の信号が２パイプ・モードを示している
と制御記憶CSのｙ番地からマイクロ命令が読み
出され、その実行により、エリア１４２３には２
パイプ・モード用のマイクロプログラムが入る。

〔発明の効果〕

以上の説明から明らかなように、本発明の適用
により計算機自身がソフトウエアに適するよう
に、自動的にハードウエアないしフアームウエア
の構造を変更できるので、TSS等の使用により
プログラムがこまめに変るような状況においても
各プログラムに応じた柔軟性に富み、より汎用的
な計算機とすることができる。特に多種多様なプ
ログラムを流すような場合には非常に有効とな
る。また、本発明は、プログラマ等がソフトウエ
アを作る際に非常に有効となる。つまり、ソフト
ウエアの中に本発明による命令を入れることによ
り、計算機をそのソフトウエアに最も適した構造
とすることができるからである。なお、詳細説明
では単に２つの実施例を上げるにとゞめたが、こ
れ以外にもさまざまな構造変更機能およびその制
御部が考えられる。

また、これらの構造変更機能を随所に用いるこ
とによりさらに柔軟性の高い計算機とすることが
出来る。

【図面の簡単な説明】

第１図は命令制御装置の従来例のブロツク図、
第２図は第１図のフラグ制御回路のブロツク図、
第３図は本発明の命令取込み回路の１実施例のブ
ロツク図、第４図は第３図の信号３００が論理
「１」のときの第３図の等価的な構成を示す図、
第５図は第３図の信号３００が論理「０」のとき
の第３図の等価的な構成を説明する図、第６図は
本発明のフラグ制御回路の要部の１実施例のブロ
ツク図、第７図はベクトル・データを高速に処理
する情報処理装置の概要を示す図、第８図はベク
トル・レジスタ群の構成を示す図、第９図はバン
ク・タイミングを説明する図、第１０図はメモ
リ・アクセス制御装置の１実施例のブロツク図、
第１１図は構造変更制御部の１実施例のブロツク
図、第１２図は構造変更制御部の他の実施例のブ
ロツク図、第１３図は１パイプ・モード用および
２パイプ・モード用のマイクロプログラムの例を
示す図、第１４図は制御記憶の内容を変更する方
法を示す図である。１２０……外部装置、１３０……命令取込み回
路、１４０……命令発信回路、１３２……フラグ
制御回路、SU……スカラ・データ処理装置、
MCU…メモリ制御装置、CHP……チヤネル装
置、VU……ベクトル・データ処理装置、VSU…
…メモリ・アクセス制御装置、VRG……ベクト
ル・レジスタ群、VIU……命令制御装置、VEU
……演算装置、VLR……ベクトル長レジスタ、
１０００Ａと１０００Ｂ……アクセス・パイプラ
イン。

Claims

【特許請求の範囲】１ハードウエア及びそれを動作させるソフトウ
エアを有する情報処理装置に、所定期間内に投入された或いは実行された命令
タイプを記録し、その結果から現在実行中のソフ
トウエアの性質を判断する制御部と、制御部の判断結果に応じてハードウエア又はフ
アームウエアの構成ないし論理を該ソフトウエア
に適合する形態に変更する機能手段とを設けると共に、前記制御部を、或る特定の命令によつて起動さ
れるように構成したことを特徴とする情報処理装置。２前記或る特定の命令が、前記制御部を起動さ
せる為のみの命令であることを特徴とする特許請
求の範囲第１項記載の情報処理装置。３前記或る特定の命令が、前記制御部を起動さ
せると共に、他の演算又は処理を行うものである
ことを特徴とする特許請求の範囲第１項記載の情
報処理装置。４前記或る特定の命令が、前記所定期間又はそ
の他のパラメータを定めることを特徴とする特許
請求の範囲第１項記載の情報処理装置。５ハードウエア及びそれを動作させるソフトウ
エアを有する情報処理装置に、所定期間内のハードウエアの使用状況を記録
し、その結果から現在実行中のソフトウエアの性
質を判断する制御部と、制御部の判断結果に応じてハードウエア又はフ
アームウエアの構成ないし論理を該ソフトウエア
に適合する形態に変更する機能手段とを設けると共に、前記制御部を、或る特定の命令によつて起動さ
れるように構成したことを特徴とする情報処理装置。６前記或る特定の命令が、前記制御部を起動さ
せる為のみの命令であることを特徴とする特許請
求の範囲第５項記載の情報処理装置。７前記或る特定の命令が、前記制御部を起動さ
せると共に、他の演算又は処理を行うものである
ことを特徴とする特許請求の範囲第５項記載の情
報処理装置。８前記或る特定の命令が、前記所定期間又はそ
の他のパラメータを定めることを特徴とする特許
請求の範囲第５項記載の情報処理装置。