JPS59218558A

JPS59218558A - 情報処理装置

Info

Publication number: JPS59218558A
Application number: JP9359683A
Authority: JP
Inventors: Kazushi Sakamoto; 一志坂本
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1983-05-27
Filing date: 1983-05-27
Publication date: 1984-12-08
Also published as: JPH0232648B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】発明の技術分野本発明は情報処理装置に関し、使用するソフトウェアの
性質に応じて自動的に７１−ドウエアなりｓシフアーム
ウェアの構造を変更するようにしたものである。

従来技術と問題点従来、計算機の設計は、機能拡張等は別として、定めら
れたハードウェアの構成ないし論理に従って設計されて
いる。従って、各種のプログラムを流した場合、そのプ
ログラムの内容により計算機の性能が大きく変わる。例
えば、外部メモリのアクセス頻度が高い事務処理プログ
ラムと、内部レジスタを多く使用する科学技術用プログ
ラムとでは、使用する計算機の構造例えばデータレジス
タ、命令レジスタのどちらが多く確保されているか等に
より性能の差が大きくでる。

このため汎用計算機においてどのようなプログラムに対
しても性能が上がるように設計しようとしても、上述し
た理由からこれは極めて難しい。

そこで従来は、（１）構成制御によるシステムの設定、
（２１０Ｐ　　Ｓ　　Ｒ（Ｏｐｅｒａｔｉｏｎ　　５ｔ
ａｔｕｓ　　　Ｒｅｇｉｓｔｅｒ）　　　４とよるハー
ドウェア内部の論理変更等の対策が考えられているが、
前者はシステム設置時に決定されてしまい、後者は主に
オペレータが０ＰＳＲを変更するものであるためオペレ
ータの負担を重くする。

また両者ともプログラムが変わった時（ＴＳＳ等で）に
対する柔軟性は全くない。

発明の目的本発明は、上述の如き問題点を解決するために、計算機
自身がソフトウェアつまり各種の命令の集合体に適する
ように自動的にハードウェアないしファームウェアの構
造（構成ないし論理）を変更できるようにするものであ
る。

発明の構成本発明は、ハードウェアなむルファームウエアを有する
情報処理装置に、現在実行中のソフトウェアの性質を判
断する制御部と、その判断結果Ｇこ応じてハードウェア
またはファームウェアの構成ないし論理を該ソフトウェ
アに適合する形態に変更する機能とを設けてなることを
特徴とするが、以下図面を参照しながらこれを詳細に説
明する。

発明の実施例ベクトルプロセッサのように高速化を図る計算機では、
複数の命令及びその命令で処理する複数の外部データを
バッフ１リングしておき、演算機等の状態によってプロ
グラム上後続する命令を先行する命令より先に実行する
ことがある（命令の追い越し）。そのために、複数の命
令及び外部データをそれぞれ命令保持部（ｉＲ）とデー
タ保持部（ＤＲ）に取り込んで命令の発信順序及びタイ
ミングを制御する。

この−例として従来のベクトル命令制御装置（ｖｉｕ）
を第１図に示す。この命令制御装置は命令取込み回路１
と命令発信回路２からなり、１つの命令に対しデータが
２つずつ（ファーストとセカンド）入力されるものとす
る。３は外部メモリ、補助プロセッサ等の外部装置で命
令及びデータを送出する。命令取込み回路１内の４はバ
ッファで、外部装置３からの命令及びデータをバッファ
する。

５はフラグ制御回路でデータの管理を行なう。

ＩＲＯ〜３はインストラクションレジスタ、ＡＲＯ〜３
はデータアドレスレジスタ、ＤＲＰはファーストデータ
レジスタ、ＤＲ８はセカンドデータレジスタ、ＣＬはク
ロックである。またＳＥＬはセレクト回路、１０１は命
令及びデータを伝えるバス線、１１０はｉＲｏの命令で
処理するデータを示すアドレス線、１１１はデータレジ
スタＤＲのリード（ＲＥＡＤ）アドレス線、１１２は発
信された命令で処理するデータの記憶場所を示すアドレ
ス線である。

外部装置３からは命令、ファーストデータ、セカンドデ
ータ（この繰り返し）の順に情報が送られ、バッファ４
に保持される。バッファ４からは同様の順に情報が取り
出され、クロックＣＬ　ｏ。

ＣＬｎＦ、　　ＣＬｏｓが順にオンになると命令はイン
ストラクションレジスタｉＲａへ、また２つのデータは
それぞれデータレジスタＤＲＰ、ＤＲ８にセットされる
。またクロックＣＬｏがオンになるとき、フラグ制御回
路５ではデータレジスタＤＲのアドレス（図示の例では
Ｏ〜３）のうぢ、フラグ（後述する）がオフになってい
るもののうちの１つを信号線１１０を通してアドレスレ
ジスタＡＲ。

にセントする。アドレスレジスタＡＲｏの内容はその後
クロックＣＬＩＪＦ、　　ＤＬＤＳがオンになる時に、
それぞれデータレジスタＤＲＦ、ＤＲ８のライト（ＷＲ
ｉＴＥ）アドレスとなる（信号線１１３）。

命令発信回路２では、インストラクションレジスタｔＲ
１〜ｉＲ３のどれかが空くと、クロックＣＬｌ”Ｃｌ３
のうちの１つがオンになり、対応するインストラクショ
ンレジスタとアドレスレジスタにそれぞれレジスタｉＲ
ｏ、ＡＲｏの内容を取り込む。また、演算装置（後述す
る）は命令の前後関係などから発信すべき命令を決定し
、セット信号ｓｅａにより、レジスタｉ　ＲＩ”　ｉ　
Ｒ３の１つをセレクトし、演算装置に命令を発信する。

同時に対応するアドレスレジスタＡＲ＋〜ＡＲ３の１つ
を信号線１１２を通してフラグ制御回路５に送る。フラ
グ制御回路５では、送られてきたアドレスを信号線１１
１を通してデータレジスタＤＲに伝え、２つのデータ１
ｓｔ、２ｎｄを演算装置へ送る。演算装置では、発信さ
れた命令及び２つのデータを受けとって処理を行なう。

第２図はフラグ制御回路５の詳細図で、２１０〜２１２
は第１図の信号線１１０〜１１２に相当する。２３０〜
２３３が第１図のデータレジスタＤＲの各アドレスＯ〜
３にあるデータの有効、無効を示すフラグであり、セッ
ト（Ｓ）／リセット（Ｒ）型のラッチを用いである。Ｓ
ＥＴ　　ＦＬＡＧは第１図のクロックＣＬｏがオンにな
るとき同時にオンになる信号で、フラグ２３０〜２３３
のセットタイミングを決定する。５ＴＡＲＴ　１ＮｓＴ
ＲｕｃＴｉｏＮは命令発信時に第１図の命令発信回路２
から送られてくる信号で、フラグ２３０〜２３３のリセ
ットタイミングを決定する。２２２は信号線２１２上の
アドレスをデコードしてどのアドレスのフラグかを示す
デコーダ、２２１はフラグの状態によって空いているア
ドレスを示すセレクト回路、２２０はセレクトされたア
ドレスをエンコードするエンコーダである。尚、セレク
ト回路２２１の出力ＡＬＬ　　ＢＵＳＹは、全てのアド
レスのデータが有効でそれ以上データを取り込めないこ
とを示す信号である。またＲＡＲは信号線２１２（第１
図の１１２）上の信号をラッチして信号線２１１（第１
図の１１１）の信号とし、これを第１図のデータレジス
タＤＲに送るレジスタである。

動作を説明する。セレクト回路２２１により有効でない
データ（すでに演算装置へ送出されたデータ）のアドレ
ス（フラグはりセント状態）をセレクトしく値の小さい
ものを優先）、それをエンコーダｉ２０でコード化した
後信号線２１０（第１図の１１０）の信号として第１図
のアドレスレジスタＡＲｏに伝える。データレジスタＤ
Ｒの各アドレス及び該各アドレスに対応するフラグ２３
０〜２３３は本例では４個であるから２値２ビツトで表
わされ、２３０は００，２３１は０１，２３２は１０．
２３３は１１が割当てられている。

これらのフラグのリセット及びこれらのフラグによるデ
ータレジスタＤＲの空きアドレスの指定もこの２値２ビ
ツトで行なわれる。例えばフラグ２３０のみリセットの
場合は信号線は２１０は００の状態になり、また信号線
２１２が００の状態になってフラグ２３０のリセッ１−
が行なわれる。信号線２１０の信号がクロックＣＬｏオ
ンでレジスタＡＲａにセントされたら、同時に対応する
アドレスのフラグ（２３０〜２３３のいずれか）をセッ
トする。また命令発信回路２で命令が発信されると、５
ＴＡＲＴ　１ＮｓＴＲｕｃＴｉｏＮと共に信号線２１２
のアドレスが送られ、対応するフラグをリセットする。

またアドレスはレジスタＲＡＲにラッチされ、信号線２
１１のリード（ＲＥＡＤ）アドレスとして第１図のデー
タレジスタＤＲに送られ、発信された命令で処理すべき
データが読み出され演算装置に送られる。また以上とは
別に、すべてのフラグ２３０〜２３３がセット状態にな
ると、ＡＬＬＢＵＳＹ信号がオンになる。この信号は命
令取込み回路１全体を制御する制御部に送られ、それ以
上命令がレジスタｉＲｏに取り込まれるのを防止する。

従来の計算機ではレジスタｉＲはインストラクション用
、レジスタＤＲはデータ用に固定され、相互に融通し合
うようなことはない。しかし科学計算機ではデータレジ
スタが多量に必要であり、事務用計算機ではインストラ
クションレジスタが多量に必要であり、一方に好適に設
計すれば他方には不充分となる。そこで本発明はプログ
ラムに応じてハードウェアを変更する。

第３図は本発明の一実施例で、上述したようにインスト
ラクションレジスタＩＲやデータレジスタＤＲのような
情報保持部を複数持つ装置において、それらの容量のバ
ランスをソフトウェアの性質に応じて自動的に変更しよ
うとするものである。

第１図の例ではインストラクションレジスタ＋　Ｒ。

〜ｉＲ３の数とデータレジスタＤＲＦまたはＤＲ８の数
は共に４個（固定）であるが、実際の命令では外部デー
タを使わないものも多く　（例えば内部レジスタのみを
オペランドとする命令）、従ってソフトウェアによって
データレジスタＤＲの使用率が異なる。そこで本例では
補助情報保持部ＳＲを設け、これを】ＲとしてもＤＲと
しても使用できるようにする。全図を通してそうである
が、第３図でも他の図と同じ部分には同じ符号が付して
あり、そして３０１〜３１３はそれぞれ第１図の信号線
ＩＯ１〜１１３に対応する。データレジスタＤＲＦ、Ｄ
Ｒ８は共に１段減らして３段としてあり、信号線３１３
をデコーダ３２４でデコードした出力３２７（ＤＲの０
〜２のアドレスを指定）によりバス線３０１上の入力デ
ータをセットするデータレジスタＤＲが選択される。３
００は構造変更信号で、レジスタＳＲＰ、ＳＲｓをそれ
ぞれインストラクションおよびアドレスレジスタｉＲｏ
’　、ＡＲｏ′として使う（第４図）か、４段目のデー
タレジスタＤＲｐ　３　、ＤＲ６３として使う（第５図
）かを選択する。つまり、信号３００が１のときは、第
４図のような構成になる。これば、第３図においてセレ
クタ３２０〜３２３が信号３００で切り替られることに
よって自動的に実現される。逆に信号３００が０のとき
は第５図５のような構成になる。これはセレクタ３２０
〜３２３の状態が第４図と逆になることによって実現さ
れる。３２８はデコーダ３２４の出力で、データレジス
タＤＲの３、つまりＤＲＦ　３　、　　ＤＲｓ　３を選
択することを示す信号である。なお３３１゜３３２はク
ロックＣＬＯ，ＣＬＤＦ、ＣＬＤＳの切換えゲートであ
る。

以上の例では第１図の命令取込み回路１のレジスタｌＲ
ｏ、ＡＲｏに対し同種のレジスタｉＲ。

ＡＲａ′を追加したが、命令発信回路２内のレジスタを
ｉＲ＋〜ｉＲ４，ＡＲ＋〜ＡＲａのように４段構成とし
てもよい。いずれの場合もデータ用に使用できるレジス
タＳＲｒ、、ＳＲ６を用いるので、第４図に斜線で示す
ようにアドレスレジスタＡＲでは一部未使用の部分が生
ずる。

第４図の構成にした時には、第２図のフラグ制御回路５
も変更しなければならない（データレジスタＤＲの数が
３個に減るので）。このための変更機能部分を第６図に
示す。同図において、６２１．６３３はそれぞれ第２図
の２２１．２３３に対応する。６４０が追加となるオア
ゲートである。

６００は第３図の３００と同じ構造変更信号で、これが
１のときは、オアゲート６４０の出力が常に１となり、
第２図においてフラグ２３０〜２３２が全てセットされ
た状態、すなわちデータレジスタＤＲ（３個）が全てデ
ータで満たされた状態と等価になり、→〜Ａ、ＬＬ　　
ＢＵＳＹ信号が１となる。

以上の実施例はハードウェアのうちのレジスタ構成を自
動的に変更する（ソフトウェアの性質によるところは後
述する）例を示したが、変更対象とするハードウェアは
これに限定されない。第７図以下はヘクトルアクセス制
御装置の制御変更に適用した例である。

複数のデータ（ベクトルデータ）を高速に処理する８１
算機においては、演算命令等を実行するにあたりなるべ
くメインメモリ　（ＭＥＭ）を使わず、内部レジスタ（
ＶＲ）だけで処理することが望まれる。ベクトルレジス
タとも呼ばれるこの内部レジスタＶＲは１つ又は複数個
のエレメントよりなり、各エレメントに１つずつデータ
が保持される。

そして、一般にはエレメント０から順番に処理され、そ
の結果が他のＶＲに書き込まれる。このためにばＶＲの
数が多い程よい。複数のＶＲの集合はベクトルレジスタ
群（Ｖ　ＲＧ）と呼ばれるが、このしかし、ＶＲＧの容
量の制限あるいはソフトウェアの性質等によりＭＥＭと
ＶＲＧとの間にはある頻度で必ずデータ転送が必要とな
る。メモリアクセス制御装置（ＶＳｕ）は例えばアクセ
ス制御部（以後アクセスパイプあるいは単にパイプと記
す）を複数設けて上記のデータ転送を効率よく制御する
ようにされる。

第７図はベクトルデータを高速処理する機能を備えた情
報処理装置全体のブロック図で、１１はメインメモリ（
ＭＥＭ）　、１２はメモリ制御装置（ＭＣｕ）　、１３
はエレメントが１つのスカラデータを処理するスカラデ
ータ処理装置、１４はチャネル装置（ＣＨＰ）　、１５
ば外部の入出力装置（Ｉｌｏ）である。破線枠１６内が
ベクトルデータ処理装置（Ｖｕ：ベクトルレジスタ）で
、ここにはベクトルレジスタ群（ＶＲＧ）１７、メモリ
アクセス制御装置（ＶＳｕ）１８、先の例で示した命令
制御装置（Ｖｌｕ）１９および演算装置（ＶＥｕ）２０
が含まれる。ＶＲＧ１７は前述のように複数のベクトル
レジスタＶＲから構成されるが、演算装置２０はＶＲを
オペランドとして各種演算命令等を実行する。この演算
装置２０には加算用のＡＤＤ加算器２０Ａ１乗算用のｌ
ｙｌ　ｕ　Ｌ　Ｔ　ｉ演算器２０Ｂ、除算用＋７）Ｄｉ
ＶｉＤＥ演算器２０Ｃがある。前述した命令制御装置９
はこのメモリアクセス制御装置１８と演算装置２０への
命令発信を制御する。図中、ＩＴは命令発信、Ｄはデー
タ、■は命令の流れを示す。

第８図はＶＲＧ１７の構成例である。このＶＲＧ１７に
は例えばアクセスタイムが１τ（Ｖｕのクロックサイク
ル）以下のＲＡＭを使用し、インタリーブ構成としであ
る。即ちＶＲＧを構成する各レジスタＶＲＱ−ＶＲ２５
５の同じ番号のエレメントを１群としてバンクとし、そ
してこのバンクが８個で１つのＶＲＧが構成されるもの
とし、ＶＳｕ内の複数のアクセス制御部からのアクセス
タイミングをこのバンク単位で異ならせる（ずらす）よ
うにする。このようにインタリーブ構成とすると、複数
のパイプ（アクセス制御部）で同時に同じＶＲＧをかち
合うことなくアクセスすることができる。第９図はこの
説明図である（後述する）。

各へクトルレジスタＶＲｏ、ＶＲ＋・・・・・・ノエレ
メイト数は可変でもよいが、簡単のため８を基本とする
。実際に有効なエレメントの数はベクトルレングスＶＬ
によって与えられる。１つのＶＲＧを構成するＶＲの数
は２５６とし、８ビツトのアドレスで指定される。エレ
メントの割り付けは、ＶＲＧが１つの場合バンクｎに対
してエレメントｎを対応させる。第８図でＥはエレメン
トで、その中の数字はエレメント番号である。

第７図の命令制御装置１９にはベクトルレングスレジス
タＶＬＲがあり、そこには制御命令によってＶＬの値が
セットされる。このＶ　Ｌは有効なエレメントの数を示
す。メモリアクセス制御装置（ＶＳｕ）１ＢではＶＬで
示される数のデータをＭＥＭＩＩとＶＲＧ１７の間で転
送する。また演算装置２０ではＶＬで示される数のデー
タを同一命令で処理する。

第９図はベクトルレジスタＶＲの最初のエレメント（エ
レメント番号Ｏ）をアクセスするタイミングを、各アク
セス源（パイプ、演算器）ごとに規定するバンクタイミ
ングのタイムチャートで、Ｋ、　Ｅｌ、　Ｆ２．　Ｆ３
．　Ｌ、　Ｆｌ、　Ｆ２．　Ｆ３の８つのタイミングが
サイクリックに繰り返される。

このうちに、Ｌはパイプ用、ＥｌないしＦｌ、Ｆ２ない
しＦ２．’Ｂ３ないしＦ３は演算器用で、それぞれ命令
語のＲ１，Ｒ２，Ｒ３部で指定されるＶＲをアクセスす
る。ｌ命令語は１バイト（８ビツト）のオペレーション
コード部（ＯＰ）とそれに続（３つのベクトルデータオ
ペランド部Ｒ１，Ｒ２、Ｒ３（各１バイト）からなり、
一般にＲ２゜Ｒ３で示されるＶＲのベクトルデータに対
し、各同一番号のエレメントごとにＯＰで示される演算
を実行し、その結果をＲ１で示されるＶＲの同一番号の
エレメントに書き込む。

第１Ｏ図は本発明の他の実施例で、２パイプ型のメモリ
アクセス制御装置によって１つのＶＲＧを扱う場合の制
御変更機能を示しである。同図において破線枠の１００
ＯＡ、１００ＯＢ　（以下Ａ。

Ｂは略す）は２台のパイプ（アクセス制御部）で、これ
に制御回路等を付加すると第７図のメモリアクセス制御
装置（ＶＳｕ）８となる。１０１０（簡単化のため添字
Ａ、Ｂは適宜省略する、他のものも同様）は双方向バス
で、ゲートの切換えによってメモリ制御装置（ＭＣｕ）
１２へ入出力する双方向データを転送する。１００１は
ＭＣｕ１２からのフェッチデータを保持するフェッチデ
ータレジスタ（ＦＤＲ）　、１００２は逆にＭＣｕ２へ
のストアデータを保持するストアデータレジスタ（ＳＤ
Ｒ）　、１００３はデータ列を再配列するアライン回路
（ＡＬｉＧＮ）　、１００４はアラインレジスタスタッ
ク（ＡＲ３）　、１０２０はベクトルレジスタ群である
。

ここまでの構成は既提案のものと同様である。

先ずその動作を説明するに、＋１１データフエツチ命令
の場合には双方向バス１０１０を通してＭＣｕ１２から
送られた各４工レメント分のデータはしジスタ１００１
に入り、アライン回路１００３を通して正しいエレメン
ト類に並べ変えられた後スタ・ツク１００４に保持され
る。スタック１００４に保持されたデータはＦｉＦｏ　
　（ファーストイン、ファーストアウト）式に取り出さ
れ、バンクタイムが取れた時に１エレメントごとにＶＲ
Ｇ１０２０の該当するＶＲに書き込まれる。（２）デー
タストア命令の場合にはバンクタイムが取れた時に１エ
レメントごとにＶＲからデータが読み出されスタックｌ
００４に保持される。そして、スタック１００４に保持
されたデータはＦｉＦｏ式に取り出され、アライン回路
１００３を通してメモリ１１（第７図）のアドレス順に
並べ変えられた後レジスタ１００２に入り、双方向バス
１０１０を通してＭＣｕ１２に送られる。

本例では各パイプ１００ＯＡ、１００ＯＢにゲートロジ
ック（ＯＬ）１００５Ａ、１００５Ｂを追加してこれを
構造変更信号１０３０で制御する。

ゲートロジック１００５は入力データを出力側に伝える
か否かを制御するゲート群より成り、構造変更信号１０
３０がＯのときはゲートが閉し、■のときはゲートが開
く。以下では該信号１０３０がＯのときを１パイプモー
ド、１のときを２パイプモードと呼び、各モードの動作
を説明する。

１パイプモード：このときはゲートロジック１００５Ａ
、１００５Ｂが閉じているので、スタック１００４Ａ（
ＡＲ３Ａ）はＶＲＧ１０２０のバンク０〜３のみと接続
され、またスタック１００４Ｂ　（ＡＲ３Ｂ）はＶＲＧ
１０２０のバンク４〜７のみと接続される。この場合に
はパイプ１０００Ａ、１００ＯＢは同一命令を同時に実
行できる。つまり第９図において、パイプ１００ＯＡ。

１０００Ｂ共にＫまたはＬのいずれか（一方が実線、他
方が破線）のタイミングで同時にＶＲのアクセスを開始
する。そして、パイプ１００ＯＡはエレメントＯから３
を、またパイプ１００ＯＢはエレメント４から７を扱い
、そこにデータをライトまたはリードする。ＶＲのアク
セス開始とはその最初のバンクからのアクセス開始を示
すので、これが同じであるとかち合う恐れがあるが、Ｖ
ＲをＯ〜３，４〜７の２群に分ければそのアクセス開始
バンクは０と４であり、以後一方は１，２゜３、　０．
　１．・・・・・・、他方は５，６，７，４，５゜・・
・・・・と進んで行くので、かち合うことはない。

２パイプモード：このときはゲートロジック１００５Ａ
、１００５Ｂが開くので、スタッカ１００４Ａ、１００
４Ｂは共にＶＲＧ１０２０のバンクθ〜７と接続される
。この場合は第９図に実線で示すようにパイプ１００Ｏ
Ａとパイプ１０００Ｂでバンクタイムを異ならせ（一方
がＫで、他方がＬ）　、ＶＲＧ１０２０の同じバンクに
同時にパイプ１００ＯＡとパイプ１００ＯＢがアクセス
（衝突）することがないようにした上で、両パイプを独
立に動作可能として同時に２命令を実行させる。

上述した各モードの長所、短所は次の通りである。１パ
イプモードではｌ命令しか実行できないが、ＶＲをエレ
メントＯから７までアクセスするのに４τで済む。これ
に対し２パイプモードでは同時に２命令実行できるが、
ＶＲをエレメント０から７までアクセスするのに８τか
かる。従って、メモリアクセス命令の頻度が多い場合、
２パイプモードの方が同時に２命令実行でき有利であり
、メモリアクセス命令の頻度が少ない場合は、１パイプ
モードの方がデータ転送量が２倍になるので有利になる
。

以上、構造変更信号によってハードウェアの構造を変更
する例を２つ説明したが、次にこの構造変更信号をソフ
トウェアの性質を判断して切換える制御部について説明
する。この制御部の基本的な考え方には２通りある。１
つは命令タイプを記録してその結果によりハードウェア
の構造変更をしようとするもの（第１１図）、他の１つ
はハードウェアの使用状況により論理変更するものであ
る。

第１１図は第３図で必要な構造変更信号１１８１　（第
３図では３００）を発生するに適した制御部の構成例で
、以下の条件を前提とする。（１１命令タイプとして外
部データを使用する命令（ＥＤ命令）のみ記録する。（
２）記録期間は、第３図のインストラクションレジスタ
ｉＲｏに投入された命令の回数、すなわちクロックＣＬ
ｏがオンになった回数ｎを計数し、これが予め定められ
た数Ｎに等しくなるまでとする。（３）上記の期間中Ｅ
Ｄ命令の回数Ｘを計数し、その計数値が予め定められた
数Ｘ以上になったら、第３図の構成を第５図に変更する
。

第１１図におけるバッファ１１００、信号線１１０１、
クロックＣＬｏ（信号線１１０２）はそれぞれ第３図の
バッファ４、信号線３０１、クロックＣＬｏに相当する
。カウンタ１１５０はクロックＣＬｏがオンになるたび
に１からＮ（１０とする）までカウントアンプし、Ｎ＋
１回目にクロックＣＬｏがオンになると計数値ｎを１に
もどす。

このカウンタ１１５０の計数値ｎは信号線１１５１に２
進数として４ビツトで出力される。１１６０はＮ＝ｎ、
つまりカウンタ１１５０の値ｎが１０　（＝Ｎ）になっ
たことを検出する回路で、予めラッチ１１６１〜１１６
４に２進数４ビツトでＮ値１０　（２進数では１０１０
）をセットしておき、その出力と信号線１１５１が一致
したらゲート１１６５の出力１１６６を１とする。カウ
ンタ１１２０、−数構出回路１１３０についても動作は
上記と同様であるが、カウンタ１１２０はシリアライズ
エンド信号１１７１　（後述）が１になると値Ｘが０に
セントされる。１１８０はセット（Ｓ）優先のセット／
リセット型ラッチで、リセット（Ｒ）入力が１になると
りセントされ出力１１８１は０となる。しかし、Ｒ入力
が１でもＳ入力が１になるとセットが優先され出力１１
８１ば１となる。

シリアライズ制御回路１１７０は信号線１１６６の信号
が１になると起動され、第１図のインストラクションレ
ジスタ（ＩＲ）に保持されている全命令が終了するまで
後続命令の実行を禁止しくクロックＣＬｏをオンにしな
い）、すべてのレジスタＩＲが空き状態になった時点で
シリアライズエンド信号１１７１をオンにする。この動
作を命令のシリアライズと呼ぶ。

次に、全体の動作を説明する。ｎ＜Ｎの期間（信号線１
１６７が１となっている）、バッフ１１１００からＥＤ
命令が送られ、これをデコーダ１１１０でデコードする
とその出力が１となるので、クロックＣＬｏが１になっ
た時に、アンドゲート１１１１の出力が１となり、カウ
ンタ１１２０を１つカウントアンプする。カウンタ１１
２０の値Ｘが回路１１３０による設定値Ｘ（この例では
５）になるとセット／リセット型ラッチ１１４ｏがセッ
トされる。

ｎ＝Ｎ（この例では１０）になると信号線１１６０が１
となる。これによりまず信号線１１６７（信号線１１６
６をインバータで反転したもの）がＯとなり、カウンタ
１１２ｏのカウントアツプは禁止される。またシリアラ
イズ制御回路１１７０が起動されることにより前述のシ
リアライズ動作が開始される。これが終わるとシリアラ
イズエンド信号１１７１がオンになる。

この時ｘ＜Ｘであるとラッチ１１４０の出力「は１にな
っている（リセット状態）ので、ラッチ１１８０がセッ
トされ構造変更信号１１８１が１となる。またＸ≧Ｘで
あるとすでにラッチ１’　１４０はセットされてその出
力が０になっているので、ラッチ１１８０はリセットさ
れ構造変更信号１１８１は０となる。

また上記動作と同時にシリアライズエンド信号１１７１
がオンになると、カウンタ１１２０ば０セツトされる。

この結果ラッチ１１４０はリセットされて初期値にもど
り、またクロックＣＬｏの禁止も解かれて次のＮ期間の
動作が開始される。

ここで、次のＮ期間の間はラッチ１１８０の値は不変で
ある。構造変更信号１１８１は第３図の３００および第
６図の６００につながれる。そして信号１１８１が１の
ときは次のＮ期間は第４図の構成となり、信号１１８１
が０のときは第５図の構成となる。

なお、第１１図ではラッチ１１３１〜１１３３゜・１１
６１〜１１６４の出力は定められたＸ、Ｎを出力するよ
うに設定されているが、この値は構成制御、０ＰＳＲ（
オペレーション　ステータスレジスタ）によって変える
ようにしてもよい。また第１１図ではＸ＝５．Ｎ＝１０
としたが、これらの値が小さいとシリアライズが頻繁に
起こり、それによるロスが構成変更によるメリ・７トよ
り大きくなり、かえって性能低下になる。従ってＸやＮ
の値は、シリアライズによるロスが構成変更によるメリ
ットに比してずっと小さくなるようにある程度大きい値
を設定する必要がある。

第１２図は第１Ｏ図の機能を制御するに適した構造制御
信号１２８１　（第１０図の１０３０）を発生ずる制御
部の例で、次の条件を前提とする。

（１）ハードウェアの使用状況として第１０図のスタッ
カ１００４Ｂ（ＡＲ３Ｂ）のうち実際使われているレジ
スタの個数ｒを用いる。（２）記録期間は、Ｎサイクル
（マシンサイクルのクロックがＮ回出る期間）とする。

（３）上記の期間にｒが現在のハードウェア構造によっ
て定められた値Ｒ１ないしＲ２以上となった回数Ｘを計
数し、その計数値が予め定められた数Ｘ以上であったな
ら、第１０図の論理を２パイプモードとする。

信号線１２００は第１Ｏ図のスタック１００４Ｂ　（Ａ
Ｒ３Ｂ）のうち実際使われているレジスタの個数ｒを伝
える。この個数ｒは第１０図の回路を制御する論理部（
図示せず）から送られる値で、例えばスタック１００４
Ｂのライト（ＷＲｉＴＦ、）アドレスとリード（ＲＥＡ
Ｄ）アドレスの差を用いる。

１２１０．１２１１はそれぞれ定められた値ＲＩ。

Ｒ２を保持するレジスタ、１２１２．１２１３はそれぞ
れｒ≧Ｒ＋、ｒ≧Ｒ２を検出し、条件が成立したら出力
に１を出す回路、１２２０．１２３０．１２４０，１２
５０，１２６０．１２７０゜１２８０はそれぞれ第１１
図の１１２０．１１３０．１１４０，１１５０．１１６
０，１１７０゜１１８０と同じ回路である。ただしカウ
ンタ１２５０はクロックＣＬｏではなくマシンサイクル
のクロックによってカウントアツプし、またカウントア
ツプを禁止する入力信号Ｃ０ＵＮＴ　　ＵＰｉＮＨｉＢ
ｉＴが供給される。シリアライズ制御部１２７０はシリ
アライズ実行中（１２６１がオンになってからシリアラ
イズエンド信号１２７１がオンになるまでの間）を示す
信号１２７２　＜シリアライズ　エグゼキューション）
を出力する。

１２８２は１パイプモードを指示する信号、１２８３は
２パイプモードを指示する信号である。

次に、全体の動作を説明する。シリアライズ制御が終り
、カウンタ１２５０が動作している状態では、信号１２
７３　（これは信号１２７２をインバータで反転したも
の）が１になり、アントゲ−）１２１４．１２１５が有
効になる。現在ｌパイプモードで動作中のときは信号１
２８２が１になり、ゲート１２１４が有効になる。この
状態では比較回路１２１２によってｒとＲ１の値が比較
され、ｒ≧Ｒ＋であるとオアゲート１２１６の出力が１
となり、カウンタ１２２０がカウントアツプされる。２
パイプモードで動作中のときは信号１２８３が１になり
ゲート１２１５が有効になる。

この状態では比較回路１２１３によってｒとＲ２の値が
比較され、ｒ≧Ｒ２であるとゲート１２１６の出力が１
となり、カウンタ１２２０がカウントアツプ・、される
。以後の動作は第１図と同様である。かくして得られた
構造変更信号１２８１は第１０図の１０３０になる。そ
して信号１２８１が０のときは、次のＮ期間は第１Ｏ図
の回路は１パイプモードとなり、逆に１のときは２パイ
プモムドとなる。

第１２図では１パイプモードと２パイプモードの状態に
よってｒが比較される値をＲＩ＝６．Ｒ２＝３としてい
るが、その理由は以下の通りである。つまり、１パイプ
モードの状態では、ｒが６になる回数Ｘが少ないという
ことは第７図のＭＥＭをアクセスする命令が少なくスタ
ックＡＲ３のオーバーフローが少ないので、次のＮ期間
にも１パイプモードにした方が有利であると推測される
からである。Ｘが大きい場合は逆のことが言える。

２パイプモード状態では、ｒが３以上になる回数Ｘが少
ないということはスタックＡＲ３Ｂがほとんど空いてお
り、パイプＢがあまり動作してないことを示すので、次
のＮ期間には１パイプモードにした方が有利であると推
測されるからである。

Ｘが大きい場合は逆のことが言える。

なお第１２図ではレジスタ１２１０．１２１１の出力は
定められた値となるように設定されているが、この値は
構成制御、０ＰＳＲ等によって変えるようにしてもよい
。またＸやＮの値については第１１図に関する記述と同
様のことが言える。

発明の効果以上述べたように本発明によれば、計算機自身がソフト
ウェアに適するように自動的にハードウェアないしファ
ームウェアの構造を変更できるので、ＴＳＳ　（タイム
シェアリングサービス）等の使用によりプログラムが頻
繁に変わるような状況においても各プログラムに最適な
性能を出す柔軟性に富み、より汎用的な計算機とするこ
とができる。

特に、多種多様なプログラムを流すような場合には非常
に有効となる。

なお、実施例では単に２つの例を上げるにとどめたが、
これ以外にもさまざまな構造変更機能およびその制御部
が考えられる。またこれらの構造変更機能を随所に用い
ることにより、さらに柔軟性の高い計算機とすることが
できる。

なお前述した各実施例から明らかなように、本発明の実
施に際してはハードウェアに追加する部分があるので、
ハードウェアの量を増大させるが、これはＶＬＳ　ｉの
発達により解決できる。つまりＶＬＳｉでは内部のゲー
ト数は飛躍的に増加するが、外部とのインタフェースで
あるビンの数はそれに見合うだけ増やせないという事情
がある。そこで従来通りの設計をＶＬＳ　ｉで実現した
場合未使用のゲートが相当散出ることになる。そこで本
発明のように多数のゲート数を使用する場合でもビン数
は１本ないし数方増えるだけで済み、しかも使用するゲ
ートの何％かは本来のビン数では使用できないものを使
用しているに過ぎないという利点がある。

例えば単純な例として１つのＶＬＳ　ｉ内に２種の構造
を作っておき、外部からの信号で切換えるようにすれば
、ゲート数は約２倍となるがビン数は１本増えるだけで
済む。

【図面の簡単な説明】

第１図は構造変更機能のない従来の命令制御装置の一例
を示す構成図、第２図はそのフラグ制御回路の詳細図、
第３図は上記の命令制御装置に通用した本発明の一実施
例を示す構成図、第４図および第５図はその要部の構造
変更状態を示す説明図、第６図は第４図の構造変更に伴
うフラグ制御回路への追加部分を示す要部構成図、第７
図は複数のデータを高速処理する情報処理装置全体の概
略構成図、第８図はそのベク］・ルデーク処理装置内に
設けられるベクトルレジスタ群の説明図、第９図は該レ
ジスフ群へのアクセスタイミングを示すタイムチャート
、第１０図は該ベクトルデータ処理装置内に設けられる
メモリアクセス制御装置に適用した本発明の他の実施例
を示す構成図、第１１図は命令タイプを記録してその結
果により構造変更信号を発生する制御部の例を示す構成
図、第１２図はハードウェアの使用状況によって構造変
更信号を発生ずる制御部の例を示す構成図である。図面で１１３０．１１６０．１１８０及び１２１２．１
２１３．１２２０，１２３０，１２６０゜１２８０は実
行中ソフトウェアの性質を判断する制御部、３２０，３
２１，３２２，３２３，３３１．３３２及び１００５Ａ
、Ｂはハードウェアの構成を変更する機能、３００，１
０３０，１１８１．１２８１は構造変更信号である。出願人　富士通株式会社代理人弁理士　　　青　　　柳　　　　　稔第４図１番５図第７１メｌ第８０ＩＲＧ第９日

Claims

【特許請求の範囲】

（１）ハードウェア及びそれを動作させるファームウェ
ア及びソフトウェアを有する情報処理装置に、現在実行
中のソフトウェアの性質を判断する制御部と、その判断
結果に応じてハードウェアまたはファームウェアの構成
ないし論理を該ソフトウェアに適合する形態に変更する
機能とを設けてなることを特徴とする情報処理装置。
（２）制御部が、所定期間内に投入あるいは実行された
１種もしくは複数種の命令タイプを記録し、その結果か
らソフトウェアの性質を判断するものであることを特徴
とする特許請求の範囲第１項記載の情報処理装置。
（３）制御部が、所定期間内のハードウェアの使用状況
を記録し、その結果からソフトウェアの性質を判断する
ものであることを特徴とする特許請求の範囲第１項記載
の情報処理装置。