JPS6073736A

JPS6073736A - 情報処理装置

Info

Publication number: JPS6073736A
Application number: JP18116383A
Authority: JP
Inventors: Kazushi Sakamoto; 一志坂本
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1983-09-29
Filing date: 1983-09-29
Publication date: 1985-04-25
Also published as: JPH0232649B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は、情報処理装置が状況に応じて自身で自動的に
ハードウェア又はファームウェアの構造を変更できるよ
うになった情報処理装置に関するものである。

〔従来技術および問題点〕

従来、ひとつの計算機を設計する場合、機能拡張等は別
として、定められたハードウェアの構成ないし論理に従
って設計される。

従って、いろいろなプログラムを流した場合、そのプロ
グラムの内容により、性能が大きく変わる。特に、外部
メモリのアクセスの多い事務処理プログラムと、内部レ
ジスタを多く使用する科学技術用プログラムとでは、そ
の計算機の構造により性能の差が大きくでる。

汎用計算機では、どのようなプログラムに対しても性能
が上がること全目標とするが、設計上非常にむづかしく
なる。

以上に対する対策として、構成制御によるシステムの設
定、ＯＰ　Ｓ　Ｒ（０ｐｅｒｅａｔｉｏｎ　５ｔａｔｕ
ｓ　Ｒｅｇｉｓｔｅｒ　）によるハードウェア内部の論
理変更等があるが、前者はシステム設置時に決定されて
しまい、後者はおもにオペレータが０ＰＳＲ’（ｉ−変
更することにより行なわれオペレータの負担を重（する
。また両者ともプログラムが変った時（ＴＳＳ等）に対
する柔軟性はまったくない。

〔発明の目的〕

本発明は以上の問題点を解決するために、計算機自身が
ソフトウェア、つまり各種の命令の集合体に適するよう
に、自動的にハードウェアないしファームウェアの構造
（構成ないし論理）全変更できるようにすることを目的
としている。

さらに、本発明全実施する背景としては、集積回路とし
てｖＬｓｉｖ使った設計に適しているということがあげ
られる。

ｖＬＳｉでは、内部のゲート数は飛躍的に増加するが１
外部とのインタフェースであるピンの数はそれに見合う
だけ増やせないということがある。

そこで、従来通りの設計′（ｉｌ−ＶＬＳｉで実現した
場合、ゲート数がかなりあまることになる。そこで、あ
まったゲートを有効利用することが考えられねばならな
い。本発明ではゲート数はかなり使われるがピン数は１
本ないし数本増えるだけという利点がある。

例えば単純な１例として１つのＶＩ、Ｓｉ内に２種の構
造を作っておき、外部からの信号で切換えるようにすれ
ば、ゲート数は約２倍となるが、ピン数は１本増えるだ
けで済む。

〔発明の構成〕

そして上記の目的全達成するため本発明の情報処理装置
は、情報処理装置において、ハードウェアないしファー
ムウェアの構成ないし論理を変更する機能を有し、特定
の命令により起動され、その後ある期間情報処理装置に
おけるある特定の状態を記録し、その結果によって上記
構成ないし論理を変更する構造変更制御部を有すること
を特徴とするものである。

〔発明の実施例〕

以下、本発明を図面を参照しつつ説明する。

高速化を図る計算機においては、複数の命令及びその命
令で処理する複数の外部データをバッファリングしてお
き、演算器等の状態により、プログラム上後続する命令
が先行する命令より先に実行されることがある（命令の
追い越し）。　・そのため、複数の命令及び外部データ
全それぞれ命令保持部、データ保持部に取り込んで命令
の発信順序及びタイミングを制御する。

構成ないし論理を変更する機能の例として、最初に命令
保持部とデータ保持部の構成変更につ□いて説明する。

第１図は命令制御装置の従来例のブロック図、第２図は
第１図のフラグ制御回路のブロック図、第３図は本発明
の命令取込み回路の１実施例のブロック図、第４図上第
３図の信号３００が論理「１」のときの第３図の等価的
な構成全説明する図、第５図は第３図の信号３００が論
理「０」のときの第３図の等価的な構成を説明する図１
第６図は本発明のフラグ制御回路の要部の１実施例を示
す図である。

第１図において、ｉＲｏないしｉＲｓはインストラクシ
ョン・レジスタ、ＡＲａないしＡ　Ｒｓはデータ・アド
レス・レジスタ、ＤＲＦはファースト・データ・レジス
タ、Ｄ　Ｒｓはセカンド・データ・レジスタ、ＣＬはり
四ツク、ＳＥＬはセレクト信号、１ｏ１は命令及びデー
タを伝送するバス線、１１ｏはインストラクション・レ
ジスタｉＲ０で処理するデータを示すアドレス信号、１
１１はＲＥＡＤアドレス信号、１１２は発信された命令
で処理されるデータの記憶場所を示すアドレス信号、１
２ｏは外部メモリや補助プロセッサなどの命令及びデー
タを送出する外部装置、１３ｏは命令取込み回路、１３
１はバッファ、１３２はフラグ制御回路１１４０は命令
発信回路、１４１と１４２はセレクタをそれぞれ示す。

第１図の従来例では、すべての命令に対しデータがふた
つ入力される場合を示す（ファーストデータ、セカンド
データ）。外部装置１２０からは、命令、ファーストデ
ータ、セカンドデータの順に情報が送られバッファ１３
１に保持される。バッファ１３１からは同様の順に情報
が取り出され、順にクロックＣＬｏ　ＨＣＬＤＦ　、　
ＣＬｎｓのクロックがオンになり、命令はインストラク
ション・レジスタｉ−へ、データはそれぞれデータ・レ
ジスタＤＲ’　＋　Ｄ　Ｒｓにセットされる。またクロ
ックＣＬｏがオンになるとぎ、フラグ制御回路１３２で
は、データ・レジスタＤＲのアドレス（第１図ではＯな
いし３）のうちフラグがオフになっているもののうちの
ひとつを信号線１１０全通してアドレス・レジスタＡＲ
ｏにセットする。アドレス−レジスタＡＲａの内容はそ
の後クロックＣＬＤＦ　、　ＣＬｎｓがオンになる時に
、それぞれデータ・レジスタＤ　ＲＦ　ＩＤ　ＲｓのＷ
ＲＩＴＥ　アドレスとなる（信号線１１３）。

命令発信回路１４０では、インストラクション・レジス
タｉＲ０ないしｉＲａのどれかがあくと、クロックＣＬ
、ないしＣＬ、のうちのひとつがオンになり、対応する
インストラクション・レジスタｉＲおよびアドレス・レ
ジスタＡＲにそれぞれｉ′ＲＯ９ＡＲ０の内容全敗り込
む。また、演算装置、命令の前後関係などから発信すべ
き命令を決定し、信号線ＳＥＬにより、インストラクシ
ョン・レジスタｉＲ１ないしｉＲ，ｌのひとつをセレク
トし、演算装置に命令を発信する。同時に、対応するア
ドレス・レジスタＡ　ＲｔないしＡ　Ｒ，のひとつを信
号線ｉｉ２’ｅ通してフラグ制御回路１３２に送る。

フラグ制御回路１３２では、送られてきたアドレスを信
号線１１１全通してデータ・レジスタＤＲＦ、ＤＲ８に
伝え、２つのデータを演算装置へ送る。

演算装置では、発信された命令及び２つのデータを受け
もって処理を行う。

第２図はフラグ制御回路の従来例のブロック図である。

第２図において、ＡはＡＮＤ回路、工はインバータ、０
はＯＲ回路、ＲＡＲはラッチ、２２２はデコーダ、２２
１はセレクト回路、２２０はエンコーダ、２３０ないし
２３３はセット／リセット・ラッチをそれぞれ示してい
る。デコーダ２２２は信号１１２をデコードして何のア
ドレスのフラグかを示すものであり、セレクト回路２２
１はフラグの状態から空いているアドレスを示すもので
ある。エンコーダ２２０はセレクトされたアドレス信号
をエンコードするものである。ラッチ２３０ないし２３
３のそれぞれは記憶場所Ｏないし３のそれぞれと１対１
に対応しており、対応する記憶場所のデータが有効であ
るか否かを示す。

例えばラッチ２３０がセットされていると１データ・レ
ジスタＤ　ＲＦおよびＤ　Ｒｓの記憶場所Ｏのデータが
有効であることを示す。ラッチＲＡＲは信号１１２をラ
ッチし、信号１１１として第１図のデータ・レジスタＤ
　ＲｙおよびＤ　Ｒｓに送るものである。信号＋ＳＥＴ
　ＦＬＡＧは、第１図のクロックがオンになる時にオン
となる信号であり、フラグをセットするタイミングを決
めるものである。信号＋５ＴＡＲＴ　ｌＮ５ＴＲＵＣＴ
ＩＯＮは、命令が発信される時に命令発信制御回路から
送られてくる信号であり、フラグをリセットするタイミ
ング全決めるものである。

次に第２図の動作について説明する。セレクト回路２２
１により、有効でないデータ（すでに演算装置へ送出さ
れたデータ）のアドレス（フラグはリセット状態）をセ
レクトし・　（値の小さいものを優先）、エンコーダ２
２０でコード化した後信号１１０として第１図のアドレ
ス・レジスタＡ几に伝える。またクロックＣＬｏがオン
になりアドレス・レジスタＡＲｏにセットされると同時
に、対応するアドレスのフラグｆｆ１ｓＥＴする。

命令発信回路１４０で命令が発信されると、信号＋５Ｔ
ＡＲＴ　ｌＮ５ＴＲＵＣＴＩＯＮと共にアドレス信号１
１２が送られ、対応するフラグをリセットする。またア
ドレス信号はラッチＲＡＲにラッチされ、ＲＥＡＤアド
レス信号１１１として第１図のデータ・レジスタＤＲＦ
、ＤＲ８に送られ、発信された命令で処理すべきデータ
が読み出され演算装置に送られる。

また以上とは別に、すべてのフラグがセット状態になる
と、ＡＬＬ　ＢＵＳＹ信号がオンになり、第１図の命令
取込み回路１３０を制御する制御部（図示せず）に送ら
れ、それ以上命令がインストラクション・レジスタｌ　
Ｒｏに取り込まれるのを防ぐ。

第３図ないし第６図に示される装置は、インストラクシ
ョン・レジスタやデータ・レジスタのような複数の情報
保持部を持った装置において、それらの容量のバランス
を変更するものである。第１図の装置ではインストラク
ション・レジスタの数とデータφレジスタの数は同じで
ある。ところが、実際の命令では外部データを使わない
ものも多く（例えば内部レジスタのみをオペランドとす
る命令）ソフトウェアによって必要なデータ・レジスタ
の個数は異なる。第３図ないし第６図の装置は、補助情
報保持部を設け、これをインストラクションφレジスタ
としてもデータ響レジスタとしても使用できるようにし
たものである。

第３図は本発明の命令取込み回路の１実施例のブロック
図である。第３図において％ＳＲＪとＳＲ８は補助情報
保持部、３００は構造変更信号、３２０ないし３２３は
セレクタ、・・３２４はデコーダ、３２５と３２６はセ
レクタをそれぞれ示している。

第３図においては、データ・レジスタＤ　ＲＦ　、　Ｄ
Ｒ８は３段としてらる。構造変更信号３００が論理「１
」の場合には第３図の命令取込み回路は等価的に第４図
に示されるようになり、構造変更信号３００が論理「０
」の場合には第３図の命令取込み回路は等価的に第５図
に示されるようになる。

これらの構造変更はセレクタ３２０ないし３２３の動作
に基づ（。第４図では、インストラクション・レジスタ
ｉＲｏとアドレス・レジスタＡ　Ｒｏ’ｋ　２段にする
構成となっているが、命令発信回路１４０内のインスト
ラクション・レジスタを増してもよい。この場合は、イ
ンストラクション・レジスタｉＲ工ないしｉＲ４および
アドレス・レジスタＡ　Ｒ，ないしＡＲ４の構成となる
。デコーダ３２４は、アドレス・レジスタＡＲｏの内容
が数値６３”の場合には信号３２８を出力し、′０”な
いし′２”の場合には信号３２７を出力する＠第３図の構成にしたときには、第１図のフラグ制御回路
１３２も変更しなくてはならない。第６図はフラグ制御
回路の機能変更部分のみを示す。

第６図において、構造変更信号が論理「１」のとぎには
ＯＲ回路６４０の出力が常に論理「０」となり、第２図
のラッチ２３０ないし２３２がセット状態、即ちデータ
・レジスタが３個つまったことにより、信号子ＡＴ、Ｌ
　ＢＵＳＹ信号が論理「１」となる。

次に、メモリ・アクセス制御装置の制御変更について第
７図ないし第１０図を参照しつつ説明する。

複数のデータ（ベクトル・データ）全高速に処理する計
算機においては、演算命令等全実行するにあたりなるべ
く主メモリ（以後ＭＥＭと記す）ヲ使わずベクトル・レ
ジスタ（内部レジスタ）だけで処理することが望まれる
。ベクトル・レジスタはひとつ又は複数個のエレメント
よりなり、骨エレメントにひとつひとつのデータが保持
されて、一般にはエレメントＯから順番に処理され、結
果が他のベクトル長レジスタに書込まれる。上記の目的
のためてはベクトル・レジスタの数が多い程よい。この
複数のベクトル・レジスタの集合をレジスタ群と呼ぶ。

しかし、ベクトル・レジスタ群の容量の制限あるいはソ
フトウェアの性質等により主メモリとベクトル・レジス
タ群との間のデータ転送はめる頻度でかならず存在する
。

第７図ないし第１０図は上記データ転送を行うアクセス
・パイプラインを複数段げたメモリ・アクセス制御装置
において、データ転送を効率よく制御する方式を説明す
るものである。

第７図はベクトル・データを高速処理する情報処理装置
の概要を示す図、第８図はベクトル・レジスタ群の構成
を示す図、第９図はバンク・タイミングを説明する図、
第１０図はメモリ・アクセス制御装置の１実施例のブロ
ック図である。

第７図において、ＭＥＭは主メモリ、ＳＵはスカラ処理
装置、ＭＣＵはメモリ制御装置、ＣＨＰはチャネル装置
、ＶＳＵはメモリ・アクセス制御装置、■ＩＵは命令制
御装置、ＶＬＲはベクトル長レジスタ、ＶＥＵは演算装
置、■ＲＧはベクトル・レジスタ群、ＶＵはベクトル処
理装置をそれぞれ示している。メモリ制御装置ＭＣＵは
、他の装置と主メモリＭＥＭとの間のデータ転送を制御
するものであり、スカシ処理装置ＳＵはスカシ・データ
（ベクトル・データに対するもので、エレメントが１個
のもの）を処理するものである。ベクトル・データ処理
装置ＶＵはベクトル・データを高速処理するものであり
、演算装置ＶＥＵはベクトル・レジスタをオペランドと
して各種演算命令を実行するものでおる。命令制御装置
ＶＩＵは、メモリ・アクセス制御装置ＶＳＵや演算装置
ＶＥＵに対する命令発信を制御するものでるる。

ベクトル長レジスタＶＬＲには、ベクトル長がセットさ
れる。ベクトル長は有効なエレメント数を示し、メモリ
・アクセス制御装置ＶＳＵはベクトル長で示された数の
エレメント・データを主メモリＭＥＭとベクトル・レジ
スタ群ＶＲＧの間で転送し、また、演算装置ＶＥＵはベ
クトル長で示された個数のエレメント・データ全同一の
命令で処理する。

第８図はベクトル・レジスタ群ＶＲＧの１例を示すもの
である。ベクトル・レジスタ群ＶＲＧは、アクセス・タ
イムが１τ（ＶＵのクロック・サイクル）以下のＲＡＭ
で構成され、８インタリーブとされている。各ベクトル
・レジスタＶＲのエレメント数は、説明を簡単のため８
個を基本とする。

実際のエレメント数は可変であり、ベクトル長によって
与えられる。ベクトル・レジスタＶＲの個数は２５６個
であり、８ビツトのＶＲアドレスで指定される。エレメ
ントの割付けは、ベクトル・レジスタ群が１個の場合、
ニレメントルに対してバンクルを割付ける。

ベクトル命令語は下記に示すように、命令の種類を示す
ＯＰコード（Ｑｐｅｒａｔｉｏｎ　Ｃｏｄｅ　）部並び
に３個のベクトル・データのオペランドを示す１１部ｓ
　Ｒｔ部およびＲ３部より成る。

なお、各フィードは１バイトの大きさをもつ。一般に％
　Ｒ１とＲ２で示されるベクトル・レジスタのベクトル
・データに対して、各同一番号のエレメントごとにＯＰ
コードで示される演算全実行し、Ｒ１で示されるベクト
ル・レジスタの同一番号のエレメントに結果を書き込む
。

第１０図はメモリ・アクセス制御装置の構成を示す図で
ある。第１０図において、１００ＯＡと１０００Ｂはア
クセス−パイプライン、１００ＩＡと１００１Ｂはフェ
ッチ命データ・レジスタ％１００２Ａと１００２Ｂはス
トアーデータ・レジスタ、１００３Ａと１００３Ｂはア
ライン回路、１００４Ａと１００４Ｂはアライン◆レジ
スタ・スタック、１００５Ａと１００５Ｂはゲート論理
回路、１０１０Ａとｌ０ＩＯＢは双方向バス、１０３０
は構造変更信号を示す。

アクセス・パイプライン１００ＯＡの動作全説明する。

なお、アクセス・パイプライン１００ＯＢの動作は、１
０００Ａと同じでおる。データ・フェッチの場合、双方
向バス１０１０Ａ？介してメモリ制御装置ＭＣＵから４
エレメント分のデータが送られ、アライン回路１００３
Ａに入り、アライン回路１００３Ａによって正しいエレ
メント順に並べ換えられ、アライン・レジスタ・スタッ
ク１００４Ａに保持される。アライン・レジスタ・スタ
ック１００４Ａに保持されたエレメント・データはＦｉ
ＦＯ（ファーストイン・ファーストアウト）式に取り出
されて、バンク・タイムが取れた時に１エレメントずつ
ベクトル・レジスタに書込まれる。データ・ストアの場
合、バンク・タイムが取れた時に、１ニレメントスつベ
クトル・レジスタから読み出され、アライン・レジスタ
・スタック１００４Ａに保持される。アライン・レジス
タ・スタック１００４Ａに保持されたエレメント・デー
タはｌ；’ｉＦｏ　式に取り出され、アライン回路１０
０３Ａによってアドレス順に並べ換えられてストア・デ
ータ・レジスタ１００２Ａに入り、双方向バス１０１０
Ａ　ｆｆｉ介してメモリ制御装置ＭＣＵに送られる。こ
の基本動作は、アクセス・パイプライン１００ＯＡ、１
００ＯＢとも構造変更信号１０３０の値にか〜わらず、
変わらない。ゲート論理回路１００５Ａは、入力データ
を出力側に伝えるか否かを制御するゲート群より成り、
構造変更信号１０３０の値が論理「０」のときはゲート
が閉じ、論理「１」のときはゲートを開く。構造変更信
号１０３０が論理「０」のとき全１パイプ・モード、論
理「１」のとき全２パイプ・モードと呼ぶことにする◎ 第９図はバンク・タイミングを・説明する図である。バ
ンクφタイミングとは、ベクトル・レジスタの最初のエ
レメント（エレメントｏ＞”＋アクセスするタイミング
を各アクセス源（アクセス・パイプラインや演算器）ご
とに規定するものであり、Ｋ、Ｅｌ　、　Ｅｌ、Ｅｓ、
　Ｌ、Ｆｔ　−Ｆｓ−Ｆｓの８つのタイミングがサイク
リックに回っている。ＫとＬとＥ、とＦ、　、　Ｂ、と
Ｆ、では、それぞれ命令語のＲ１部、Ｒ２部、１％部で
指定されるベクトル・レジスタをアクセスする。なお、
２パイプ・モードの場合、バンク・タイミングにはアク
セス・パイプライン１０００Ａに割当てられ、バンク・
タイミングＬはアクセス・パイプライン１００ＯＢに割
当てられているが、１パイプ・モードの場合、バンク・
タイミングＫｕアクセス・パイプライン１００ＯＡと１
０００Ｂに割当てられ、バンク・タイミングＬもアクセ
ス・パイプライン１００ＯＡと１００ＯＢに割当てられ
る。

１パイプ・モードの場合、アライン・レジスタ・スタッ
ク１００４Ａはベクトル・レジスタ群■ＲＧのバンクＯ
ないし３のみと接続され、アライン・レジスタ・スタッ
ク１００４Ｂｆｌベクトル・レジスタ群ＶＲＧのバンク
４ないし７のみと接続される。こ〜で、アクセス・パイ
プライン１００ＯＡと１０００Ｂは同一命令全同時に実
行する。即ち、第９図において、アクセス・パイプライ
ン１００ＯＡと１０００Ｂは共にＫ又はＬのタイミング
で同時にベクトル・レジスタのアクセスを開始する。た
ｙし、アクセス・パイプライン１００ＯＡＩエレメント
Ｏないし３を、アクセス・パイプライン１０００Ｂはエ
レメント４ないし７をベクトル・レジスタにＷＲＩＴＥ
又はベクトル・レジスタからＲＥＡＤする。

２パイプ・モードの場合、アライン・レジスタ・スタッ
ク１００４Ａ、１００４Ｂは共にベクトル・レジスタ群
のバンク０ないし７と接続される。このモードの場合、
第９図の実線で示すように、アクセス・パイプライン１
００ＯＡと１００ＯＢのバンク・タイムが異っているた
めζベクトル・レジスタ群ＶＲＧの１個のバンクに注目
すると、アクセス・パイプライン１００ＯＡと１００Ｏ
Ｂが同時に１個のバンクをアクセスすることはない。従
って、アクセス・パイプライン１００ＯＡと１００ＯＢ
は独立に動作可能となり、同時に２命令の実行を行い得
る。

１バイブモードでは、１命令しか実行できないが、ベク
トル・レジスタ全エレメント″ＩＯ”から′７”までア
クセスするのに４τで済む。２パイプモードでは、同時
に２命令実行できるが、ベクトル・レジスタをエレメン
ト″０”から１７”までアクセスするのに８τかかる。

従って、メモリ・アクセス命令の頻度が多い場合ｔ２パ
イプモードの方が同時に２命令実行でき有利でるり、メ
モリ・アクセス命令の頻度が少ない場合は、１パイプ・
モードの方がデータ転送量が２倍になるので有利である
。

第１１図は本発明における構成ないし論理を変更する機
構を制御する構造変更制御部の１実施例のブロック図で
ある。この実施例は、命令タイプを記録し、その結′果
により構成変更を行うものでおり、以下の事項全前提と
している。

（イ）　第３図の命令取込み回路に適用する。

仲）命令タイプとして外部データを使用する命令（以下
ＥＤ命令と記す）のみ全記録する。

（ハ）　記録期間は第３図の命令レジスタｉＲｏに投入
された命令の回数、すなわちクロックＣＬｏがオンにな
った回数ｎｆ計数し、あらかじめ定められた数Ｎにルが
等しくなるまでとする。上記の期間ＥＤ命令の回数ｘｆ
計数し、あらかじめ定められた数Ｘ以上であったなら、
第３図の構成を第５図になるようにする。

第１１図において、１１１０はデコーダ、１１１１はＡ
ＮＤ回路、１１１２と１１１３はデコーダ１１１０の出
力信号線、１１２０はカウンタ、１１２１はカウンタ１
１２０の出力信号線、１１３０は比較回路、１１３１な
いし１１３３はラッチ、１１３４はＡＮＤ回路、１１３
５は比較回路１１３０の出力信号線、１１４０はセット
／リセット・ラッチ、１１４１はＡＮＤ回路、１１５０
はカウンタ、１１５１はカウンタ１１５０の出力信号線
、１１５２はセット／リセット・ラッチ、１１５３はＡ
ＮＤ回路、１１６０は比較回路、１１６１ないし１１６
４はラッチ、１１６５はＡＮＤ回路、１１６６と１１６
７は信号線、１１７０はシリアライズ制御部、１１７１
はシリアライズ・エンド信号線をそれぞれ示している。

デコーダ１１１０は、ＥＤ命令が送られて来ると、信号
線１１１２上に論理「１」を出力し、構造変更命令が送
られて来ると信号線１１１３上に論理「１」を出力する
。ＡＮＤ回路１１１１は、信号線１１１２上の信号が論
理「１」、クロックＣＬＯがオン及び信号線１１６７上
の信号が論理「１」になると、論理「１」を出力する。

カウンタ１１２０ｉｊ：、ＡＮＤ回路１１１１の出力が
論理「１」になる度にカウント・アップされ、また、信
号線１１７１上の信号が論理「１」になると−数値″０
”がセットされる。

カウンタ１１２０の値Ｘは信号線１１２１ｆｆｉ介して
比較回路１１３０に送られる。比較回路１１３０は、ラ
ッチ１１３１ないし１１３３全有しており、ラッテ１１
３１ないし１１３３は数値Ｘを示す。この例では数値Ｎ
は５′°とされている。カウンタ１１２ｏの値Ｘが値Ｘ
と等しくなると、信号線１１３５上の信号は論理「１」
になり、セット／リセット・ラッチ１１４０がセットさ
れる。信号線１１１３上の信号が論理「１」になると、
クロックＣＬｏと同期してセット／リセット・ラッチ１
１５２がセットされ、カウンタ１１５０はカウント可能
状態となり、クロ、ツクＣＬｏ　ｋカウントする。セッ
ト／リセットΦラッチ１１５２は信号線１１７１上の信
号が論理「１」になると、リセットされる。セット／リ
セット・ラッチ１１５２がリセットの状態の下でクロッ
クＣＬｏが生成されると、カラン）１１５０の値ｎは零
になる。カウンタ１１５０の値ｎは信号線１１５１上に
出力され１比較回路１１６０に送られる。比較回路１１
６０は、ラッチ１１６１ないし１１６４を有しており１
ラツチ１１ｄ１ないし１１６４は値Ｎ’（ｒ示す。この
例では値Ｎは数値６１０”である。カウンタ１１５０の
値ルが値Ｎに等しくなると、信号線１１６６上の信号は
論理「１」となる。シリアライズ制御部１１７０は、信
号線１１６６の信号が′１”になると起動され、第１図
のインストラクション・レジスタｉＲＯないしｉＲＪに
保持されている全命令が終了するまで後続命令の実行を
禁止しくクロックＣＬＯをオンにしない）、すべてのイ
ンストラクション・レジスタ１Ｒｊ１１ないしｉＲ８が
空き状態になると、信号線１１７１上の信号をオンにす
る。以上の動作全命令のシリアライズと呼ぶ・セット／
リセット。

ラッチ１１８０はＳＥＴ優先のセット／リセット・ラッ
チで、Ｒ入力が′１”となるとリセットされ信号線３０
０の出力は論理「０」となるが、Ｓ入力が１”となると
こちらの方が優先され、信号線３００の信号は論理「１
」と７Ｊ：る。

次に第１１図の実施例全体の動作について説明する。ｎ
　＜　Ｈの期間は信号線１１６７の信号が論理「１」と
なっている。バッファ１３１から信号線１０１Ｔｈ介し
てＥＤ命令が送られてくると、デコーダ１１１０１ｄ信
号線１１１２上の信号を論理「１」とし、クロックＣＬ
ｏがオンになるとカウンタ１１２０の値Ｘは＋１される
。カウンタ１１２０の値Ｘが値Ｘになると、セット／リ
セット・ラッチ１１４０がセットされる。ｎ　＝　Ｎに
なると、信号線１１６７上の信号が論理「０」となり、
カウンタ１１２０のカウント・アップは禁止される。ま
た、シリアライズ制御部１１７０が起動されてシリアラ
イズが開始され、これが終ると、信号線１１７１上のシ
リアライズ・エンド信号が論理「１」となる。この時、
ｘ＜Ｘであったとすると、セット／リセット・ラッチ１
１４０はリセット状態であり、Ｄ出力が論理「１」とな
っているので、セット／リセット・ラッチ１１８０がセ
ットされ、信号線３００上の構造変更信号は論理「１」
となる。またＸ≧Ｘであったとすると、セット／リセッ
ト・ラッチ１１４０はセットされており、そのＤ出力は
論理「０」になっているので、セット／リセット・ラッ
チ１１８０はリセットされ、信号線３００上の構造変更
信号は論理「０」になる。また上記動作と同時に信号線
１１７１上の信号がオンになると、カウンタ１１２０は
０セツトされ、セット／リセット・ラッチ１１４０はリ
セットされ、初期値にもどり、またクロックＣＬ、の禁
止も解かれる。こ〜で、次にシリアライズ・エンド信号
がオンになるまでセット／リセット・ラッチ１１８０の
値は不変である。信号線１１８１の信号が論理「１」の
ときは、第４図の構成となり、論理「０」のときは第５
図の構成となる。

なお、第１１図ではラッチ１１３１ないし１１３３およ
び１１６１ないし１１６４の出力はそれぞれ定められた
値を出力するように設定されているが、この値全構成制
御又は０ＰＳＲ（オペレーション　ステータス　レジス
タ）によって変えるようにしてもよい。また、第１１図
ではＸ＝５、Ｎ＝１０としたがＸやＮが小さいとシリア
ライズが頻繁に起こり、それによるロスが構成変更によ
るメリットより大きくなり、かえって性能低下になる。

従ってＸやＮの間は、シリアライズによるロスが構成変
更によるメリットに比してずつと小さくなるようにある
程度大きい値を設定する必要がある。

以上が、信号線３００の信号を論理「Ｏ」か「１」に決
定する１回のプロセス（ＣＬｏがＮ回出される）である
が、本発明ではこの１回のプロセスを起動するために特
定の命令を定める。この特定の命令としては既存の命令
（例えばＥＤ命令等）を使ってもよいし新たな特殊命令
を用意しても良（ゝＯ上記命令が送られてくると、デコーダ１１１０の信信号
線１１１３の信号が論理「１」となりセット／リセット
・ラッチ１１５２がリセット状態（上記プロセス中でな
いことを示す）であると、アンド回路１１５３’に通し
てカウンタ１１５０がＯセットされる。また同時にセッ
ト／リセット・ラッチ１１５２がセット状態となりカウ
ントアツプ可能信号がオンになることによって、上記１
回のプロセスが起動される。

また新たな特殊命令を用意すれば、上記の起動をする時
点でラッチ１１３１ないし１１３３およびラッチ１１６
１７．ｃいし１１６４の値をプログラムにより変更する
ことができる。方法としては例えば、命令語の一部に直
接ＸないしＮの値金示すフィールドを設けてもよいし、
ちるいは命令語によって示される汎用レジスタ等の値に
よってＸないしＮの値を定めてもよい。

第１２図は本発明における構成又は論理を変更する機構
を制御する構造変更制御部の他の実施例のブロック図で
ある。この実施例はハードウェアの使用状況により論理
変更を行うものであり１下記の事項を前提としている。

（イ）　第１０図のメモリ・アクセス制御装置ＶＳＵに
適用する。

（ロ）　ハードウェアの使用状況として第１０図のアラ
イン・レジスタ・スタック１００４Ｂのうち実際使われ
ているレジスタの個数ｒｆ用いる。

（ハ）　記録期間はＮサイクル（マシンサイクルのクロ
ックがＮ回出る期間）とする。

に）　上記の期間、ｒが現在のノ・−ドウエア構造によ
って定められた値Ｒ１又はＲ′２以上となった回数ｘｆ
計数し、あらかじめ定められた数Ｘ以上であったなら、
第１０図の論理を２パイプモードとする。

第１２図において、１２００は信号線、１２１０と１２
１１はレジスタ、１２１２と１２１３は判定回路、１２
１４と１２１５はＡＮＤ回路、１２１６はＯＲ回路、１
２２０はカウンタ、１２３０は比較回路、１２３１は比
較回路の出力信号線、１２４０はセット／リセット・ラ
ッチ、１２４１はＡＮＤ回路、１２５０はカウンタ、１
２５１は信号線ｓ　１２５２はセット／リセット・ラッ
チ、１２５３はＡＮＤ回路、１２６０Ｆｓ、比較回路、
１２６１は比較回路１２６０の出力信号線１１２７０は
シリアライズ制御部、１２７１と１２７２はシリアライ
ズ制御部の出力信号線、１２８０はセット優先のセット
／リセット・ラッチ１　１２８２と１２８３はセット／
リセット・ラッチ１２８０の出力信号線をそれぞれ示し
ている。

信号線１２００はアライン拳レジスタ・スタック１００
４Ｂのうち実際に使用されているレジスタの個数ｒｆｚ
伝送する。個数ｒは第１０図のメモリ・アクセス制御装
置ＶＳＵを制御する制御部（図示せず）から送られ、例
えばアライン・レジスタ・スタックのＷＲＩＴＦ！アド
レスとＲＥＡＤアドレスの差を用いる。レジスタ１２１
０は値Ｒｓｅ保持するものであり、レジスタ１２１１は
値Ｒａ　ｋ保持するものである。この例ではＲｔ　＝　
６　、Ｒｔ　＝　３とされている。判定回路１２１２は
ｒ≧Ｒ１ｆｆｉ判定し、条件が成立したら論理「１」を
出力し、同様に判定回路１２１３はｒ≧Ｒ１を判定し、
条件が成立したら論理「１」を出力する。ＡＮＤ回路１
２１４は、ｒ≧Ｒ１の条件が成立していること、信号線
１２７３の信号が論理「１」であること及び信号線１２
８２の信号が論理「１」であることを条件として論理「
１」全出力する。ＡＮＤ回路１２１５は、ｒ≧Ｒ２条件
が成立していること、信号線１２７３上の信号が論理「
１」であること及び信号線１２８３の信号が論理「１」
であることを条件として論理「１」を出力する。信号線
１２８２の信号が論理「１」でらることは１バイブ・モ
ードであること全示し、信号線１２８３の信号が論理「
１」であることは２パイプ・モードであることを示す。

ＡＮＤ回路１２１４と１２１５の出力はＯＲ回路１２１
６に入力され、ＯＲ１回路１２１６の出力はカウンタ１２２０に入力される。

カウンタ１２２０はＯＲ回路１２１６の出力が論理「１
」となった回数をカウントする。比較回路１２３０は、
カラン）　１２２０の値ＸがＸと等しくなったか否か全
検出し、Ｊ＝Ｘのとき論理「１」全信号線１２３１上に
出力する。信号線１２３１上の信号はセット／リセット
・ラッチ１２４０のＳ入力端子に印加される。セット／
リセット・ラッチ１２４０のＲ入力端子には信号線１２
７１上のシリアライズ・エンド信号が、入力される。Ａ
ＮＤ回路１２４１は、セット／リセット・ラッチのＤ出
力およびシリアライズ・エンド信号全入力としている。

セット／リセット・ラッチ１２８０のＳ入力端子にはＡ
ＮＤ回路１２４１の出力が印加され、Ｒ入力端子にはシ
リアライズ・エンド信号が入力される。なお、信号線１
２７１上のシリアライズ・エンド信号が論理「１」にな
ると、カウンタ１２２０の値Ｘは零となる。信号線１２
５１の信号は、バッファ１３１から所定の命令が読み出
されると、論理「１」となる、信号線１２５１の信号が
論理「１」であり、且つクロック２ＣＬ、がオンであれば、セット／リセット・ラッチ１２
５２はセットされる。セット／リセット・ラッチ１２５
２のＲ入力端子には信号線１２７１上のシリアライズ・
エンド信号が供給される。ＡＮＤ回路１２５３は、信号
線１２５１の信号が論理「１」でちること、クロックＣ
ＬＯがオンであること及び信号線１２７１上の信号が論
理「１」であること全条件として論理「１」を出力する
。ＡＮＤ回路１２５３が論理「１」を出力すると、カウ
ンタ１２５０の値ルは零になる。カウンタ１２５０は、
マシン・サイクルのクロック全カウントするものである
。セット／リセット・ラッチ１２５２のＤ出力が論理「
１」となると、カウンタ１２５０はカウント・アップ可
能状態となり、信号線１２７２上の信号が論理「１」と
なると、カウンタ１２５０はカウント・アップ禁止状態
となる。信号線１２７２上の信号が論理「ｌ」でるるこ
とは、シリアライズで処理実行中でろることを示す。比
較回路１２６０は、カウンタ１２５０の値ルがＮと等し
いか否かを調べ、ｎ＝Ｈになると、信号線１２６１上の
信号を論理「１」にする。

信号線１２６１上の信号が論理「１」になると、シリア
ライズ制御部１２７０はシリアライズ処理を実行する・
シリアライズ実行中は信号線１２７２上の信号は論理「
１」であり、シリアライズ処理が終了すると、信号線１
２７１上にシリアライズ・エンド信号が出力される。

次に全体の動作について説明する。シリアライズ処理が
終り、カウンタ１２５０が動作している状態の下では、
信号線１２７３の信号が論理「１」となり、ＡＮＤ回路
１２１４．１２１５が有効になる。

現在１パイプ・モードで動作しているときには信号線１
２８２の信号が論理「１」となり、ＡＮＤ回路１２１４
が有効になる。この状態では、判定回路１２１２によっ
てγとＲ８の値、が比較され、ｒ≧Ｒ１であると、ＯＲ
回路１２１６の出力が論理「ｌ」となり、カウンタ１２
２０の値Ｘが＋１される。２パイプ・モードで動作中の
場合は信号線１２８３の信号は論理「１」となり、ＡＮ
Ｄ回路１２１５が有効になる。この状態では判定回路１
２１３によりｒとＲ１の値が比較され、ｒ≧Ｒ１である
とＯＲ回路１２１６の出力が論理「１」となり、カウン
タ１２２０の値Ｘが＋１される。カウンタ１２２０の値
ＸがＸになると、セット／リセット・ラッチ１２４０が
セットされる。カウンタ１２５０の値ルがＮになると、
シリアライズ制御部１２７０がシリアライズ処理を行う
。この期間はカウンタ１２２０および１２５０のカウン
ト・アップは禁止される。シリアライズ処理が終了する
と、信号線１２７１上にシリアライズ・エンド信号が出
力される。シリアライズ信号が出力されたとき、セット
／リセット・ラッチ１２４０がセットされている場合に
は、セット／リセット・ラッチ１２８０はリセットされ
、信号線１０３０の信イズ・エンド信号が出力されたと
き、セット／リセット・ラッチ１２４０がリセットされ
ている場合には、セット／リセット・ラッチ１２８０は
セットされ、信号線１０３０の信号は論理「０」、信号
線１２８２の信号は論理「１」、信号線１２８３の信号
は論理「０」となる。信号線１０３０の信号が論理「Ｏ
」の場合には、第１０図のメモリ・アクセス制御装置Ｖ
ＳＵは１パイプ・モードとなり、論理「１」の場合には
２パイプ・モードになる。また、１パイプ・モードと２
パイプ・モードの状態によりてｒが比較される値’ｌ”
　Ｒｓ　”　６　＋　Ｒ１＝３としたのは以下の理由に
よる。

１パイプ・モード状態では、ｒが６になる回数Ｘが少な
いということは第７図の主メ毛りをアクセスする命令が
少なくアライン・レジスタ・スタックのオーバ７０−が
少ないので、次のＮ期間にも１パイプ・モードにした方
が有利であると推測されるからである。Ｘが大きい場合
は逆のことが言える。２パイプ・モード状態では、ｒが
３以上になる回数Ｘが少ないということはアライン・レ
ジスタ・スタック１００４Ｂがほとんど空いており、ア
クセス・パイプライン１００ＯＢからまり動作してない
ことを示すので、次のＮ期間には１ノくイブ・モードに
した方が有利であると推測されるからでめる。Ｘが大き
い場合は逆のことが言えるＯなお、第１２図ではレジス
タ１２１０．Ｊ２１１の出力は定められた値全出力する
ように設定されているが、この値は構成制御又は０ＰＳ
Ｒ等によって変えるようにしてもよい。また、ＸやＮの
値については第１１図の実施例で記述したと同様のこと
が言える。

第１２図の実施例は、信号線１２５１の信号が論理「１
」になったとき、即ち特定命令がバッファ１１３１から
読出され、インストラクション・レジスタｉＲｏにセッ
トされるときに、処理を開始するが、この特定命令とし
ては、既存の命令（メモリ・アクセス命令等）を用いて
もよいし、新たな特殊命令を用意してもよい。この新た
な特殊命令によってＸやＮの値だけでなく、Ｒ１やＲ６
の値を定めるようにしてもよい。

第１３図および第１４図は情報処理装置の状態に応じて
ファームウェアにおける論理を変更する本発明の詳細な
説明するものでおる。

第１３図はマイクロプログラムの例を示す。このマイク
ロプログラムは、第１０図のメモリ・アクセス制御装置
ＶＳＵ？制御するものであり、第゛１３図（イ）は１パ
イプ・モードの場合にストア命令を実行するためのマイ
クロプログラム１第１３図（ロ）は２パイプ・モードの
場合にストア命令全実行する場合のマイクロプログラム
を示している。１パイプ・モードの場合には、第１３図
（イ）のマイクロプログラムが制御記憶Ｃ８に格納され
、２パイプ・モードの場合には第１３図（ロ）のマイク
ロプログラムが制御記憶Ｃ８に格納される。１３図にお
いて、”　、ａ　１　ｂなどは制御記憶Ｃ８の番地を示
す、第１３図の各マイクロ命令は下記のような処理を行
うためのものである。

ＨＫアクセス・パイプライン１００ＯＡ　、１００ＯＢのう
ち現時点で空いているパイプラインを選択する。

ＶＲＬベクトル・レジスタ群ＶＲＧのバンクＯないし３ｔ−Ｒ
ＥＡＤＬ、アライン・レジスタφスタックに入る。

ＶＲＨベクトル・レジスタ集合体ＶＲＧのバンク４ないし７ｅ
ＲＥＡＤＬ　、アライン・レジスタ・スタックに入れる
。

ＬＧＮＡアクセス・パイプライン１００ＯＡのアライン回路１０
０３Ａを動作させる。

ＬＧＮＢアクセス・パイプライン１００ＯＢのアライン回路１０
０３Ｂ全動作させる。

ＴＭＣＵＡアクセス・パイプライン１００ＯＡのアライン回路１０
０３Ａからの出力音メモリ制御装置ＭＣＵに送る。

ＴＭＣＵＢアクセス・パイプライン１００ＯＢのアライン回路１０
０３Ｂからの出力をメモリ制御装置ＭＣＵに送る。

１パイプ・モードの場合にストア命令が発信されると番
地ルないしル＋５までのマイクロプログラムが動作する
。ＲＶＲＬによってベクトル・レジスタ・レジスタ・ス
タック１００４Ａに入り、ＲＶＲＨによってベクトル・
レジスタ群ＶＲＧのバンク４ないし７のデータがアライ
ン・レジスタ・スタック１００４Ｂに入る。次にＡ’Ｌ
ＧＮＡ、ＡＩ、ＧＮＢによってそれぞれアライン回路１
００３Ａ　、１００３Ｂが動作し、ＴＭＣＵＡ　、ＴＭ
ＣＵＢによってそれぞれ双方向バスｌ０ＩＯＡ　、ｌ０
ＩＯＢを通してデータがメモリ制御装置ＭＣＵに送られ
る。

２パイプ・モードの場合にストア命令が発信されると、
まずａ−１番地のＣＨＫによってアクセス・パイプライ
ン１００ＯＡ　、１００ＯＢのうちどのパイプラインが
空いている（命令を実行してない）かをチェックする。

どちらも空いていない場合は、どちらかが空くまで待た
される。次に例えばアクセス・パイプライン１００ＯＡ
が空いたとするとａ番地から実行される。ＲＶＲＬによ
ってアライン・レジスタースタック１００４．Ａにベク
トル・レジスタのバンクＯないし３のデータが入り、次
にＲＶＲＨによってバンク４ないし７のデータがアライ
ン・レジスタ・スタック１００４Ａに入る。あとは１パ
イプ・モードの場合も同様である。アクセス・パイプラ
イン１００ＯＢが空いたときは、ｂ番地から実行される
。動作はアクセス・パイプライン１０００Ａの場合も同
様である。このように制御記憶Ｃ８の内容を変えること
により、モードに見合ったマイクロ命令の実行がなされ
る。

１パイプ・モードから２パイプ・モードに、又は２パイ
プ・モードから１パイプ・モードにモードが変更される
と、制御記憶Ｃ８の内容を変更する必要がある。第１４
図は制御記憶の内容を変更する方法全説明するものであ
る。第１４図において１４１０はデータ・バス、１４２
１はＸ番地から始まるエリア、１４２２はｙ番地から始
まるエリア、１４２３は一般のマイクロブ四グラム全格
納するエリア、１４３０は制御部、１４３１はリクエス
ト信号線上それぞれ示している。エリア１４２１には第
１３プ四グラム全ロードするためのマイクロ命令が入っ
ており、エリア１４２２には第１３図（ロ）に示すよう
な２パイプ・モード用のマイクロプログラムをロードす
るためのマイクロ命令が入っている。制御部１４３０は
１メモリ制御装置ＭＣＵに制御記憶のためデータを送る
ようにリクエストを出すためのものである。データ・バ
ス１４１０は、主メモリＭＥＭからのデータを制御記憶
Ｃ８にロードするためのものである。

第１２図の構造変更制御の出力信号線１０３０の信号が
１パイプ・モードを示していると制御記憶Ｃ８のＸ番地
からマイクロ命令が読み出され、その実行によりエリア
１４２３には１パイプ・モード用のマイクロプログラム
が入る。出力信号線１０３０の信号が２パイプ・モード
を示していると制御記憶Ｃ８のｙ番地からマイクロ命令
が読み出され、その実行により、エリア１４２３には２
パイプ・モード用のマイクロプログラムが入る。

〔発明の効果〕

以上の説明から明らかなように、本発明の適用により計
算機自身がソフトウェアに適するよ５に、自動的にハー
ドウェアないしファームウェアの構造を変更できるので
、ＴＳＳ等の使用によりプログラムがこまめに変るよう
な状況においても各プログラムに応じた柔軟性に富み、
より汎用的な計算機とすることができる。特に多種多様
なプログラム上流すような場合には非常に有効となる。

また、本発明は、プログラマ等がソフトウェアを作る際
に非常に有効となる。つまり、ソフトウェアの中に本発
明による命令を入れることにより、計算機をそのソフト
ウェアに最も適した構造とすることができるからである
。なお、詳細説明では単に２つの実施例を上げるにとｙ
めたが、これ以外にもさまざまな構造変更機能およびそ
の制御部が考えられる。

また、これらの構造変更機能を随所に用いることにより
さらに柔軟性の高い計算機とすることが出来る。

【図面の簡単な説明】

第１図は命令制御装置の従来例のブロック図１第２図は
第１図のフラグ制御回路のブロック図、３０ツク図、第４図は第３図の信号３００が論理用のとき
の第３図の等価的な構成を示す図、第５図は第３図の信
号３００が論理「０」のときの第３図の等価的な構成全
説明する図、第６図は本発明のフラグ制御回路の要部の
１実施例のブロック図、第７図はベクトル・データを高
速に処理する情報処理装置の概要金示す図、第８図はベ
クトル・レジスタ群の構成を示す図、第９図はバンク・
タイミングを説明する図、第１０図はメモリ・アクセス
制御装置の１実施例のブロック図、第１１図は構造変更
制御部の１実施例のブロック図、第１２図は構造変更制
御部の他の実施例のブロック図、第１３図は１パイプ・
モード用および２パイプ・モード用のマイクロプログラ
ムの例を示す図、第１４図は制御記憶の内容を変更する
方法金示す図である。１２０・・・外部装置、１３０・・・命令取込み回路、
１４０・・・命令発信回路、１３２・・・フラグ制御回
路、ＳＵ−・・スカシ・データ処理装置、ＭＣＵ・・・
メモリ４４制御装置、ＣＨＰ・・・チャネル装置、ｖＵ・・・ベク
トル・データ処理装置、■ＳＵ・・・メモリ・アクセス
制御装置、ＶＲＧ・・・ベクトル・レジスタ群、ＶＩＵ
・・・命令制御装置、ＶＥＵ・・・演算装置、ＶＬＲ・
・・ベクトル長レジスタ％　１０００Ａと１００ＯＢ・
・・アクセス・パイプライン。特許出願人　富士通株式会社代理人弁理士　京　谷　四　部 ’ｆＧ凹ＶεＵ８０

Claims

【特許請求の範囲】

（１）情報処理装置において、ハードウェアないしノア
ｉムウエアの構成ないし論理を変更する機能を有し、特
定の命令により起動され、その後ある期間情報処理装置
におけるある特定の状態を記録し、その結果によって上
記構成ないし論理を変更する構造変更制御部を有するこ
とを特徴とする情報処理装置。
（２）既存の定められた命令により起動される構造変更
制御部を有することを特徴とする特許請求の範囲第（１
）項記載の情報処理装置。
（３）新たな命令を用意し該命令により起動される構造
変更制御部金有することを特徴とする特許請求の範囲第
（１）項記載の情報処理装置。
（４）新たな命令により情報処理装置における状態を記
録する期間又はその他のパラメータを定めることを特徴
とする特許請求の範囲第（３）項記載の情報処理装置。