JPS6158853B2 - - Google Patents

Description

【発明の詳細な説明】 本発明の技術分野 本発明は主記憶装置と中央処理ユニツトとをイ
ンターフエイスするハードウエアに関し、更に具
体的には第１の速度で動作する主記憶装置と第２
の速度で動作する中央処理ユニツトとをインター
フエイスするハードウエアに関する。

本発明に従えば、低速主記憶装置メモリへ接続
された高速中央処理ユニツトの生産性を最大にす
ることができる。この生産性の最大化は、中央処
理ユニツトの動作を主記憶装置の動作と重復させ
ることによつて達成される。更に、中央処理ユニ
ツトの生産性は、主記憶装置メモリが指令を切れ
目なく受取るよう能動化することによつて最大化
される。即ち、１つの主記憶装置指令が完了する
前に次の指令が出されてよい。更に、あたかも主
記憶装置メモリが連続して利用可能であるかの如
く中央処理ユニツトから動作コードを発生させる
ことによつて、中央処理ユニツトの生産性が増大
される。

低速主記憶装置メモリへ接続された中央処理ユ
ニツトの生産性の最大化は、命令コードを出して
いるマイクロプログラムが主記憶装置メモリの動
作よりも前に進んだ時に機能するハードウエア・
インターロツクによつて達成される。このハード
ウエア・インターロツクによつて、中央処理ユニ
ツトはインターロツク信号が存在する限りにおい
て短時間だけ動作を禁止される。更に、このハー
ドウエア・インターロツクは、インターフエイ
ス・レジスタによつて受取られたデータがエラー
を有する時、常に中央処理ユニツトの動作を禁止
する。

背景の技術 これまで、コンピユータ・システムの実施化に
あたつて、処理サイクルの速度を制御して、主記
憶装置メモリの動作サイクルの速度に合せること
が行われた。この事は、使用し易い単純な設計を
可能としたが、システムの動作効率という点から
は改善の余地があつた。コストを考えた場合、主
記憶装置メモリの動作速度は中央処理ユニツトの
動作よりも低速にしなければならず、全体のシス
テムは主記憶装置メモリの動作サイクルの速さで
動作するので、その制約を受けることになる。大
型メモリを必要とするコンピユータ・システムに
おいて、中央処理ユニツトと同じサイクル速度で
動作するように主記憶装置をパツケージし、電力
を与え、冷却することはコストの点で問題があ
る。

この問題を克服するため、大型コンピユータ・
システムにおいて中央処理ユニツトと主記憶装置
メモリとを相互接続する小型高速バツフア（キヤ
ツシ・メモリ）の利用が試みられた。キヤツシ・
メモリは主記憶装置メモリの低速動作サイクルと
中央処理ユニツトの高速動作サイクルとの間のバ
ツフアとして働く。キヤツシ・メモリの使用は、
中央処理ユニツトの動作サイクルを連続的に維持
する１つの方法である。しかし、そのようなメモ
リはシステム全体のコストを顕著に増大させる。
従つて先行技術としては、高価なキヤツシ・メモ
リを使用したシステム、又は中央処理ユニツトの
動作速度を主記憶装置メモリの遅い動作速度へ固
定したシステム（パフオーマンスを制限したシス
テム）があつたに過ぎない。

詳細な説明 第１図は本発明を実施したコンピユータの略図
を示す。第１図に示されるコンピユータは仮想ア
ドレス変換器１０、主記憶装置（MS）１２、中
央処理ユニツト（マイクロプロセツサ）１４を含
む。主記憶装置１２へのアクセスは、マイクロプ
ロセツサ１４へのそれよりも動作速度が遅い。更
に、主記憶装置１２はダイナミツク構成であり、
定期的にリフレツシユされるのでなければ、記憶
情報は一定期間にわたつて失われる。主記憶装置
１２はマイクロプロセツサ１４と非同期的に動作
する。

通常の動作において、コンピユータ操作者はマ
クロ命令と呼ばれる高レベル命令、及びオペラン
ドの如き他のデータを与える。これらは主記憶装
置１２中に記憶される。高レベル命令及びオペラ
ンドはマイクロプロセツサ１４からの指令に応答
して主記憶装置からフエツチされ、その高レベル
命令はマイクロプロセツサ中で実行される。指令
及びアドレスはマイクロプロセツサ１４から主記
憶装置１２へ仮想アドレス変換器１０を介して転
送される。仮想アドレス変換器１０の主たる機能
は、マイクロプロセツサ１４から受取られた仮想
アドレスを、主記憶装置１２中のデータへアクセ
スする場合に使用される実アドレスへ変換するこ
とである。

マイクロプロセツサにおける高レベル命令の実
行は、通常Ｉ位相及びＥ位相と呼ばれる２つの位
相中に起る。Ｉ位相はＥ位相の直前に起る。Ｉ位
相中、マイクロプロセツサは複数のマイクロ命令
を実行し、高レベル命令によつて指定された演算
又は論理動作を実行するためマイクロプロセツサ
を準備する。例えば、もし必要ならば、高レベル
命令が解読され、オペランドが主記憶装置１２か
らフエツチされ、実行のＩ位相中マイクロプロセ
ツサ１４へ転送される。Ｅ位相中、演算又は論理
動作は高レベル命令によつて指定されたようにオ
ペランド上で実行される。

マイクロプロセツサ１４は高レベル命令を受取
るためのレジスタ１６及び１８を含む。命令バツ
フア（IB）レジスタ１６は高レベル命令を受取
り、それらを並列シフトで命令ストリーム（IS）
レジスタ１８へ転送する。レジスタ２０，２２，
２４，２６は主記憶装置１２からのオペランドを
受取る。これらのレジスタ１６，１８，２０，２
２，２４，２６は後にマイクロプロセツサ中で使
用するための情報を一時的に保持するバツフアと
して機能する。主記憶装置１２の動作に比してマ
イクロプロセツサ１４の迅速な動作を可能とする
ためにバツフアが必要である。高レベル命令によ
つて指定された演算又は論理動作を実行するため
に、演算論理ユニツト（ALU）２８へオペラン
ドがゲートされる。マイクロプロセツサ１４にお
ける高レベル命令の実行及びマイクロプロセツサ
の一般的動作は、主として制御記憶装置３０中に
記憶されたマイクロ命令によつて制御される。

第１図は本発明の完全な理解を助けるためにコ
ンピユータの概観を与えるように書かれている。
図を簡明にするため、或る通信通路は太い線で示
される。これらの通路は主記憶装置から受取られ
た情報に直接対応しているデータを搬送する。従
つて、太い線はオペランド又は高レベル命令から
のデータ・フイールドを搬送してよく、又はオペ
ランド上で実行された演算動作の結果を搬送して
よい。コンピユータ構成要素間の細い線は、マイ
クロプロセツサ１４の動作を制御する制御信号を
搬送する制御線を表わす。今後、太い線はデー
タ・パスと呼び、細い線は制御線と呼ぶことにす
る。１本のデータ・パス及び１本の制御線は実際
には１つ又はそれ以上の導線を含む。

ここで主記憶装置１２に注目すると、主デー
タ・パス３２は主記憶装置へ接続され、情報がマ
イクロプロセツサ１４へ転送されるデータ通路を
表わす。36ビツト（32データ・ビツト＋４パリテ
イ・ビツト）命令バツク・アツプ・レジスタであ
るIBレジスタ１６は、データ・パス３４を介し
て主記憶装置１２から高レベル命令を受取る。
IBレジスタ１６からのデータは、データ・パス
３８を介してISレジスタ１８へ選択的に切換えら
れ又は転送される。ISレジスタ１８は36ビツト命
令ストリーム・レジスタである。レジスタ１６及
び１８は主記憶装置１２から高レベル命令を受取
るバツフアとして機能する。更にIBレジスタの
データ出力はデータ通路３８を介してパリテイ・
チエツク回路４０へ印加される。パリテイ・チエ
ツク回路４０はIBレジスタ１６によつて受取ら
れた情報中のエラーを検出する。もしエラーが検
出されると、パリテイ・チエツク回路４０は制御
線４２を介してORゲート４４へエラー信号を印
加する。

ISレジスタ１８はデータ・パス４８によつてセ
レクタ４６へ接続される。制御信号に応答して、
セレクタ４６はISレジスタ１８中に記憶されたデ
ータの８ビツト又は16ビツト・フイールドを選択
し、データ・パス５０を介してALU２８の右方
入力５１へそれを印加する。ALU２８は一時に
１個又は２個のバイトしか処理できないから、
ALU２８で処理するためには、ISレジスタ１８
から１個又は２個のバイト・フイールドを選択す
ることが必要である。セレクタ４６によつて選択
される１バイト又は２バイトは２ビツトのＩレジ
スタ５２によつて制御される。Ｉレジスタ５２は
０から３までをカウントする。Ｉレジスタ５２の
出力は、セレクタ４６へ印加され、ISレジスタ１
８の４バイトのいずれのバイトが選択されてデー
タ・パス５０を介してALU２８へゲートされる
べきかを指定しかつ制御する。

高レベル命令は２、４、６バイトの長さである
から、ISレジスタ１８は高レベル命令全体を含む
には十分でない。従つて、IBレジスタ１６は後
にISレジスタ１８へシフトされる高レベル命令を
含む。ISレジスタ１８はIBレジスタ１６と組合
せられて、マイクロプロセツサ１４の残りの構成
要素に対してあたかも８バイト・レジスタの如く
動作する。

SA−L1レジスタ２０及びSA−L2レジスタ２
２は、第１図においてレジスタ１６及び１８の左
方に示される。レジスタ２０及び２２は共に36ビ
ツト（32データ・ビツト＋４パリテイ・ビツト）
記憶レジスタである。その主たる目的は主記憶装
置１２からのオペランドの如きデータをバツフア
することである。オペランドはデータ・パス５３
を介してレジスタ２０の入力へ印加される。レジ
スタ２０の出力はデータ・パス５４によつてパリ
テイ・チエツク回路５６、SA−L2レジスタ２
２、セレクタ５８へ接続される。パリテイ・チエ
ツク回路５６はレジスタ２０中のエラー・データ
を検出し、制御線６０を介してORゲート４４へ
エラー信号を選択的に印加する。セレクタ５８は
レジスタ２０中に記憶されたデータの４バイトの
中の１バイトを、データ・パス６２を介して
ALU２８の左方入力６１へゲートするように動
作する。セレクタ５８は前に説明したセレクタ４
６と同じように機能する。２ビツトＡレジスタ６
４は０から３までをカウントし、レジスタ２０中
に記憶された４バイトの中のいずれのバイトが左
方入力６１へゲートされるべきかを決定する。

SA−L2レジスタ２２中に記憶されたデータ
は、データ・パス６６を介して主記憶装置１２へ
シフトされてよい。更に、レジスタ２２中に記憶
されたデータは、データ・パス６８を介して制御
記憶装置３０へ印加されてよい。この構成におい
て、マイクロ命令は主記憶装置１２中に記憶さ
れ、レジスタ２０及び２２を介して制御記憶装置
３０へ転送されてよい。従つて、あまり使用され
ないマイクロ命令は主記憶装置１２中に記憶さ
れ、マイクロプロセツサ１４中でまれに使用する
ために、制御記憶装置３０へ転送されてよい。

SB−L1レジスタ２４及びSB−L2レジスタ２６
は第１図のレジスタ１６及び１８の右方に置かれ
ている。レジスタ２４及び２６は36ビツト（32デ
ータ・ビツト＋４パリテイ・ビツト）・レジスタ
であり、それぞれレジスタ２０及び２２と同じよ
うな機能を実行する。オペランド及びデータはデ
ータ・パス７０を介して主記憶装置１２からSB
−L1レジスタ２４へ転送されてよい。レジスタ
２４の出力はデータ・パス７６によつてパリテ
イ・チエツク回路７２、SB−L2レジスタ２６、
セレクタ７４へ接続される。パリテイ・チエツク
回路７２は実質的にパリテイ・チエツク回路４０
及び５６と同じである。パリテイ・チエツク回路
７２はレジスタ２４中の誤り情報を検出し、エラ
ー信号を制御線７８上に発生する。制御線７８は
ORゲート４４の入力へ接続される。

セレクタ７４はセレクタ４６及び５８と同じよ
うに機能する。セレクタ７４はSB−L1レジスタ
２４中に記憶されたデータの４バイト中１バイト
を選択し、データ・パス８０を介して右方ALU
入力５１へそれをゲートする。２ビツトＢレジス
タ８２は０から３までをカウントする。Ｂレジス
タ８２の出力はセレクタ７４へ接続され、レジス
タ２４中のデータの４バイトのうちいずれのバイ
トがALU２８へゲートされるべきかを決定す
る。

SB−L2レジスタは２６はSA−L2レジスタ２２
と同様の機能を果す。SB−L2レジスタ２６の出
力はデータ・パス７７を介して制御記憶装置３０
へ印加され、データ・パス７９を介して主記憶装
置１２へ印加される。

Ｍレジスタ８４は第１図においてレジスタ２４
及び２６の右方に示される。Ｍレジスタ８４は16
ビツトの汎用ワーク・レジスタであり、その入力
はデータ・パス８６によつてALU２８の出力８
７へ接続される。Ｍレジスタ８４の出力はデー
タ・パス８８を介してAND回路９０へ接続され
る。AND回路９０はＭレジスタ８４の16ビツト
の各々に対して１個のANDゲートが対応してい
る16個のANDゲートを含む。AND回路９０はＭ
レジスタ８４の出力を右方ALU入力５１へデー
タ・パス９２を介して選択的にゲートする。従つ
て、Ｍレジスタ８４はALU２８に対して源レジ
スタ及び宛先レジスタとして使用される。Ｉ位相
におけるＭレジスタ８４の１つの使用法は、主記
憶装置１２中のオペランド・フイールドの１端の
アドレスを計算するのに必要なデータを保持する
ことである。

レジスタ１６，２０，２４はALU出力８７へ
接続される。IBレジスタ１６はデータ・パス８
９を介してALU２８からデータを受取つてよ
く、SA−L1レジスタ２０はデータ・パス９１を
介してALU２８からデータを選択的に受取る。
SB−L1レジスタ２４はデータ・パス９３を介し
てALU２８からデータを選択的に受取り、セレ
クタ７４を介して右方ALU入力５１へデータを
転送する。ここで第１図の左方を参照すると、そ
こにはILレジスタ９５及びIARレジスタ９７が示
される。それらのレジスタはそれぞれデータ・パ
ス９９及び９４を介してALU２８の出力８７か
らデータを受取る。ILレジスタ９５は３ビツ
ト・レジスタであり、マイクロプロセツサ中で実
行されている高レベル命令のバイト長を含む。
IARレジスタ９７は通常マイクロプロセツサ１４
中で実行される次の高レベル命令のアドレスを計
算するためのデータを含む。ILレジスタ９５及
びIARレジスタ９７の出力は選択的に加算器１０
１中で加算され、その結果はIARレジスタ９７中
に戻される。更に、ILレジスタ９５の出力はデ
ータ・パス９８を介して左方ALU入力６１へ印
加されてよく、IARレジスタ９７の出力はデー
タ・パス１００を介してAND回路１０２へ印加
されてよい。実際には、AND回路１０２は、デ
ータ・パス１０４を介してIARレジスタ９７の出
力を左方ALU入力６１へ選択的に印加する16個
の別個のANDゲートである。

次にＧレジスタ１０６を考察すると、このレジ
スタはマイクロプロセツサ１４の各種の動作を制
御するために使用される特殊の制御ラツチの集合
である。Ｇレジスタ１０６のゼロ・ビツト位置の
条件は、エラーがマイクロプロセツサ１４中で生
じた場合に、何時命令が再試行可能であるかを決
定する。Ｇレジスタ１０６のビツト４及び６の位
置は後に説明するレジスタへの入力として使用さ
れる。Ｇレジスタ１０６の入力はデータ・パス１
０８によつてALU出力８７へ接続され、Ｇレジ
スタ１０６の出力はデータ・パス１１０を介して
AND回路１１２へ印加される。AND回路１１２
はデータ・パス１１４を介して左方ALU入力６
１へＧレジスタ１０６中のデータを選択的にゲー
トする８個の独立したANDゲートを含む。

Ｌレジスタ１１６はデータ・パス１１８によつ
てALU２８の出力８７へ接続され、通常高レベ
ル命令の実行中に使用されるオペランドの長さを
記憶するために使用される。Ｌレジスタ１１６は
１個の８ビツト・レジスタ又は独立した２個の４
ビツト・レジスタとして使用されてよい。２個の
レジスタとして使用された場合、Ｌレジスタ１１
６は２個のオペランド長を記憶してよい。Ｇレジ
スタ１０６のビツト６は、Ｌレジスタ１１６が８
ビツト・レジスタとして使用されるのか２個の４
ビツト・レジスタとして使用されるのかを決定す
るために使用される。もしＬレジスタ１１６が２
個の４ビツト・レジスタとして使用されることを
Ｇレジスタ１０６のビツト６が指定すれば、Ｌレ
ジスタがマイクロ命令によつて源として選択され
る時、L2Sラツチ１２０はＬレジスタ中の２個の
４ビツト・フイールドのうちいずれのフイールド
がゲートされるかを決定する。Ｌレジスタ１１６
の出力はデータ・パス１２２を介してセレクタ１
２４へ接続される。セレクタ１２４はデータ・パ
ス１２６を介してＬレジスタ１１６の所定のフイ
ールドを左方ALU入力６１へゲートする。

Ｐレジスタ１２８はデータ・パス１３０によつ
てALU出力８７へ接続された８ビツト・レジス
タであり、主として後に説明する局部記憶装置ア
レイの間接アドレシングを実行するために使用さ
れる。Ｐレジスタ１２８の出力はデータ・パス１
３２を介してセレクタ１３４へ印加される。セレ
クタ１３４はＰレジスタから或るデータ・フイー
ルドを選択し、データ・パス１３６を介してその
データ・フイールドを左方ALU入力６１へ印加
する。

局部記憶装置アレイ１３８は128バイトより成
り、データ・パス１４０を介してALU出力８７
へ接続される。局部記憶装置アレイ（LSR）１３
８の各バイトは読取り又は書込みのために個別的
にアドレス可能である。LSR１３８へのアドレス
は、後に説明するような方法で直接に発生され、
又はＰレジスタ１２８を使用して間接的に発生さ
れる。LSR１３８へのアドレスの高順位ビツト
は、或る条件の下でＧレジスタ１０６のビツト４
によつて決定される。LSR１３８の出力はデー
タ・パス１４２を介してAND回路１４４へ印加
される。AND回路１４４はデータ・パス１４６
を介してLSR１３８からのデータを左方ALU入
力６１へ選択的に印加する。AND回路１４４は
ALU２８へデータをゲートする複数の独立した
ANDゲートを含む。

ALU２８は主記憶装置１２から与えられたデ
ータ上で演算又は論理動作を実行する。前述した
レジスタのうちALU入力５１又は６１へ出力を
接続されたものはALU２８のデータ源として選
択されてよい。同様に、入力をALU出力８７へ
接続されたレジスタはALUからのデータの宛先
となつてよい。

２個のレジスタからのデータは、マイクロプロ
セツサ１４のマイクロ命令によつて、ALUを通
す処理のために選択される。ALUはバイト上で
論理、10進及び２進演算動作を実行する。ALU
２８の機能はマイクロ命令中で直接に指定されて
よく、又はデータ・パス１５０によつてALU２
８の出力へ接続された入力を有するＦレジスタ１
４８によつて間接的に指定されてよい。Ｆレジス
タ１４８は、制御線１５２を介してALU２８へ
印加される信号によつて、ALU２８の動作を制
御してよい。

演算及び論理動作を実行する外に、ALU２８
はデータ・パスとして使用されてよい。この機能
を実行するため、ALU入力５１又は６１上で受
取られたデータはALU２８を通つてALU出力８
７へ達する。ALU２８をデータ・パスとして使
用するのは、選択された能力又は機能を達成する
のに必要なデータ・パスの数を減少することによ
つてコストを減少するためである。

８ビツトＳレジスタ１５４はデータ・パス１５
６を介してALU２８の出力８７へ接続され、Ｓ
レジスタの出力はデータ・パス１５８を介して左
方ALU入力６１へ接続される。Ｓレジスタ１５
４はALU条件コード、及び一時的なマイクロプ
ログラム・フラグを含む。ALU条件コードは
ALU２８から制御線１６０を介してＳレジスタ
１５４へ印加される。Ｓレジスタ１５４のビツト
０〜３は通常フラグのために使用され、ビツト４
〜７は通常ALU条件コードを含むために使用さ
れる。マイクロプログラムはＳレジスタ１５４の
８個のビツトの各々に基いてブランチできる。

ネキスト・アドレス論理装置１６２はデータ・
パス１６１を介してALU２８の出力８７へ接続
される。マイクロプロセツサ１４の各種の部分か
ら受取られたデータに応答して、ネキスト・アド
レス論理装置１６２はネキスト・アドレス・コー
ドを形成する。このコードは、現在実行されてい
るマイクロ命令の実行に続いて実行されるマイク
ロ命令を制御記憶装置３０から選択するために後
で使用される。ネキスト・アドレス論理装置１６
２の出力データは制御線１６５を介して14ビツト
の制御記憶アドレス・レジスタ（CSAR）１６４
へ印加される。アドレス・レジスタ１６４へロー
ドされたアドレスは制御記憶装置３０中に記憶さ
れたマイクロ命令を選択する。このマイクロ命令
は制御記憶出力レジスタ（CSOR）１６６へロー
ドされる。出力レジスタ１６６は32ビツト・レジ
スタであり、制御記憶装置３０中の各制御ワード
は32ビツトの長さである。制御記憶装置３０の独
立した別個の部分は異つた速度で動作し、それに
よつて特定の時点で制御記憶装置３０のどの部分
が使用されているかに従つて、マイクロプロセツ
サ１４の動作速度が制限される。更に、前述した
如く、マイクロ命令はレジスタ２２及び２６を介
して主記憶装置１２から制御記憶装置３０へ転送
されてよい。

制御記憶出力レジスタ１６６の或るフイールド
は制御線１６８を介してネキスト・アドレス論理
装置１６２へ印加され、他のフイールドはデー
タ・パス１７２を介してマイクロ命令解読兼制御
ユニツト１７０へ印加される。制御ユニツト１７
０は制御線１７４を介してネキスト・アドレス論
理装置１６２へフオーマツト信号を印加する。フ
オーマツト信号は、現在実行されているマイクロ
命令の種類及びフオーマツトを示す。アドレス・
レジスタ１６４へロードされるネキスト・アドレ
ス・コードは、制御線１６８及び１７４及びデー
タ・パス１６１上で受取られたデータからネキス
ト・アドレス論理装置１６２によつて選択的に形
成される。

制御ユニツト１７０は、Ｂレジスタ８２の値を
増進するため、制御線１７６上にＢ制御信号を印
加する。それによつて、セレクタ７４はSB−L1
レジスタ２４からゲートされる次のバイトを選択
することができる。セレクタ７４がALU２８へ
データをゲートする制御信号を受取る時、レジス
タ２４中の選択されたバイトはALU２８へゲー
トされる。

選択されたレジスタからALU２８の右方入力
５１へデータをゲートするため、制御線１７８上
に右方ALU源信号が発生される。右方ALU源信
号はＭレジスタ８４、SB−L1レジスタ２４、IS
レジスタ１８からのデータをALU２８の右方入
力５１へゲートするため、AND回路９０、セレ
クタ７４、セレクタ４６のいずれかを能動化す
る。任意の１時点では、１個のレジスタのみが右
方ALU入力５１へゲートされる。

制御ユニツト１７０は、Ｉレジスタ５２中の値
を増進するために、制御線１８０上にＩ制御信号
を発生する。この増進は、Ｂレジスタ８２に関し
て説明したようにして、セレクタ４６がISレジス
タ１８中の次のバイトを指示又は選択できるよう
にする。ALU２８の演算論理機能を決定するた
め、直接ALU機能信号が制御ユニツト１７０に
よつて制御線１８２上に発生される。直接ALU
機能信号によつて選択されてよい１つの機能は、
ALU２８がＦレジスタ１４８中で指定された機
能を実行することである。従つて、直接ALU機
能信号はALU２８の機能を直接に指定するか、
Ｆレジスタ１４８を通して機能を開接的に指定し
てよい。制御ワード発生信号は制御ユニツト１７
０によつてデータ・パス１８４上に発生され、左
方ALU入力６１へ印加される。ALU２８は制御
ワード発生信号を出力８７へ通過させ、データ・
パス１５０を介してＦレジスタ１４８へロードす
る。このようにして、ALU２８の機能を制御す
るため、Ｆレジスタ１４８は制御ユニツト１７０
によつて条件づけられる。

Ａ制御信号は、Ａレジスタ６４中の値を増進す
るために、制御ユニツト１７０によつて制御線１
８６上に発生される。Ａレジスタ６４が増進され
ると、それはセレクタ５８をしてSA−L1レジス
タ２０中の次のバイトを指示又は選択せしめる。
セレクタ５８が能動化された時、選択されたバイ
トはALU２８の左方入力６１へゲートされる。
制御ユニツト１７０は制御線１８８上にＳレジス
タ発生信号を発生する。この信号はＳレジスタ１
５４中にビツト０〜３をロードする。制御線１９
０には、局部記憶装置アレイ１３８を直接にアド
レスするために、直接LSRアドレス信号が発生さ
れる。L2Sラツチの状態を制御するために、制御
線１９２上に発生されたL2Sラツチ制御信号が
L2Sラツチ１２０へ印加される。

Ｇレジスタ１０６のビツト位置０、４、６の状
態を決定するために、Ｇレジスタ・ビツト制御信
号が制御ユニツト１７０によつて制御線１９４上
に発生される。IAR増進信号は制御線１９６上に
発生される。この信号は加算器１０１へ印加さ
れ、ILレジスタ９５中のデータをIARレジスタ９
７中のデータに加算させ、その結果をIARレジス
タ９７中に転送する。

１個のレジスタのデータを左方ALU入力６１
へゲートするために、制御ユニツト１７０は左方
ALU源信号を制御線１９８上に発生する。右方
ALU入力５１と同じように、１時に１個のレジ
スタのみが左方ALU入力６１へゲートされてよ
い。左方ALU源信号はAND回路１０２，１１
２，１１４、又はセレクタ１２４，１３４，５８
へ印加される。この構成において、制御ユニツト
１７０はIARレジスタ９７、Ｇレジスタ１０６、
Ｌレジスタ１１６、Ｐレジスタ１２８、局部記憶
装置アレイ１３８、SA−L1レジスタ２０の１個
からALU２８の左方入力６１へデータをゲート
する。

記憶装置指令は制御ユニツト１７０から制御線
２００を介して仮想アドレス変換器１０へ印加さ
れる。そのような記憶装置指令は、マイクロプロ
セツサ１４で使用する高レベル命令、オペランド
及び他のデータを主記憶装置１２からフエツチす
る場合を制御する。

マイクロプロセツサ１４の動作は主として制御
記憶装置３０からのマイクロ命令によつて制御さ
れる。このマイクロ命令はマイクロ命令解読及び
制御ユニツト１７０中で解読される。この制御ユ
ニツト１７０は本発明の重要な部分を構成し、マ
イクロプロセツサ１４の安価にして効率的かつ柔
軟な動作を与える論理ユニツトである。第２図以
下の図面を参照して、本発明に関連のあるマイク
ロ命令解読兼制御ユニツト１７０の部分を後に詳
細に説明する。

タイミング・ユニツト２０２は制御線２０４上
にC1及びC2クロツク信号を与える。C2はC1に対
して時間のずれを有する。更に、タイミング・ユ
ニツト２０２は制御線２０６上に第１半サイクル
信号を発生する。この信号は制御ユニツト１７０
によつて受取られる。或る種のマイクロ命令の実
行に際しては、マイクロ命令の実行中に同じデー
タ通路又は制御線を２度使用することが望まれる
場合がある。選択されたデータ通路はマイクロ命
令実行サイクルの最初の半分で第１の目的のため
に使用され、マイクロ命令実行サイクルの終りの
半分で第２の目的のために使用される。第１半サ
イクル信号は制御ユニツト１７０に対して第１半
サイクルの終りを示し、１つの実行サイクル中２
つの別個の目的又は機能のため１つのデータ通路
又は制御線を利用することを容易にする。

実行されている特定のマイクロ命令が通常のマ
イクロ命令の実行サイクルよりも短い実行サイク
ルを有することを示すため、短サイクル信号が制
御ユニツト１７０からタイミング・ユニツト２０
２へ制御線２０８を介して印加される。短サイク
ル信号に応答して、タイミング・ユニツト２０２
は実行サイクル当り通常より少ないタイミング・
クロツク信号を発生する。ネキスト・アドレス論
理装置１６２は制御線２１０を介してタイミン
グ・ユニツト２０２へ低速制御記憶（C.S.）信号
を印加する。この低速（C.S.）信号はタイミン
グ・ユニツトをして実行サイクル当り通常より多
いタイミング・クロツク信号を発生せしめる。制
御記憶装置３０の低速部分からマイクロ命令がフ
エツチされる時、この長いサイクルを発生するこ
とが必要である。タイミング・ユニツト２０２に
よつて発生される２つの他の制御信号は出力レジ
スタ１６６を連続化するためのCSORロード信
号、及び制御記憶装置３０へ接続されたカード選
択信号である。

制御ユニツト１７０、タイミング・ユニツト２
０２、仮想アドレス変換器１０及び主記憶装置１
２から受取られた信号に応答して、主記憶インタ
ーフエイス制御装置２１２はマイクロプロセツサ
１４によるマイクロ命令の実行を制御するため停
止信号を発生する。SA−L1レジスタ２０、SA−
L2レジスタ２２、IBレジスタ１６、ISレジスタ
１８、SB−L1レジスタ２４、SB−L2レジスタ２
６へデータをロードするため、ロード信号が選択
的に制御線２１４上に発生される。同一のデータ
を２個又はそれ以上のレジスタへロードすること
が望まれない限り、レジスタ２０，１６，２４の
１個のみが主記憶装置１２からデータをロードさ
れるべきである。レジスタ１６，２０，２４は主
記憶装置１２からマイクロプロセツサ１４への主
データ・パス３２を共用する。同様に、２個以上
のレジスタへ同一のデータをロードすることが望
まれない限り、１時にレジスタ１６，２０，２４
の１個のみがALU出力８７からロードされるべ
きである。

主記憶インターフエイス制御装置２１２は制御
線２００を介して制御ユニツト１７０から記憶装
置指令を受取り、制御線２１６を介して主記憶装
置１２からデータ準備完了信号を受取る。制御信
号は仮想アドレス変換器１０からの制御線２１８
を介して主記憶インターフエイス制御装置２１２
によつて受取られ、クロツク信号Ｃ１又はＣ２は
制御線２０４上で受取られる。データ準備完了信
号はデータが主記憶装置１２の出力にあり、マイ
クロプロセツサ１４によつて受取られる準備が完
了していることを、主記憶インターフエイス制御
装置２１２へ示す。制御線２１８上の制御信号
は、仮想アドレス変換器１０で変換が完了し、主
記憶アクセスが開始されていることを示す。更
に、制御線２１８上の制御信号は、主記憶装置１
２のデータがレジスタ２０，１６，２４のいずれ
へロードされるかを示す。更に、この制御信号
は、処理されている動作が主記憶装置からのフエ
ツチであるか、そこへの記憶であるかを示す。

更に、主記憶インターフエイス制御装置２１２
は、ORゲート４４からの制御線２２０を介して
主記憶エラー信号を受取る。主記憶エラー信号
は、エラー又は無効データがパリテイ・チエツク
回路５６，４０，７２によつて検出された時に発
生される。主記憶エラー信号に応答して、主記憶
インターフエイス制御装置２１２は、マイクロプ
ロセツサ１４が誤つたデータを用いて動作するこ
とを防止する。最後に、主記憶インターフエイス
制御装置２１２は、タイミング・ユニツト２０２
へ接続される制御線２２２上に停止信号を発生す
る。停止信号は、タイミング・ユニツト２０２を
して、マイクロ命令の実行に必要なクロツク・タ
イミング信号の発生を停止させる。

第２図を参照すると、そこにはマイクロ命令解
読兼制御ユニツト１７０の１部分が示される。こ
の部分は第１の遅い速度で動作する主記憶装置１
２と第２の早い速度で動作する中央処理ユニツト
（マイクロプロセツサ）１４とをインターフエイ
スする。制御ユニツト１７０へ印加された制御記
憶出力レジスタ１６６からの或るフイールドはフ
オーマツト解読論理装置２６０、源解読論理装置
２６２、宛先解読論理装置２６６、記憶制御解読
論理装置２６４、及び状態制御論理装置２７０へ
の入力となる。装置２６０，２６２，２６４，２
６６，２７０は制御記憶出力レジスタ１６６へ読
出されたマイクロ命令を解読する一連の相互接続
されたANDゲートより成る。マイクロ命令は32
ビツトを含み、最初の３ビツトはフオーマツト解
読論理装置２６０へ印加され、ビツト１３〜３１
（記憶装置指令及びアドレス・ビツト）は源解読
論理装置２６２、記憶制御解読論理装置２６４、
状態制御論理装置２７０へ印加される。制御記憶
出力レジスタ１６６へ転送される或る種の命令
は、論理装置へ印加される源及び宛先の命令を含
む。

フオーマツト解読論理装置２６０中で解読され
た３ビツト・フイールドは、源解読論理装置２６
２、記憶制御解読論理装置２６４、宛先解読論理
装置２６６、状態制御論理装置２７０へ印加され
る。更に、フオーマツト解読論理装置２６０から
の出力として、線２６８上にシフト制御信号が与
えられる。シフト・マイクロ命令はSA−L1、SA
−L2レジスタ２０，２２及びSB−L1、SB−L2
レジスタ２４，２６の内容を変更する。状態制御
論理装置２７０へ接続されたビツト・フイールド
は線２７２上の制御信号へ解読される。本発明に
対しては、リセツト制御信号のみが関連する。

源解読論理装置２６２へのマイクロ命令及びフ
オーマツト・コード入力、レジスタ２０，２２及
びレジスタ２４，２６の動作を設定する制御信号
へ解読される。源解読論理装置２６２からの制御
線は、ANDゲート・アレイ２７４の各ゲートへ
の入力となる。ANDゲート・アレイ２７４は主
記憶インターフエイス制御装置２１２の１部であ
る。

ANDゲート・アレイ２７４のゲートへ印加さ
れる他の制御信号として、宛先解読論理装置２６
６の出力がある。装置２６６は出力レジスタ１６
６からのマイクロ命令、及びフオーマツト解読論
理装置２６０からのフオーマツト信号を解読す
る。宛先解読論理装置２６６からの制御信号は、
SA−L1レジスタ２０又はSB−L1レジスタ２４の
いずれかに対して、主記憶装置１２からのデータ
及びマイクロ命令の宛先を設定する。

出力レジスタ１６６から記憶装置命令は記憶制
御解読論理装置２６４中で解読され、インターフ
エイス制御装置２１２及び仮想アドレス変換器１
０へ接続される線２００上に、フエツチ（読出
し）及び記憶（書込み）指令が発生される。記憶
制御解読論理装置２６４の出力におけるフエツチ
及び記憶の指令はANDゲート・アレイ２７４の
ゲートへも印加される。フエツチ及び記憶指令の
外に、記憶制御解読論理装置２６４は、８バイト
長を有するデータが主記憶装置１２からSA−L1
レジスタ２０又はSB−L1レジスタ２４へ転送さ
れる場合を指令する指令を発生する。

論理装置２６２，２６４，２６６からの制御信
号及び指令の外に、ANDゲート・アレイ２７４
の各ゲートはそれを能動化するインターロツク・
ラツチ信号を受取る。このインターロツク・ラツ
チ信号は第３図及び第４図で詳細に示されるよう
に、主記憶インターフエイス制御装置２１２中の
論理回路によつて発生される。

ここで第３図を参照すると、そこにはSA−L2
レジスタ２２のためにインターロツク・ラツチ信
号及びロード信号を発生するインターフエイス制
御装置２１２中の論理回路が示される。ANDゲ
ート２７６において３つの入力制御信号が結合さ
れ、その出力はインバータ２７８及びORゲート
２８０へ印加される。ANDゲート２７６への３
つの入力は、仮想アドレス変換器１０から線２１
８上へ与えられる「記憶」及び「SA」信号、及
び主記憶装置１２から線２１６へ与えられるデー
タ準備完了信号である。線２１８上に記憶及び
SA信号は、進行中の動作がSA−L2レジスタ２２
から主記憶装置への記憶であることを示す。主記
憶装置動作の完了を示すため、データ準備完了信
号が使用される。第３図の論理回路への他の入力
として、「SAからのMS書込み」指令がORゲート
２８２へ印加される。この指令は記憶制御解読論
理装置２６４によつて発生される。源解読論理装
置２６２によつて発生されたOL1 SA制御信号
は、ANDゲート２８４及びインバータ２８６の
入力に現われる。ANDゲート２８４への第２入
力はタイミング・ユニツト２０２からのCSORロ
ード信号である。ANDゲート２８８への入力と
しては、SAデータ・フエツチ準備完了ゲート
（SAフエツチDRG）信号、及び８バイト指令の
最初の４バイトがSA−L1レジスタ２０へフエツ
チされていることを示す信号がある。これら２つ
の信号はAND結合されORゲート２８０の第２入
力へ印加され、かつラツチ２９２の１部である
ORゲート２９０の入力へ印加される。ORゲート
２９０への第２入力はANDゲート２９４の出力
である。ANDゲート２９４はインバータ２８６
から第１の入力を受取り、インバータ２９６から
第２入力を受取る。インバータ２９６は状態制御
論理装置２７０からリセツト指令を受取る。更
に、このリセツト指令はORゲート２８２の第２
入力へ接続される。

ORゲート２８２の出力はANDゲート２９８の
第１入力へ印加される。ANDゲート２９８は第
２入力としてマイクロプロセツサ・クロツク信号
Ｔ４を受取る。ORゲート２８０の出力はANDゲ
ート３００の第１入力へ印加される。ANDゲー
ト３００の第２入力はタイミング・ユニツト２０
２からC2クロツクを受取る。

ANDゲート２８４，２９８，３００の出力は
ORゲート３０２の入力となる。ORゲート３０２
の出力はラツチ２９２のクロツク端子へ接続され
る。

ラツチ２９２のORゲート２９０への入力が満
足されると、ラツチの出力は入力の論理レベルへ
達する。この出力はインターロツク・ラツチ信号
「SA−L2使用中」である。このラツチはレジス
タ２２が使用中であることを示すためセツトされ
る。このラツチは第２図に示されるようにAND
ゲート・アレイ２７４の複数のゲートへ印加され
る。ラツチが論理１条件へ置かれた時、それはセ
ツトされ、ラツチが論理０へ置かれた時、それは
リセツトされるものとする。

ラツチ２９２の出力はインバータ３０４へ印加
される。インバータ３０４の出力はORゲート３
０６の第１入力へ接続される。ORゲート３０６
への第２入力はANDゲート３０８の出力であ
る。ANDゲート３０８の第１入力は仮想アドレ
ス変換器１０からのSA制御信号へ接続され、第
２入力はラツチ３１０の出力へ接続される。ラツ
チ３１０はORゲート３１２の出力によつてセツ
トされる。ORゲート３１２は２つの入力制御信
号（SA DRG SVAL2、SB DRG SVBL2）を受
取る。ラツチ３１０はタイミング・ユニツト２０
２からのC2クロツクによつてトグルされる。ラ
ツチ３１０の出力はSA−L2レジスタ２２又はSB
−L2レジスタ２６のいずれかへクロツク信号を
ゲートするために使用される。

ORゲート３０６の出力はANDゲート３１４の
第１入力へ接続される。ANDゲート３１４の第
２入力はタイミング・ユニツト２０２からのC1
クロツク信号を受取る。ANDゲート３１４の出
力はSA−L2レジスタ２２のためのロード・パル
スである。従つて第３図の論理回路はSA−L2レ
ジスタ２２の使用条件を表わすためインターロツ
ク・ラツチ信号「SA−L2使用中」を発生し、更
にSA−L2レジスタ２２のためにロード・パルス
を発生する。

SB−L2レジスタ２６に関して同様の信号を発
生するため、主記憶インターフエイス制御装置２
１２は第３図に示される回路と同様の論理回路を
含む。但し、ラツチ３１０は双方の回路に共通で
ある。SB−L2レジスタ２６のための論理回路
は、SAの代りにSBと表示された入力を受取る。
例えば、OL1 SA制御信号はOL1 SA制御信号と
置換され、インバータ２８６及びANDゲート２
８４へ印加される。SB−L2レジスタ２６のため
の論理回路はインターロツク・ラツチ信号「SB
−L2使用中」を発生し、それによつてレジスタ
２６が使用中であることを表示する。このラツチ
信号はANDゲート・アレイ２７４のいくつかの
ゲートへ印加される。第２の出力はSB−L2ロー
ド信号である。この信号は制御線２１４を介して
レジスタ２６への入力となる。

第４図を参照すると、そこには第２図のアレイ
２７４のANDゲートに対して他のインターロツ
ク・ラツチ信号を発生する論理回路が示される。
第４図の回路はSA−L1レジスタ２０及びSA−
L2レジスタ２２のためのインターロツク・ラツ
チ信号を与える。同様の論理回路が主記憶インタ
ーフエイス制御装置２１２中で利用可能であり、
SB−L1レジスタ２４及びSB−L2レジスタ２６の
ためにインターロツク・ラツチ信号を発生する。

第４図の論理回路の１つの入力として、主記憶
装置１２からラツチ３１６の入力へ印加されるデ
ータ準備完了信号がある。このデータ準備完了信
号はANDゲート３１８への入力となる。ラツチ
３１６のクロツク端子はタイミング・ユニツト２
０２からの線２０４上でC2クロツク信号を受取
る。ラツチ３１６の出力は中央処理ユニツト
（CPU）データ準備完了信号である。この信号は
ラツチ３２０への入力となる。ラツチ３２０のク
ロツク端子はタイミング・ユニツト２０２から
C1クロツク信号を受取る。ラツチ３２０の出力
はANDゲート３２２及び３２４の１つの入力へ
印加されるデータ準備完了ゲート信号である。
ANDゲート３２２への第２入力は仮想アドレス
変換器１０からのSA制御信号である。この制御
信号はANDゲート３１８及び３２４の１つの入
力へも印加される。ANDゲート３２２への第３
入力は仮想アドレス変換器１０からのフエツチ制
御信号である。この信号はANDゲート３１８及
び３２４の入力へも印加される。

ANDゲート３２２中で結合された出力信号
は、第３図のANDゲート２８８へ１つの入力と
して印加されるSAフエツチDRGである。この信
号はANDゲート３２６の１つの入力へも印加さ
れる。ANDゲート３２６の第２入力はORゲート
３２８の出力へ接続される。ANDゲート３２６
の出力は第３図のORゲート３１２へ印加される
SA DRG SVAL2信号である。ANDゲート３２６
のこの出力はインバータ３３０を介してANDゲ
ート３３２の１つの入力へ印加される。ANDゲ
ート３３２はラツチ３３４の１部である。更に、
ANDゲート３２６の出力はANDゲート３３６へ
の入力となる。ANDゲート３３６の第２入力は
タイミング・ユニツト２０２からのC2クロツク
信号を受取る。ANDゲート３３６の出力はORゲ
ート３３８への１つの入力となる。ORゲート３
３８の第２入力はANDゲート３４０の出力へ接
続される。ORゲート３３８の出力はラツチ３３
４のクロツク端子へ接続される。

ANDゲート３４０の１つの入力はT4マイクロ
プロセツサ・クロツク信号へ接続され、第２入力
はORゲート３４２の出力へ接続される。ORゲー
ト３４２の１つの入力は制御解読論理装置２６４
からの「SAへの８バイト読出し」（フエツチ）指
令であり、第２入力は状態制御論理装置２７０か
らのリセツト信号である。このリセツト信号はイ
ンバータ３４４を介してANDゲート３３２の１
つの入力へも印加される。

ラツチ３３４の出力はラツチ３４６へ接続され
る。ラツチ３４６はタイミング・ユニツト２０２
からのC1クロツク信号を受取る。ラツチ３４６
がセツトされる時、その出力は主記憶装置１２か
ら転送された８バイト・データの最初の４バイト
が未だSA−L1レジスタ２０で受取られていない
ことを示す。この信号は、インバータ３４８を介
してORゲート３５０へ送られ、かつ直接にORゲ
ート３２８の１つの入力へ印加される。インバー
タ３４８の出力はANDゲート３２４の１つの入
力へ接続される。

ゲート３２４の出力はインバータ３５２を介し
てANDゲート３５４の１つの入力へ接続され
る。ANDゲート３５４はラツチ３５６の１部で
ある。ゲート３２４の出力はANDゲート３５８
の１つの入力へ印加される。ANDゲート３５８
の第２入力はタイミング・ユニツト２０２からの
C2クロツク信号を受取る。ANDゲート３５８の
出力はORゲート３６０へ送られる。ORゲート３
６０の第２入力はANDゲート３６２の出力へ接
続される。ANDゲート３６２への１つの入力は
T4マイクロプロセツサ・クロツク信号であり、
第２入力はORゲート３６４の出力へ接続され
る。ORゲート３６４の１つの入力は制御解読論
理装置２６４から「SAへの８バイト読出し」指
令を受取り、ORゲート３６４の第２入力は状態
制御論理装置２７０からのリセツト信号である。

ORゲート３６０の出力はラツチ３５６のクロ
ツク端子へ接続される。このラツチは主記憶装置
１２からレジスタ２０及び２２へ８バイトが転送
される時にセツトされる。ラツチ３５６の出力は
ラツチ３６６へ印加される。ラツチ３６６はタイ
ミング・ユニツト２０２からC1クロツク信号を
受取る。ラツチ３６６の出力はインバータ３６８
を介してORゲート３２８の１つの入力へ印加さ
れ、かつORゲート３５０の１つの入力へ印加さ
れる。前述したように、ORゲート３２８の出力
はANDゲート３２６の第２入力である。

ORゲート３５０の出力はANDゲート３７０の
１つの入力及びANDゲート３１８の１つの入力
へ接続される。ANDゲート３７０への第２入力
はANDゲート３２２の出力から来るSAフエツチ
DRG信号である。ANDゲート３７０の出力はイ
ンバータ３７２を介してANDゲート３７４の１
つの入力へ印加される。更にANDゲート３７０
の出力は直接にANDゲート３７６の１つの入
力、及びANDゲート３７８の１つの入力へ印加
される。ANDゲート３７４への第２入力は宛先
解読論理装置２６６からのSA宛先信号である。
更にSA宛先信号はORゲート３８０の１つの入力
へ印加される。ANDゲート３７４の出力はラツ
チ３８４のORゲート３８２の１つの入力へ接続
される。ORゲート３８２への第２入力はANDゲ
ート３７６の出力である。ANDゲート３７６は
インバータ３７７から出力を受取る。インバータ
３７７は入力としてORゲート４４からの線２２
０（第１図）上で主記憶装置エラー信号を受取
る。更に、インバータ３７７の出力はラツチ３８
８のANDゲート３８６の１つの入力へ印加され
る。

ANDゲート３７８の第２入力はタイミング・
ユニツト２０２からのC2クロツク信号である。
このANDゲートの出力はORゲート３９０の１つ
の入力へ接続され、ORゲート３９０の第２入力
はANDゲート３９２の出力へ接続される。AND
ゲート３９２の１つの入力はORゲート３８０の
出力であり、第２の入力はT5マイクロプロセツ
サ・クロツク信号である。前述した如く、ORゲ
ート３８０への１つの入力は解読論理装置２６６
からのSA宛先信号である。ORゲート３８０への
第２入力は記憶制御解読論理装置２６４からの
「SAへのMS読出し」指令である。

ORゲート３９０の出力はラツチ３８４のクロ
ツク端子へ接続される。このラツチはインターロ
ツク信号SAL１Ｖを発生する。この信号はイン
バータ３９４によつて反転され、インターロツク
信号ノツトSAL１Ｖを発生する。インターロツ
ク・ラツチSAL１Ｖがセツトされるのは、有効
データがSA−L1レジスタ２０へ転送された時で
ある。インターロツク信号ノツトSAL１Ｖがア
クチブになるのは、SAL1Vラツチがリセツトさ
れる時である。それは主記憶装置のフエツチが完
了していないか、それが完了したけれどもデータ
がエラーを含んでいることを示す。パリテイ・チ
エツク回路５６はORゲート４４へエラー信号を
与える。インターロツク信号ノツトSAL１Ｖは
ANDゲート・アレイ２７４のゲートへ印加され
る。

SA−L2レジスタ２２のための有効データ・イ
ンターロツク信号は、ラツチ３８８の出力で発生
される。このラツチはインターロツク信号SAL
２Ｖを発生し、この信号はインバータ３９６を介
してインターロツク信号ノツトSAL２Ｖとな
る。ラツチ３８８の出力にインターロツク信号を
発生するために、ANDゲート３８６への第２入
力として、ANDゲート３２６の出力に生じるSA
DRG SVAL2信号が与えられる。更に、この信号
はANDゲート３９８の１つの入力へ印加され
る。ANDゲート３９８の第２入力はタイミン
グ・ユニツト２０２からC2クロツク信号を受取
る。ANDゲート３９８の出力はORゲート４００
の１つの入力へ接続される。ORゲート４００の
出力はラツチ３８８のクロツク端子へ接続され、
その第２入力はANDゲート４０２の出力へ接続
される。ANDゲート４０２への入力は記憶制御
解読論理装置２６４からの「SAへのMS読出し」
指令及びT5マイクロプロセツサ・クロツク信号
である。

ANDゲート３１８の出力はインバータ４０４
を介してラツチ４０８のANDゲート４０６の１
つの入力へ接続される。ANDゲート４０６への
第２入力はインバータ３４４の出力である。
ANDゲート３１８の出力はANDゲート４１０の
１つの入力へ接続される。ANDゲート４１０の
第２入力はタイミング・ユニツト２０２からの
C2クロツク信号を受取る。ANDゲート４１０の
出力はORゲート４１２の１つの入力へ印加さ
れ、ORゲート４１２の第２入力はANDゲート４
１４の出力へ接続される。ANDゲート４１４
は、１つの入力としてT5マイクロプロセツサ・
クロツク信号を受取り、第２入力としてORゲー
ト４１６の出力を受取る。ORゲート４１６の１
つの入力は解読論理装置２６４からの「SAへの
MS読出し」指令へ接続され、第２入力は状態制
御論理装置２７０からのリセツト信号へ接続され
る。

ORゲート４１２の出力はラツチ４０８のクロ
ツク端子へ接続される。ラツチ４０８がセツトさ
れると、それはインターロツク信号「SAL1使用
中」を発生する。このラツチがセツトされるの
は、SA−L1レジスタ２０が使用中である時、即
ちこのレジスタへデータを読出している（フエツ
チしている）時である。

第４図の論理回路はANDゲート４１８を含
む。その１つの入力はタイミング・ユニツト２０
２からのC1クロツク信号を受取り、第２入力は
SA信号を受取り、第３入力はラツチ３１６の出
力へ接続される。ANDゲート４１８の出力は、
SA−L1レジスタ２０へデータをロードするSA−
L1ロード・パルスである。

第４図に例示した論理回路は、SA−L1レジス
タ２０及びSA−L2レジスタ２２の動作のために
各種のインターロツク・ラツチ信号及び制御信号
を与える。SB−L1レジスタ２４及びSB−L2レジ
スタ２６の動作に関してインターロツク・ラツチ
信号及び制御信号を発生するため、同様の論理回
路が主記憶インターフエイス制御装置２１２中に
設けられる。SB−L1又はSB−L2レジスタに関す
る論理装置については、文字「SA」は文字
「SB」と置換される。例えばORゲート３８０、
ANDゲート４０２、ORゲート４１６への「SA
へのMS読出し」指令は記憶制御解読論理装置２
６４からの「SBへのMS読出し」指令と置換され
る。SB−L1レジスタ２４及びSB−L2レジスタ２
６のための論理装置はSBフエツチDRG、第３図
のORゲート３１２へのSB DRG SVAL2、イン
ターロツク・ラツチ信号SBL１Ｖ及びSBL２Ｖ、
第２図のANDゲート・アレイ２７４のゲートに
対する「SBL1使用中」ラツチ信号を発生する。
SB−L1レジスタ２４のための論理装置のANDゲ
ート４１８はSB−L1ロード・パルスを出力す
る。

ここで再び第２図を参照すると、ANDゲー
ト・アレイ２７４の１つのANDゲートへ２つの
入力がセツトされた時点で、そのゲートの出力が
セツトされ、主記憶インターフエイス停止制御信
号が発生されることが解る。この停止制御信号は
主記憶インターフエイス制御装置２１２から線２
２２を介してタイミング・ユニツト２０２へ印加
される。

ここで第５図を参照すると、そこにはANDゲ
ート・アレイ２７４からの主記憶インターフエイ
ス停止制御信号に応答するタイミング・ユニツト
２０２の論理装置の１部分が示される。停止制御
信号が次のTXクロツク信号時に第５図の論理装
置へ印加される時、マイクロプロセツサ１４によ
るマイクロ命令の実行は停止される。第５図の論
理装置の動作によつて、マイクロプロセツサ１４
の動作は、主記憶装置１２の動作と両立した速度
で機能するように制御される。しかし、マイクロ
プロセツサ１４は主記憶装置１２と共に動作する
ことを禁止されるけれども、それは他のマイクロ
命令を遂行するように能動化される。

第５図の論理装置の１つの出力は、制御記憶出
力レジスタ１６６へ印加されるCSORロード指令
である。この指令はANDゲート４２０の出力に
発生される。ANDゲート４２０の１つの入力は
C2クロツク信号であり、第２の入力はORゲート
４２２の出力である。ORゲート４２２は１つの
入力をANDゲート４２４へ接続され、第２の入
力をANDゲート４２６へ接続される。ANDゲー
ト４２６への１つの入力は低速制御記憶信号であ
り、第２の入力はラツチ４２８の出力である。ラ
ツチ４２８はラツチ４３０から４３８をも含むク
ロツク・リングの最後のラツチである。タイミン
グ・ユニツト２０２からのC1クロツク信号は、
ラツチ４３１，４３３，４３５，４３７，４２８
のクロツク端子へ接続される。ANDゲート４４
０の出力はラツチ４３０，４３２，４３４，４３
６，４３８のクロツク端子へ接続される。AND
ゲート４４０への１つの入力はタイミング・ユニ
ツト２０２からのC2クロツク信号であり、第２
入力はインバータ４４２の出力である。

ラツチ４３０の入力はORゲート４２２の出力
へ接続される。このラツチの出力はラツチ４３１
の１部であるANDゲート４４４の入力へ接続さ
れ、かつANDゲート・アレイ４４６のゲートの
１つの入力へ接続される。ANDゲート・アレイ
４４６はマイクロプロセツサ・クロツク信号
TX，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６を発生す
る。これらクロツク信号の機能は後に説明する。

更に、ラツチ４３０の出力はANDゲート４４
８の１つの入力へ印加される。ANDゲート４４
８の第２入力はフオーマツト解読論理装置２６０
の出力から来る短サイクル制御信号を受取る。更
に、この短サイクル制御信号はインバータ４５０
を介してANDゲート４４４の第２入力及びAND
ゲート４５２の１つの入力へ印加される。AND
ゲート４５２への第２入力はラツチ４３２の出力
である。この出力はANDゲート・アレイ４４６
のゲートへも接続される。更に、ANDゲート４
４６の他のゲートはラツチ４３１の出力へ接続さ
れる。ANDゲート４４８及び４５２の出力はラ
ツチ４３３の１部であるORゲート４５４へ接続
される。

ラツチ４３３，４３４，４３５の出力はタイミ
ング制御信号であり、ANDゲート・アレイ４４
６のゲートの１つへ入力として印加される。更
に、ラツチ４３５の出力はANDゲート４２４の
第２入力及びラツチ４３６の１部であるANDゲ
ート４５６の入力へ接続される。ANDゲート４
５６への第２入力はネキスト・アドレス論理装置
１６２からの低速制御記憶信号である。ラツチ４
３６，４３７，４３８，４２８はクロツク・リン
グの１部として相互接続され、ラツチ４２８の出
力はANDゲート４２６の１つの入力へ印加され
る。制御記憶装置３０の低速部分がアクセスされ
ている時、ラツチ４２８及び４３６〜４３８は
ANDゲート４２６へ遅延されたゲートを与え
る。前述した如く、このANDゲートの出力は
ANDゲート４２４の出力と共にORゲート４２２
へ接続される。ANDゲート４２４への第２入力
はインバータ４５８の出力である。インバータ４
５８の入力は低速制御記憶信号を受取るように接
続される。

ANDゲート・アレイ２７４（第２図）のゲー
トの１つの出力に主記憶インターフエイス停止信
号が発生されない限り、マイクロプロセツサ・ク
ロツク信号Ｔ２〜Ｔ６及びCSORロード・パルス
がANDゲート・アレイ４４６及びANDゲート４
２０から出力される。アレイ２７４のゲートの
各々の出力は、ラツチ４６２の１部であるORゲ
ート４６０の１つの入力へ接続される。ORゲー
ト４６０への第２入力は、主記憶装置１２とのイ
ンターフエイスを制御するマイクロプロセツサ１
４の他の動作のためのプリフエツチ停止信号であ
る。ラツチ４６２のクロツク端子はANDゲー
ト・アレイ４４６からのTXマイクロプロセツ
サ・タイミング・パルスへ接続される。ラツチ４
６２の出力はインバータ４４２を介してANDゲ
ート４４０及びANDゲート・アレイ４４６の選
択されたゲートへ印加される。

ラツチ４６２の出力がセツトされる時、AND
ゲート４４０が無能化されラツチ４２８，４３
０，４３２，４３４，４３６，４３８の連続化を
C2クロツク信号が実行するのを妨害する。これ
はANDゲート４２０及びANDゲート・アレイ４
４６がCSORロード・パルス及びマイクロプロセ
ツサ・クロツク信号Ｔ２〜Ｔ６を発生するのを禁
止する。

第５図の論理回路の他の１部として、ANDゲ
ート４６４及び４６６が含まれる。これらの
ANDゲートは制御記憶装置３０に対して高速カ
ード選択制御信号及び低速カード選択制御信号を
発生する。ANDゲート４６４への入力はインバ
ータ４５８の出力及びラツチ４３２の出力から来
るG3タイミング信号である。更にG3タイミング
信号はANDゲート４６６への入力となる。AND
ゲート４６６の第２入力は低速制御記憶信号へ接
続される。

マイクロプロセツサ１４の動作を禁止してその
動作速度を主記憶装置１２の動作速度と両立させ
るための第２図〜第５図の論理装置の動作は、第
６図〜第１０図を参照して説明される。これら図
面の各々に対する基準タイミングは、タイミン
グ・ユニツト２０２からのC1及びC2クロツク信
号である。第６図〜第１０図のタイミング・チヤ
ートを使用して、論理装置の動作の代表的な例を
説明する。しかしこれらの例は、マイクロプロセ
ツサ１４の動作速度を制御するため、第２図〜第
５図の論理装置の全ての動作サイクルを網羅した
ものではないことに注意されたい。

第６図を参照すると、最初のC1クロツク信号
において、マイクロプロセツサ１４はマイクロ命
令４７０を実行する。マイクロ命令４７０はSA
−L2レジスタ２２から主記憶装置１２への記憶
動作である。このマイクロ命令は記憶制御解読論
理装置２６４中で解読され、仮想アドレス変換器
１０及びANDゲート・アレイ２７４のゲートへ
接続される「SAからのMS書込み」指令信号を発
生する。更に、この指令信号は第３図のORゲー
ト２８２への入力となり、ラツチ２９２を刻時す
る条件を設定する。次のT4クロツク信号がAND
ゲート２９８に対して発生されると、ラツチ２９
２がセツトされて、SA−L2レジスタ２２が使用
中であることを示すインターロツク・ラツチ信号
「SAL2使用中」（波形４７２）が発生される。マ
イクロ命令「SAからの書込み」が実行されてい
る時、インバータ２８６，２９６，２７８の入力
は全て論理０レベルにあるので、ラツチ２９２が
セツトされる。これはANDゲート・アレイ２７
４の適当なゲートを能動化し、主記憶インターフ
エイス停止信号が第５図のORゲート４６０へ印
加される。これはラツチ４６２をセツトするよう
に条件づけるが、次のTXマイクロプロセツサ・
クロツク信号がANDゲート・アレイ４４６から
発生されるまで、ラツチ４６２は刻時されない。
このクロツク信号は次のマイクロ命令サイクルの
始めまで発生されない。

もし次に実行されるマイクロ命令がSA−L2レ
ジスタ２２の使用を必要としなければ、次のTX
クロツク信号が発生される前に、解読論理装置２
６４の出力から「SAからのMS書込み」指令が除
去され、アレイ２７４（第２図）のANDゲート
が無能化され、主記憶インターフエイス停止信号
はもはやORゲート４６０への入力とはならな
い。従つて、第５図の論理装置はマイクロプロセ
ツサを次のマイクロ命令へ歩進し続ける。

４７０におけるマイクロ命令が実行されている
間、実行される次の命令が４７４でフエツチさ
れ、時間４７６で解読兼制御ユニツト１７０によ
つて解読される。もし次のマイクロ命令が「SA
からのMS書込み」又は「シフト」以外の指令を
発生するならば、マイクロプロセツサ１４は動作
を読け、そのマイクロ命令を実行する。しかし解
読の結果、もし解読論理装置２６４又は２６０の
出力として、マイクロ命令４７４が「SAからの
MS書込み」又は「シフト」指令を発生するなら
ば、アレイ２７４の１つのANDゲートが能動化
され、主記憶インターフエイス停止信号がORゲ
ート４６０へ印加される。次のマイクロ命令実行
サイクルの最初のクロツク信号TXは、波形４７
８（第６図）で示されるように、停止ラツチ４６
２（第５図）をセツトする。前述した如く、これ
はマイクロプロセツサ・クロツク信号Ｔ２〜Ｔ６
の発生を禁止し、それによつてSA−L2レジスタ
２２が前のマイクロ命令から依然として使用され
ている間、そのレジスタを使用しようと試みる次
のマイクロ命令の実行を禁止する。

マイクロプロセツサ１４の動作の停止又は禁止
は、次のマイクロ命令が(1)同じレジスタからのデ
ータ記憶、又は(2)レジスタにおけるデータのシフ
トの場合に起る。これら２つのマイクロ命令のい
ずれもSA−L2レジスタを使用し、従つて第５図
の論理回路が能動化され、マイクロプロセツサ・
クロツク・タイミングの発生を禁止するためにラ
ツチ２９２がセツトされ、マイクロプロセツサ１
４の動作が禁止される。

マイクロプロセツサ１４の停止又は禁止は、主
記憶装置１２の出力にデータ準備完了信号４８０
が発生されるまで継続する。データ準備完了信号
４８０は、マイクロ命令４７０によつて要求され
た転送が完了したことを示す。このデータ準備完
了信号は、記憶動作を開始したマイクロ命令の後
の不確定時に生じるが、第６図ではC1クロツク
信号４８１で生じるように示されている。これは
ラツチ２９２を次のC2クロツク信号時にリセツ
トする。次のC2クロツク信号時に、インターロ
ツク・ラツチ信号「SAL2使用中」がANDゲー
ト・アレイ２７４から除去され、それによつて
ORゲート４６０への主記憶インターフエイス停
止信号が除去される。これはラツチ４６２を次の
TXマイクロプロセツサ・クロツク信号によつて
リセツトする。このTXクロツク信号はANDゲー
ト・アレイ４４６へ印加される次のC1クロツク
信号時に生じる。第５図の論理回路の禁止が除去
されると、ラツチ４２８及び４３０〜４３８のリ
ング・カウンタが通常の動作サイクルへ戻され
る。停止ラツチ４６２はTXクロツク時間にセツ
ト又はリセツトされるように条件づけられる。従
つて、ラツチ４６２がセツトされる時、TX信号
を発生するために使用されるラツチ４３０もセツ
トされる。これによつて、TX信号の周波数は、
停止ラツチ４６２がセツトされている間、C1の
周波数まで増大される。TXの増大した周波数
は、インターロツク条件の不在を検出するために
停止ラツチ４６２をサンプルし、それによつて最
小の遅延でマイクロ命令実行を再開することを可
能とする。

インターロツク信号「SAL2使用中」を発生す
るためにラツチ２９２がセツトされる時、第３図
のANDゲート３１４が無能化され、それによつ
てSA−L2レジスタ２２へのC1クロツク信号を妨
害する。従つて、波形４８３によつて示されるよ
うなSAL2ロード制御信号は、インターロツク・
ラツチ信号「SAL2使用中」４７２の時間中発生
されない。このようにして、SA−L2レジスタ２
２の現在の内容は、もはや必要とされなくなるま
で保存される。

ここで第７図を参照すると、そこにはマイクロ
命令４８４が主記憶装置１２からの４バイト・フ
エツチ（読出し）を開始する時のタイミング図が
示される。このマイクロ命令は第２図の論理装置
によつて解読され第４図のラツチ３８４及び３８
８をリセツトしラツチ４０８をセツトする。マイ
クロ命令「SAへのフエツチ」が実行される時、
ラツチ３８４及び３８８がリセツトされる。何故
ならば、T5クロツク信号がAND回路３９２及び
４０２へ印加される時、ラツチ３８２又は３８８
へのデータ入力は条件づけられないからである。
ラツチ４０８はT5クロツク信号がAND回路４１
４を介してラツチ４０８へ印加される時にセツト
される。何故ならば、AND回路４０６へのデー
タ入力が満足されるからである。ラツチ３８４及
び３８８がリセツトされている時、それらはSA
−L1及びSA−L2レジスタ２０及び２２が無効
（又は空）であることを示す。何故ならば、新し
い主記憶装置のフエツチが進行しているからであ
る。ラツチ３８４及び３８８は、エラーのないデ
ータが主記憶装置から到着した時にセツトされ
る。

ANDゲート・アレイ４４６に対して次のC1ク
ロツク信号が発生された時、T5マイクロプロセ
ツサ・クロツク信号はラツチ３８４をリセツト
し、それによつてインバータ３９４からの出力に
インターロツク信号ノツトSAL１Ｖ４８６（無
効データの表示）を発生する。更にこの時点で、
ラツチ４０８がセツトされて、波形４８８で示さ
れるようなインターロツク信号「SAL1使用中」
を発生する。これはANDゲート・アレイ２７４
（第２図）のいくつかのゲートをトリガし、ORゲ
ート４６０に対して主記憶インターフエイス停止
信号を発生する。しかし、次のTXマイクロプロ
セツサ・クロツク信号が発生されるまで、ラツチ
４６２（第５図）はセツトされない。

第６図を参照して説明したように、停止条件が
必要であるかどうかを決定するため、次のマイク
ロ命令がフエツチされかつ解読される。

前のマイクロ命令が主記憶装置１２からの４バ
イト・フエツチであつた時、後続する多数のマイ
クロ命令はマイクロ命令実行が停止されることを
必要とする。もし次のマイクロ命令が主記憶装置
からSA−L1レジスタ２０へのフエツチを要求す
るならば、「SAへのMS読出し」信号が再び生
じ、SA−L1レジスタ２０は現在使用中であるか
ら、前述した如くORゲート４６０への主記憶イ
ンターフエイス停止信号が生じる。この信号は次
のTXクロツク信号時にサンプルされ、停止ラツ
チ４６２がセツトされる。マイクロプロセツサ・
クロツク信号Ｔ２〜Ｔ６をゲートさせないことに
よつてマイクロプロセツサ１４の動作を禁止する
ため、波形４９０で示されるような停止条件が設
定される。停止条件４９０は、命令４８４に続く
マイクロ命令がシフト機能を指定する時にも発生
される。シフト・マイクロ命令はSA−L1、SA−
L2レジスタ２０及び２２、SB−L1、SB−L2レ
ジスタ２４及び２６を変更するので、SA−L1レ
ジスタ２０が無効データを含む時その命令は実行
されてはならない。（主記憶装置１２から要求さ
れたデータが未だ到着していないために、データ
は無効とみなされる。） 例えば、次のマイクロ命令がSA−L1レジスタ
２０中のデータをALU２８における動作のため
に選択する場合、そのマイクロ命令は同様に停止
条件を発生する。このマイクロ命令は源解読論理
装置２６２中で解読され、ラツチ３８４からのイ
ンターロツク・ラツチ信号「ノツトSAL１Ｖ」
によつて前に能動化されたANDゲート・アレイ
２７４のゲートが能動化される。これによつて、
主記憶インターフエイス停止信号がORゲート４
６０へ印加され、ラツチ停止条件４９２が発生さ
れ、第５図の論理装置の動作によつてマイクロプ
ロセツサ・クロツク・タイミング信号が発生され
るのを禁止する。

更に停止条件４９２は、命令４８４に続く次の
マイクロ命令が、SA−L1レジスタ２０から制御
記憶装置３０へデータをゲートすることを要求す
る場合に発生される。停止条件４９２を発生する
第３のマイクロ命令はオーバーレイ命令である。
この命令が源解読論理装置２６２によつて解読さ
れると、ANDゲート・アレイ２７４に対して制
御信号OL１ SA及びOL２ SAを発生する。SA
−L1及びSA−L2レジスタ２０及び２２の内容
は、それらの内容が主記憶装置１２からエラーな
しで到着してレジスタ２０及び２２中に存在する
ことが知られるまで、オーバーレイ・マイクロ命
令によつて制御記憶装置３０へ書込まれてはなら
ない。

停止条件４９０又は４９２は、主記憶装置１２
が第４図のラツチ３１６及びANDゲート３１８
へデータ準備完了信号４９４を発生するまで継続
する。次いで、次のC2クロツク信号がANDゲー
ト４１０へ印加された時点で、ラツチ４０８がリ
セツトされ、ANDゲート・アレイ２７４からイ
ンターロツク信号「SAL1使用中」が除去され
る。しかしインターロツク信号ノツトSAL１Ｖ
は、データ準備完了ゲート信号４９６がラツチ３
２０の出力に生じるまで継続する。これは、主記
憶装置１２からのデータがエラーを有しなけれ
ば、次のC2クロツク信号がANDゲート３７８及
び３９８へ与えられる時に、ラツチ３８４及び３
８８をセツトさせる。この時点で、ANDゲー
ト・アレイ２７４に対する全てのインターロツ
ク・ラツチ信号が除去される。

ANDゲート・アレイ２７４から波形４８８の
インターロツク・ラツチ信号が除去されると、次
のC1クロツクで発生されるTXマイクロプロセツ
サ・クロツク信号によつてラツチ４６２がリセツ
トされる。これは停止条件４９０を除去し、マイ
クロプロセツサ１４はその通常の速度で動作を再
開する。しかし停止条件４９２については、OR
ゲート４６０に対して主記憶インターフエイス停
止信号を維持するのはインターロツク・ラツチ信
号４８６である。従つて停止条件４９２は、ラツ
チ３８４がセツトされて、エラーのないデータが
SA−L1レジスタ２０へロードされたことを示す
まで継続する。ANDゲート４１８は、主記憶装
置のデータをSA−L1レジスタ２０へロードする
ために、SA−L1ロード・パルス４９８を発生す
る。ラツチ２９２はセツトされていないから、次
のC1クロツク信号によりデータがSA−L2レジス
タ２２へコピーされる。

第８図は、通常の動作モードで主記憶装置１２
からSA−L1及びSA−L2レジスタ２０及び２２
へ８バイトをフエツチするマイクロ命令をマイク
ロプロセツサ１４が実行する時のタイミング・サ
イクルを示す。マイクロ命令５００は第２図の論
理装置中で解読され、信号「SAへのMS読出し」
及び「SAへの８バイト読出し」を能動化する。
次のT4クロツク信号で、ラツチ３３４及び３５
６がセツトされ、それによつて波形５０２及び５
０４で示されるゲート制御信号が発生され、ラツ
チ３４６及び３６６がセツトされる。次のT5ク
ロツク・パルスで、第７図に関して説明したよう
にしてラツチ３８２及び３８８がリセツトされ、
ラツチ４０８がセツトされ、波形５０６，５０
８，５１０で示されるインターロツク・ラツチ信
号が発生される。これらのインターロツク・ラツ
チ信号はANDゲート・アレイ２７４のゲートへ
印加される。後続するマイクロ命令は第６図に関
して説明したようにして解読され、第６図及び第
７図に関して説明したように後続するマイクロ命
令がSA−L1レジスタ２０の使用を必要とする
か、又は無効なデータがSA−L1及びSA−L2レ
ジスタ２０及び２２中にある時、常に停止条件５
１２が第５図の論理回路によつて発生される。制
御記憶装置３０からの全ての他のマイクロ命令
は、マイクロプロセツサ１４の動作を禁止しな
い。

データ準備完了信号５１４が主記憶装置１２で
発生される時、データ準備完了ゲート信号５１６
が次のC1クロツク信号時にラツチ３２０の出力
に発生される。これは次のC2クロツク信号が
ANDゲート３３６又は３９８へ印加される時、
それぞれラツチ３８８をセツトしラツチ３３４を
リセツトするように条件づける。これは８バイト
中の最初の４バイトがSAL1ロード・パルス５１
８でSA−L1レジスタ２０へロードされたことを
示す。データはパルス５２４でSA−L2レジスタ
２２へコピーされ、有効なデータがSA−L2レジ
スタ２２に存在することを示すためラツチ３８８
がセツトされる。ラツチ３８８をセツトしラツチ
３３２をリセツトする同一のC2クロツク信号は
第３図のラツチ２９２をもセツトし、それによつ
て波形５２０で示されるようにインターロツク・
ラツチ信号「SAL2使用中」が発生される。同時
に、SA／SBクロツク信号がラツチ３１０の出力
に発生され、この時間中追加のSAL2ロード・パ
ルスが発生されることを可能とする。このパルス
はSA−L1レジスタ２０中のデータをSA−L2レ
ジスタ２２へコピーする。SA／SBクロツク・ゲ
ート信号５２２は次のC2クロツク信号が発生す
る時に除去されるので、ラツチ２９２がリセツト
されるまで、他のSAL2ロード・パルスは発生さ
れない。

ラツチ３８８がセツトされる時、インターロツ
ク信号ノツトSAL２ＶはANDゲート・アレイ２
７４から除去される。オーバーレイ・マイクロ命
令サイクル（OL）１は第８図に示されるように
実行されることができる。このマイクロ命令サイ
クルは、SA−L2レジスタ２２の内容を制御記憶
装置３０へ書込ませ、かつ第８図の５２０で示さ
れるようにラツチ２９２をリセツトさせる。オー
バーレイ・マイクロ命令サイクル（OL）２が始
まる前に、もし第２の４バイトが主記憶装置から
到達していなければ、ノツトSAL1Vインターロ
ツク信号のために停止信号が再びセツトされる。
次のデータ準備完了パルス５１４ａが主記憶装置
１２の出力に発生されなければ、第４図のラツチ
４０８及びラツチ３５６はリセツトへ条件づけら
れる。次のC2クロツク信号でラツチ４０８がリ
セツトされ、ANDゲート・アレイ２７４からイ
ンターロツク・ラツチ信号「SAL1使用中」が除
去される。第２の４バイトを主記憶装置１２から
SA−L1レジスタ２０へ転送するために、SAL1
ロード・パルスが発生される。もしラツチ２９２
が依然としてセツトされていれば、このデータ
（主記憶装置１２からの第２の４バイト）はSA−
L2レジスタ２２へコピーされない。もし最初の
オーバーレイ・サイクルがラツチ２９２をリセツ
トしたのであれば、第２の４バイトはSA−L2レ
ジスタ２２へコピーされる。次のデータ準備完了
ゲート・パルス５１６ａの時点で、ラツチ３５６
はリセツトへ条件づけられ、それがリセツトされ
た時、ラツチ３６６のリセツトを生じる。同時
に、ラツチ３８４がセツトされてSA−L1レジス
タ２０が有効なデータを含むことを示す。従つ
て、主記憶装置１２から８バイトがフエツチされ
る場合、最初の４バイトがSA−L1レジスタ２０
へロードされ、次いでそれがSA−L2レジスタ２
２へ転送され、その時点で第２の４バイトがSA
−L1レジスタ２０へ転送される。第２の４バイ
トは、最初の４バイトがオーバーレイ・マイクロ
命令サイクル１によつて制御記憶装置へ書込まれ
た後に、SA−L2レジスタ２２へコピーされる。
続いて、第２の４バイトがオーバーレイ・マイク
ロ命令サイクル２によつて制御記憶装置３０へ書
込まれる。

第８図の例は高速制御記憶装置からの８バイ
ト・フエツチの場合であり、これは第５図の論理
回路の通常の動作である。制御記憶装置３０から
のオーバーレイ・マイクロ命令がネキスト・アド
レス論理装置１６２によつて解読され、制御記憶
装置３０へ書込まれるべきアドレスが低速部分中
にあることを示す時、第５図のリング・カウン
タ・ラツチは追加の処理時間を与えるように再構
成される。

第９図を参照すると、そこには低速制御記憶モ
ードで８バイトのフエツチを完了させる場合のタ
イミング・シーケンスが示される。マイクロ命令
５２６が解読され、それによつてラツチ３３４及
び３５６がセツトされ、次いでラツチ３４６及び
３６６がセツトされる。前述したようにして、ラ
ツチ３８４及び３８８がリセツトされ、ラツチ４
０８がセツトされる。これは波形５２８，５３
０，５３２によつて示されるインターロツク・ラ
ツチ信号及び波形５３４及び５３６によつて示さ
れるゲート制御信号を与える。これらのインター
ロツク・ラツチ信号及びゲート制御信号は第８図
の対応するものと同じである。第９図のマイクロ
命令に対する停止条件は第８図のものと同じであ
る。第８図の高速制御記憶装置の場合と第９図の
低速制御記憶装置の場合における、マイクロプロ
セツサ１４の動作の相異は、波形５３８によつて
示されるインターロツク・ラツチ信号「SAL2使
用中」の持続時間と、SA−L1ロード及びSA−
L2ロード制御信号の発生方法にある。結果とし
ては、SA−L1レジスタ２０からSA−L2レジス
タ２２への第２の４バイト転送が遅延される。

第５図乃至第９図においては、マイクロプロセ
ツサ１４の動作はSA−L1レジスタ２０及びSA−
L2レジスタ２２を参照して説明された。従つ
て、制御記憶装置３０からのマイクロ命令はこれ
らのレジスタを参照する。もしマイクロ命令が
SB−L1レジスタ２４又はSB−L2レジスタ２６を
指定するならば、動作は第６図乃至第９図のタイ
ミング・チヤートを参照して説明したものと同様
である。従つてレジスタ２０，２２，２４，２６
が使用中であり、後続するマイクロ命令で他の使
用が指定される時、常にマイクロプロセツサ１４
は禁止される。更に、主記憶装置のエラーがOR
ゲート４４から出力され、無効データがこれらレ
ジスタ中にあることを表示する時、マイクロプロ
セツサ１４はレジスタ２０，２２，２４，２６中
のデータを利用することを禁止される。この条件
は第４図の論理装置によつて発生されるインター
ロツク・ラツチのセツトを妨害する。

第１０図を参照すると、そこには第５図の停止
論理回路の動作に関するタイミング・チヤートが
示される。

第５図の論理回路の動作はクロツク信号Ｃ１及
びＣ２に対して同期化される。長サイクル及び低
速サイクル時間５５０が始まると、クロツク・リ
ング・ラツチ４２８及び４３０乃至４３８はラツ
チ・クロツク信号５４０〜５４９を発生する。短
サイクル及び高速サイクル５５６の間、第２の解
読論理装置が第５図のインバータ４５０及び
ANDゲート４４８へ短サイクル制御信号を発生
する時、クロツク・リング・ラツチはクロツク信
号５５２〜５５５を発生する。更に、マイクロサ
イクル５６０の如きマイクロサイクルの発生は
C1及びC2クロツク信号によつて制御される。こ
の時間、TX及びT2〜T6マイクロプロセツサ・
クロツク信号はANDゲート・アレイ４４６によ
つて発生される。次いでANDゲート４２０は、
ラツチ・クロツク信号５４９の間に最初のC2ク
ロツク信号がANDゲートに対して発生された時
に、CSORロード・パルス５６２を発生する。短
サイクル高速制御記憶装置については、マイクロ
サイクル５６４が能動化され、TX及びT4〜T6
マイクロプロセツサ・クロツク信号が発生され
る。マイクロサイクル５６４の間、CSORロー
ド・パルス５６６はラツチ・クロツク信号５５５
及び次のC2クロツク信号が生じる時に発生され
る。

停止信号５６８がラツチ４６２の出力に生じる
時、マイクロサイクルは能動化されず、TXマイ
クロプロセツサ・クロツク信号のみが発生され
る。

停止ラツチ信号５６８の間、ラツチ・クロツク
信号５７０及び５７２はそれぞれラツチ４３０及
び４３１によつて発生される。ラツチ４６２をリ
セツトすると、マイクロサイクルが再び開始さ
れ、それによつてラツチ・クロツク信号５７４及
び５７６が発生される。

長サイクル及び高速制御記憶装置の場合には、
マイクロサイクル５７８が能動化され、TX及び
T2〜T6マイクロプロセツサ・クロツク信号が発
生される。従つて第１０図は長サイクル低速制
御、短サイクル高速制御、長サイクル高速制御の
条件下における第５図の論理回路の動作を表わし
ている。これらの動作は、マイクロプロセツサ１
４の動作中に存在する４種のマイクロサイクル動
作の３種のものである。

【図面の簡単な説明】

第１図は中央処理ユニツト（マイクロプロセツ
サ１４）の動作を主記憶装置（MS）１２へ結合
するインターフエイス論理装置を含むコンピユー
タ・システムのブロツク図、第２図は命令コード
に応答して源及び宛先制御信号及び読出し又は書
込み指令を発生する解読論理装置のブロツク図、
第３図は中央処理ユニツトの動作を主記憶装置の
動作に対してインターロツクするインターロツク
信号及びロード信号を発生するインターロツク論
理回路のブロツク図、第４図は中央処理ユニツト
の動作と主記憶装置の動作との間のインターフエ
イスを制御するため「有効データ」インターロツ
ク信号及び「レジスタ使用中」インターロツク信
号を発生するインターロツク論理回路のブロツク
図、第５図は中央処理ユニツトの動作速度を主記
憶装置の動作速度と両立可能に維持する停止論理
回路のブロツク図、第６図、第７図、第８図、第
９図、第１０図は第３図乃至第５図の論理回路の
動作を示す一連のタイミング図である。 １０……仮想アドレス変換器、１２……主記憶
装置、１４……中央処理ユニツト（マイクロプロ
セツサ）、１６，１８，２０，２２，２４，２６
……レジスタ、３０……制御記憶装置、１６２…
…ネキスト・アドレス論理装置、１６６……制御
記憶出力レジスタ、１７０……マイクロ命令解読
兼制御ユニツト、２０２……タイミング・ユニツ
ト、２１２……主記憶インターフエイス制御装
置、２６０……フオーマツト解読論理装置、２６
２……源解読論理装置、２６４……記憶制御解読
論理装置、２６６……宛先解読論理装置、２７０
……状態制御論理装置、２７４……ANDゲー
ト・アレイ、２９２，３１０，３２０，３３４，
３５６，３６６，３８４，３８８，４０８，４２
８，４３０，４３１，４３２，４３３，４３４，
４３５，４３６，４３７，４３８，４６２……ラ
ツチ。

Claims (1)

1. 【特許請求の範囲】 １ 相対的に速い第１の速度で動作する中央処理
   ユニツト及び相対的に遅い第２の速度で動作する
   主記憶装置をインターフエイスする装置であつ
   て、 上記中央処理ユニツトに設けられマイクロイン
   ストラクシヨンを収容する制御記憶装置と、 上記中央処理ユニツト及び主記憶装置に接続さ
   れて両者間のデータ転送を仲介するインターフエ
   イス・レジスタと、 上記制御記憶装置に収容されたマイクロインス
   トラクシヨンを解読して制御信号に変換する手段
   と、 原クロツク信号（例えばＣ１，Ｃ２）を受取つ
   てマイクロインストラクシヨン実行のための実行
   サイクル・クロツク信号列（例えばTX，Ｔ２，
   Ｔ３，Ｔ４，Ｔ５，Ｔ６）を発生する手段（例え
   ば第５図）と、 上記制御信号が主記憶装置からデータを取出し
   て利用するものであつたとき、主記憶装置からデ
   ータ準備完了信号が得られるまでインターフエイ
   ス停止信号を出し続ける手段と、 上記インターフエイス停止信号に応答して上記
   データ準備完了信号が得られる前に上記レジスタ
   の内容を利用しないように上記マイクロインスト
   ラクシヨンの以後の実行を禁止する手段と、 上記インターフエイス停止信号に応答して上記
   実行サイクル・クロツク信号発生装置を制御し、
   各サイクル最初のクロツク信号（例えばTX）の
   みを与えることにより上記禁止した期間中の上記
   実行サイクルを最少の長さ（例えばTXのみのサ
   イクル）に短縮する手段と、 より成りデータ準備完了信号が得られたとき最
   少の遅れでマイクロインストラクシヨン実行サイ
   クルを再開できるようにしたとことを特徴とする
   インターフエイス装置。